CN116507122B - 半导体结构及其形成方法、存储器 - Google Patents
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Abstract
本公开涉及一种半导体结构及其形成方法、存储器，半导体结构包括位线结构、第一半导体层、第二半导体层、栅极结构以及栅氧化层，其中：位线结构沿第一方向延伸；第一半导体层与位线结构电性连接，且包括沿第二方向依次分布的第一导电部和第二导电部；第二半导体层包括第一子膜层和第二子膜层，第一子膜层和第二子膜层均包括第一部分和第二部分，两个第一部分分别覆盖第二导电部中沿第一方向相对分布的两个侧壁的表面；第二部分沿第二方向延伸至第二导电部以外；栅极结构位于第二半导体层远离第二导电部的一侧，且在第一方向上与第一部分层叠；栅氧化层位于栅极结构与第二半导体层之间。本公开的半导体结构可减少漏电，提高器件稳定性。
Description
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种半导体结构及其形成方法、存储器。
背景技术
动态随机存储器（Dynamic Random Access Memory，DRAM）因具有体积小、集成化程度高及传输速度快等优点，被广泛应用于手机、平板电脑等移动设备中。但现有DRAM器件漏电较为严重，器件稳定性较差。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
有鉴于此，本公开提供一种半导体结构及其形成方法、存储器，可减少漏电，提高器件稳定性。
根据本公开的一个方面，提供一种半导体结构，包括：
位线结构，所述位线结构沿第一方向延伸；
第一半导体层，与所述位线结构电性连接，且包括沿第二方向依次分布的第一导电部和第二导电部，所述第一导电部位于所述第二导电部和所述位线结构之间，所述第二方向与所述第一方向相交；
第二半导体层，包括第一子膜层和第二子膜层，所述第一子膜层和所述第二子膜层均包括第一部分和第二部分，所述第一部分包括第一子区域和第二子区域，所述第一子区域、所述第二子区域以及所述第二部分沿所述第二方向依次邻接，所述第一子膜层的第一子区域和所述第二子膜层的第一子区域分别覆盖所述第二导电部中沿所述第一方向相对分布的两个侧壁的表面，所述第二子区域和所述第二部分沿所述第二方向延伸至所述第二导电部以外，且其位于所述第二导电部以外的部分位于所述第二导电部远离所述第一导电部的一侧；
栅极结构，位于所述第一子膜层和/或所述第二子膜层远离所述第二导电部的一侧，且在所述第一方向上至少与所述第一子膜层和/或所述第二子膜层的第一子区域层叠；
栅氧化层，位于所述栅极结构与所述第一子膜层和/或所述第二子膜层的所述第一子区域之间。
在本公开的一种示例性实施例中，所述半导体结构还包括：
掺杂层，位于所述第二导电部沿所述第二方向远离所述位线结构的端部；
介质层，包括第一介质层和第二介质层，所述第一介质层位于所述掺杂层与所述第一子膜层之间，所述第二介质层位于所述掺杂层与所述第二子膜层之间；
绝缘层，位于所述掺杂层、所述第一介质层以及所述第二介质层远离所述第二导电部的端部。
在本公开的一种示例性实施例中，所述第一导电部与所述第二部分的掺杂类型相同，所述第二导电部与所述第一部分的掺杂类型相同，所述第二导电部与所述第一导电部的掺杂类型不同；
所述第一导电部与所述第二部分的掺杂类型均为n型，所述第二导电部与所述第一部分的掺杂类型均为P型。
在本公开的一种示例性实施例中，所述半导体结构还包括：
电容结构，所述电容结构包括下电极层、电容介质层以及上电极层，所述下电极层覆盖所述第一子膜层的第二部分和所述第二子膜层的第二部分正对分布的表面，以及所述第一子膜层的第二部分和所述第二子膜层的第二部分沿所述第二方向远离所述第一部分的端部；所述电容介质层覆盖所述下电极层的表面，所述上电极层覆盖所述电容介质层的表面。
根据本公开的一个方面，提供一种半导体结构的形成方法，包括：
形成第一半导体层，所述第一半导体层包括沿第二方向依次分布的待置换部、第一导电部以及第二导电部；
形成第二半导体层，所述第二半导体层包括第一子膜层和第二子膜层，所述第一子膜层和所述第二子膜层均包括第一部分和第二部分，所述第一部分包括第一子区域和第二子区域，所述第一子区域、所述第二子区域以及所述第二部分沿所述第二方向依次邻接，所述第一子膜层的第一子区域和所述第二子膜层的第一子区域分别覆盖所述第二导电部中沿第一方向相对分布的两个侧壁的表面，所述第二子区域和所述第二部分沿所述第二方向延伸至所述第二导电部以外，且其位于所述第二导电部以外的部分位于所述第二导电部远离所述第一导电部的一侧，所述第一方向与所述第二方向相交；
形成栅氧化层，所述栅氧化层至少位于所述第一子膜层的第一子区域和/或所述第二子膜层的第一子区域的表面；
在所述栅氧化层的表面形成栅极结构；
去除所述待置换部，以形成沿所述第一方向延伸的位线沟槽；
在所述位线沟槽内形成位线结构。
在本公开的一种示例性实施例中，在形成所述栅氧化层之前，所述形成方法还包括：
在所述第二导电部远离所述第一导电部的端部形成掺杂层；
形成介质层，所述介质层包括第一介质层和第二介质层，所述第一介质层位于所述掺杂层与所述第一子膜层之间，所述第二介质层位于所述掺杂层与所述第二子膜层之间；
在所述掺杂层、所述第一介质层以及所述第二介质层远离所述第二导电部的端部形成绝缘层。
在本公开的一种示例性实施例中，所述形成方法还包括：
对所述第一导电部、所述第二导电部、所述第一部分以及所述第二部分分别进行掺杂，以使所述第一导电部与所述第二部分的掺杂类型相同，所述第二导电部与所述第一部分的掺杂类型相同，所述第二导电部与所述第一导电部的掺杂类型不同。
在本公开的一种示例性实施例中，所述形成方法还包括：
在所述第一子膜层的第二部分和所述第二子膜层的第二部分正对分布的表面，以及所述第一子膜层的第二部分和所述第二子膜层的第二部分沿所述第二方向远离所述第一部分的端部形成下电极层；
在所述下电极层的表面形成电容介质层；
在所述电容介质层的表面形成上电极层，所述下电极层、所述电容介质层以及所述上电极层构成电容结构。
在本公开的一种示例性实施例中，在形成所述栅氧化层之前，所述形成方法还包括：
在所述第一方向上，在所述第一部分和所述第一导电部共同构成的结构的表面形成绝缘阻隔层，所述绝缘阻隔层具有容纳所述栅氧化层和所述栅极结构的栅极空间，所述栅极空间在所述第一子膜层和/或所述第二子膜层上的正投影与所述第二导电部在所述第一子膜层和/或所述第二子膜层上的正投影至少部分重合，所述栅极结构和所述栅氧化层填满所述栅极空间。
根据本公开的一个方面，提供一种存储器包括上述任意一项所述的半导体结构。
在本公开的一种示例性实施例中，所述存储器包括多个半导体组，所述半导体组包括多个沿所述第一方向依次分布的所述半导体结构，多个所述半导体组沿第三方向层叠分布，所述第三方向垂直于所述第一方向和所述第二方向。
本公开的半导体结构及其形成方法、存储器，第一半导体层、第二半导体层、栅极结构以及栅氧化层可共同构成晶体管，其中，第一半导体层的第一导电部可作为晶体管的源极，第二半导体层的第二部分可作为晶体管的漏极，第一半导体层的第二导电部与第二半导体层的第一部分可共同作为晶体管的沟道区，可向栅极结构和源极或漏极之间施加电压差，进而控制晶体管打开或关闭，以便实现存储器的写入或读取等功能。在上述结构中，由于第一部分中的第二子区域位于第二导电部之外，其厚度相对较薄，易产生量子限制效应，有助于增加沟道区的能带间隙宽度，可减少漏极漏电，提高器件稳定性，提高产品良率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例中半导体结构的示意图。
图2为本公开实施例中半导体结构的形成方法的流程图。
图3为本公开实施例中堆叠膜层的示意图。
图4为本公开实施例中堆叠结构的示意图。
图5为本公开实施例中第一支撑层和第二支撑层的示意图。
图6为本公开实施例中第一子膜层或第二子膜层的示意图。
图7为本公开实施例中沿图6中aa’方向剖开的剖面图。
图8为本公开实施例中绝缘阻隔层的示意图。
图9为本公开实施例中介质空间的示意图。
图10为本公开实施例中沿图9中aa’方向剖开的剖面图。
图11为本公开实施例中沿图9中bb’方向剖开的剖面图。
图12为本公开实施例中完成步骤S220后的示意图。
图13为本公开实施例中沿图12中aa’方向剖开的剖面图。
图14为本公开实施例中沿图12中bb’方向剖开的剖面图。
图15为本公开实施例中沿图12中cc’方向剖开的剖面图。
图16为本公开实施例中沿图12中dd’方向剖开的剖面图。
图17为本公开实施例中绝缘空间的示意图。
图18为本公开实施例中沿图17中aa’方向剖开的剖面图。
图19为本公开实施例中绝缘层的示意图。
图20为本公开实施例中沿图19中aa’方向剖开的剖面图。
图21为本公开实施例中栅极沟槽的示意图。
图22为本公开实施例中完成步骤S140后的示意图。
图23为本公开实施例中沿图22中aa’方向剖开的剖面图。
图24为本公开实施例中沿图22中bb’方向剖开的剖面图。
图25为本公开实施例中完成步骤S150后的示意图。
图26为本公开实施例中完成步骤S160后的示意图。
图27为本公开实施例中沿图19中bb’方向剖开的剖面图。
图28为本公开实施例中完成步骤S310后沿图19中aa’方向剖开的剖面图。
图29为本公开实施例中完成步骤S330后沿图19中aa’方向剖开的剖面图。
图30为本公开实施例中完成步骤S330后沿图19中bb’方向剖开的剖面图。
图31为本公开实施例中存储器的示意图。
附图标记说明：
1、位线结构；101、位线沟槽；2、第一半导体层；21、第一导电部；22、第二导电部；23、待置换部；3、第二半导体层；31、第一子膜层；32、第二子膜层；301、第一部分；3011、第一子区域；3012、第二子区域；302、第二部分；4、栅极结构；401、栅极沟槽；5、栅氧化层；6、掺杂层；7、介质层；71、第一介质层；72、第二介质层；8、绝缘层；9、电容结构；91、下电极层；92、电容介质层；93、上电极层；100、绝缘阻隔层；110、第一阻隔部；120、第二阻隔部；130、第三阻隔部；140、栅极空间；200、绝缘材料层；201、介质空间；202、绝缘空间；300、衬底；400、堆叠膜层；410、堆叠结构；4101、半导体材料层；500、绝缘材料；610、第一支撑层；620、第二支撑层；x、第一方向；y、第二方向；z、第三方向。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。
本公开实施例提供了一种半导体结构，如图1所示，该半导体结构包括位线结构1、第一半导体层2、第二半导体层3、栅极结构4以及栅氧化层5，其中：
位线结构1沿第一方向x延伸；
第一半导体层2与位线结构1电性连接，且包括沿第二方向y依次分布的第一导电部21和第二导电部22，第一导电部21位于第二导电部22和位线结构1之间，第二方向y与第一方向x相交；
第二半导体层3包括第一子膜层31和第二子膜层32，第一子膜层31和第二子膜层32均包括第一部分301和第二部分302，第一部分301包括第一子区域3011和第二子区域3012，第一子区域3011、第二子区域3012以及第二部分302沿第二方向y依次邻接，第一子膜层31的第一子区域3011和第二子膜层32的第一子区域3011分别覆盖第二导电部22中沿第一方向x相对分布的两个侧壁的表面，第二子区域3012和第二部分302沿第二方向y延伸至第二导电部22以外，且其位于第二导电部22以外的部分位于第二导电部22远离第一导电部21的一侧；
栅极结构4位于第一子膜层31和/或第二子膜层32远离第二导电部22的一侧，且在第一方向x上至少与第一子膜层31和/或第二子膜层32的第一子区域3011层叠；
栅氧化层5位于栅极结构4与第一子膜层31和/或第二子膜层32的第一子区域3011之间。
本公开的半导体结构，第一半导体层2、第二半导体层3、栅极结构4以及栅氧化层5可共同构成晶体管，其中，第一半导体层2的第一导电部21可作为晶体管的源极，第二半导体层3的第二部分302可作为晶体管的漏极，第一半导体层2的第二导电部22与第二半导体层3的第一部分301可共同作为晶体管的沟道区，可向栅极结构4和源极或漏极之间施加电压差，进而控制晶体管打开或关闭，以便实现存储器的写入或读取等功能。在上述结构中，由于第一部分301中的第二子区域3012位于第二导电部22之外，其厚度相对较薄，易产生量子限制效应，有助于增加沟道区的能带间隙宽度，可减少漏极漏电，提高器件稳定性，提高产品良率。
下面对本公开的半导体结构的各部分及其具体细节进行详细说明：
如图1所示，位线结构1可呈条状，其横截面可为矩形、圆形、椭圆形、多边形或不规则图形，在此不做特殊限定。位线结构1可沿第一方向x延伸，第一方向x可为人为定义的任一方向，在此不对第一方向x做特殊限定。位线结构1可为导电结构，其可包括导电材料，例如，其可包括多晶硅、氮化钛和钨等。
第一半导体层2可与位线结构1电性连接，举例而言，第一半导体层2与位线结构1可沿第二方向y并排分布，并与位线结构1的表面接触连接。第一半导体层2可包括沿第二方向y依次分布的第一导电部21及第二导电部22，其中，第一导电部21位于第二导电部22和位线结构1之间。第一半导体层2可为一个整体的膜层结构，第一导电部21和第二导电部22只是针对第一半导体层2划分的不同区域。
需要说明的是，第二方向y可与第一方向x相交，例如，第一方向x与第二方向y可相互垂直。需要说明的是，垂直可以是绝对垂直，也可以是大致垂直，在制造过程中难免会有偏差，在本公开中，可能由于制作工艺限制引起角度的偏差，使得第一方向x和第二方向y的夹角有一定的偏差，只要第一方向x和第二方向y的角度偏差在预设范围内，均可认为第一方向x与第二方向y垂直。举例而言，预设范围可为10°，即：第一方向x和第二方向y的夹角在大于或等于80°，小于或等于100°的范围内时均可认为第一方向x和第二方向y垂直。
在本公开的一些实施例中，第一半导体层2的材料可为半导体材料，例如，其材料可为锗硅。第一半导体层2中的不同区域的掺杂类型不同，举例而言，第一导电部21的掺杂类型与第二导电部22的掺杂类型不同，例如，第一导电部21的掺杂类型可为n型，第二导电部22的掺杂类型可为p型。
如图1所示，第二半导体层3可包括沿第一方向x相对分布的第一子膜层31和第二子膜层32，第一子膜层31和第二子膜层32均可包括沿第二方向y相互连接的第一部分301和第二部分302，且第一子膜层31的第一部分301和第二子膜层32的第一部分301分别覆盖第二导电部22中沿第一方向x相对分布的两个侧壁的表面，并沿第二方向y向远离位线结构1的一侧延伸，举例而言，第一部分301可包括第一子区域3011和第二子区域3012，第一子区域3011、第二子区域3012以及第二部分302沿第二方向y依次邻接，第一子区域3011覆盖在第二导电部22的侧壁表面，第二子区域3012沿第二方向y延伸至第二导电部22的表面以外。第二部分302可与第二子区域3012远离位线结构1的端部连接，并可沿第二方向y延伸至第二导电部22以外，第二部分302位于第二导电部22远离第一导电部21的一侧，且第一子膜层31的第二部分302和第二子膜层32的第二部分302在第一方向x上正对分布。
需要说明的是，第一子膜层31可为一个整体的膜层，第一子膜层31的第一部分301（包括第一子区域3011和第二子区域3012）和第二部分302只是针对第一子膜层31划分的不同区域。相应的，第二子膜层32也可为一个整体的膜层，第二子膜层32的第一部分301（包括第一子区域3011和第二子区域3012）和第二部分302只是针对第二子膜层32划分的不同区域。第一子膜层31和第二子膜层32可以是通过相同的成型工艺同时形成的薄膜结构。
在本公开的一些实施例中，第一子膜层31和第二子膜层32的厚度远小于第一半导体层2在第一方向x上的厚度。例如，第一子膜层31和第二子膜层32的厚度均可为4nm~10nm，例如，其厚度可为4nm、6nm、8nm或10nm，当然，第一子膜层31和第二子膜层32也可为其他厚度，在此不再一一列。需要说明的是，第一子膜层31和第二子膜层32的厚度可以相同，也可以不相同，在此不做特殊限定。
第一子膜层31和第二子膜层32的材料均可为半导体材料，例如，其材料可为硅。第一子膜层31中的不同区域的掺杂类型不同，举例而言，第一子膜层31的第一部分301的掺杂类型与第二导电部22的掺杂类型相同，例如，第一子膜层31的第一部分301的掺杂类型与第二导电部22的掺杂类型均可为p型；第一子膜层31的第二部分302的掺杂类型与其第一部分301的掺杂类型不相同，并与第一导电部21的掺杂类型相同，例如，第一子膜层31的第二部分302的掺杂类型与第一导电部21的掺杂类型均可为n型。
第二子膜层32中的不同区域的掺杂类型不同，举例而言，第二子膜层32的第一部分301的掺杂类型与第二导电部22的掺杂类型相同，例如，第二子膜层32的第一部分301的掺杂类型与第二导电部22的掺杂类型均可为p型；第二子膜层32的第二部分302的掺杂类型与其第一部分301的掺杂类型不相同，并与第一导电部21的掺杂类型相同，例如，第二子膜层32的第二部分302的掺杂类型与第一导电部21的掺杂类型均可为n型。
栅极结构4可为导电结构，其可包括导电材料，例如，栅极结构4可包括多晶硅、氮化钛及钨等，当然，也可以包括其他导电材料，在此不再一一列举。
栅极结构4可位于第一子膜层31或第二子膜层32远离第二导电部22的一侧，在一些实施例中，栅极结构4的数量可为两个，其中，一个栅极结构4位于第一子膜层31远离第二导电部22的一侧，另一栅极结构4位于第二子膜层32远离第二导电部22的一侧。
在本公开的一种示例性实施例中，在第一方向x上，栅极结构4与第一子膜层31和/或第二子膜层32的第一子区域3011层叠。举例而言，当第一子膜层31和第二子膜层32远离第二导电部22的一侧分别设有一个栅极结构4时，第二导电部22在第一子膜层31上的正投影在位于第一子膜层31远离第二导电部22的一侧的栅极结构4在第一子膜层31上的正投影之内；第二导电部22在第二子膜层32上的正投影在位于第二子膜层32远离第二导电部22的一侧的栅极结构4在第二子膜层32上的正投影之内。
栅氧化层5的数量与栅极结构4的数量相等，当栅极结构4的数量为一个时，栅氧化层5的数量也为一个，栅氧化层5可位于栅极结构4与第一子膜层31和/或第二子膜层32的第一子区域3011之间。举例而言，当栅极结构4位于第一子膜层31远离第二导电部22的一侧时，栅氧化层5位于栅极结构4与第一子膜层31的第一子区域3011之间；当栅极结构4位于第二子膜层32远离第二导电部22的一侧时，栅氧化层5位于栅极结构4与第二子膜层32的第一子区域3011之间。当栅极结构4的数量为两个时，栅氧化层5的数量也为两个，例如，当两个栅极结构4中一个栅极结构4位于第一子膜层31远离第二导电部22的一侧，另一个栅极结构4位于第二子膜层32远离第二导电部22的一侧时，其中一个栅氧化层5设于位于第一子膜层31远离第二导电部22的一侧的栅极结构4与第一子膜层31的第一子区域3011之间，另一个栅氧化层5设于位于第二子膜层32远离第二导电部22的一侧的栅极结构4与第二子膜层32的第一子区域3011之间。栅氧化层5的材料可为氧化物，例如，其可为氧化硅。
在本公开的一种示例性实施例中，请继续参见图1所示，本公开的半导体结构还可包括掺杂层6、介质层7以及绝缘层8，其中：
掺杂层6的材料可为导电材料，例如，其材料可为多晶硅。掺杂层6可位于第二导电部22沿第二方向y远离位线结构1的端部，且可与第二导电部22的端部相接触。掺杂层6的掺杂类型可与第二导电部22的掺杂类型相同，例如，掺杂层6和第二导电部22的掺杂类型均为p型。
介质层7可包括第一介质层71和第二介质层72，第一介质层71和第二介质层72的材料均可为绝缘材料，例如，其材料可为氮化硅、氧化硅、碳氮化硅或碳氮氧化硅等。第一介质层71和第二介质层72可沿第一方向x间隔分布，在本公开的一些实施例中，第一介质层71可位于第一子膜层31的第一部分301中的第二子区域3012与掺杂层6之间，且第一介质层71可填满第一子膜层31的第二子区域3012与掺杂层6之间的间隙；第二介质层72可位于第二子膜层32的第一部分301中的第二子区域3012与掺杂层6之间，第二介质层72可填满第二子膜层32的第二子区域3012与掺杂层6之间的间隙，且第一介质层71和第二介质层72远离位线结构1的一侧的端部均可与掺杂层6远离位线结构1的端部齐平。
绝缘层8可位于掺杂层6、第一介质层71以及第二介质层72远离第二导电部22的端部。举例而言，绝缘层8可覆盖掺杂层6、第一介质层71以及第二介质层72远离第二导电部22的表面，可通过绝缘层8的设计使得掺杂层6接地，有助于减小浮体效应，进而提高产品良率。绝缘层8的材料可为绝缘材料，例如，绝缘层8的材料可为氧化硅。
在本公开的一种示例性实施例中，本公开的半导体结构还可包括电容结构9，电容结构9可包括位于绝缘层8远离位线结构1的一侧。电容结构9可包括下电极层、电容介质层以及上电极层，其中：
下电极层可覆盖第一子膜层31的第二部分302和第二子膜层32的第二部分302正对分布的表面，以及第一子膜层31的第二部分302和第二子膜层32的第二部分302沿第二方向y远离第一部分301的端部。在本公开的一些实施例中，下电极层还可同时覆盖第一子膜层31和第二子膜层32之间的绝缘层8远离位线结构1的表面。即，下电极层可随形覆盖第一子膜层31的第二部分302、绝缘层8以及第二子膜层32的第二部分302共同构成的结构的表面。下电极层的材料可为导电材料，例如，其材料可为钛、氮化钛或钽等。下电极层的厚度可以是4nm~10nm，举例而言，其厚度可为4nm、6nm、8nm或10nm，当然，下电极层还可以是其他材料或其他厚度，在此不再一一列举。
电容介质层可随形覆盖下电极层的表面，电容介质层可以是形成于下电极层表面的薄膜，电容介质层可以是由同一种材料构成的单层膜结构，也可以是由不同材质的膜层构成的混合膜层结构，在此不做特殊限定。在本公开的一些实施例中，电容介质层可包括具有较高介电常数的材料，例如，其材料可以是氧化铝、氧化铪、氧化镧、氧化钛、氧化锆、氧化钽、氧化铌、氧化锶或其混合物，当然，还可以是其他材料，在此不再一一列举。
上电极层可覆盖电容介质层的表面。上电极层的材料与下电极层的材料可以相同，也可以不同，在此不做特殊限定，例如，上电极层的材料可为氮化钛，其厚度可以是2nm~8nm，举例而言，其厚度可为2nm、4nm、6nm或8nm，当然，上电极层还可以是其他材料或其他厚度，在此不再一一列举。上电极层、电容介质层以及下电极层可构成电容结构9，进而实现电荷的存储。
本公开实施例还提供了一种半导体结构的形成方法，该形成方法可用于形成上述任一实施例中的半导体结构，图2示出了本公开的半导体结构的形成方法的流程图，请参见图2所示，该形成方法可包括步骤S110-步骤S160，其中：
步骤S110，形成第一半导体层，所述第一半导体层包括沿第二方向依次分布的待置换部、第一导电部以及第二导电部；
步骤S120，形成第二半导体层，所述第二半导体层包括第一子膜层和第二子膜层，所述第一子膜层和所述第二子膜层均包括第一部分和第二部分，所述第一部分包括第一子区域和第二子区域，所述第一子区域、所述第二子区域以及所述第二部分沿所述第二方向依次邻接，所述第一子膜层的第一子区域和所述第二子膜层的第一子区域分别覆盖所述第二导电部中沿第一方向相对分布的两个侧壁的表面，所述第二子区域和所述第二部分沿所述第二方向延伸至所述第二导电部以外，且其位于所述第二导电部以外的部分位于所述第二导电部远离所述第一导电部的一侧，所述第一方向与所述第二方向相交；
步骤S130，形成栅氧化层，所述栅氧化层至少位于所述第一子膜层的第一子区域和/或所述第二子膜层的第一子区域的表面；
步骤S140，在所述栅氧化层的表面形成栅极结构；
步骤S150，去除所述待置换部，以形成沿所述第一方向延伸的位线沟槽；
步骤S160，在所述位线沟槽内形成位线结构。
本公开的半导体结构的形成方法，在形成栅极结构4之后可去除待置换部23，进而在待置换部23原有的位置形成位线沟槽101，在位线沟槽101内形成位线结构1，该方式即可简化工艺，又可保证位线结构1与第一导电部21对准，有助于降低位线结构1的制程难度。第一半导体层2、第二半导体层3、栅极结构4以及栅氧化层5可共同构成晶体管，其中，第一半导体层2的第一导电部21可作为晶体管的源极，第二半导体层3的第二部分302可作为晶体管的漏极，第一半导体层2的第二导电部22与第二半导体层3的第一部分301可共同作为晶体管的沟道区，可向栅极结构4和源极或漏极之间施加电压差，进而控制晶体管打开或关闭，以便实现存储器的写入或读取等功能。在上述结构中，由于第一部分301中的第二子区域3012位于第二导电部22之外，其厚度相对较薄，易产生量子限制效应，有助于增加沟道区的能带间隙宽度，可减少漏极漏电，提高器件稳定性，提高产品良率。
下面对本公开的半导体结构的形成方法的各步骤及其具体细节进行详细说明：
步骤S110，形成第一半导体层2，所述第一半导体层2包括沿第二方向y依次分布的待置换部23、第一导电部21以及第二导电部22。
如图3所示，可提供一衬底300，该衬底300可呈平板结构，其可为矩形、圆形、椭圆形、多边形或不规则图形，其材料可以是半导体材料，例如，其材料可为硅，衬底300可为硅衬底。
可在衬底300上形成堆叠膜层400，堆叠膜层400可包括沿垂直于衬底300的方向依次交替分布的多个第一半导体层2和多个半导体材料层4101，其中，最靠近衬底300的膜层为第一半导体层2，距离衬底300最远的膜层为半导体材料层4101。在本公开的一些实施例中，第一半导体层2材料可为锗硅，半导体材料层4101的材料可为硅，可通过外延生长工艺在硅衬底300上形成第一半导体层2，还可通过外延生长工艺在第一半导体层2上形成半导体材料层4101，可继续通过外延伸生长工艺在半导体材料层4101的表面形成第一半导体层2。
如图4所示，在形成堆叠膜层400之后，可对堆叠膜层400进行蚀刻，进而将堆叠膜层400分割成多个堆叠结构410，即每个堆叠结构410均包括交替分布的多个第一半导体层2和多个半导体材料层4101。
在本公开的一些实施例中，第一半导体层2可包括沿第二方向y邻接分布的第一区域（图中未示出）和第二区域（图中未示出），可对与第一半导体层2的第二区域对应的第一半导体层2和半导体材料层4101进行蚀刻，以减小位于第二区域的第二半导体层3在第一方向x上的尺寸。可对剩余的第一半导体层2中的不同区域进行重新命名，例如，可将位于第一区域的第一半导体层2定义为待置换部23，可将第二区域中剩余的第一半导体层2划分为第一导电部21和第二导电部22，其中，第一导电部21位于第二导电部22与待置换部23之间，待置换部23、第一导电部21以及第二导电部22为一体式膜层结构。
步骤S120，形成第二半导体层3，所述第二半导体层3包括第一子膜层31和第二子膜层32，第一子膜层31和第二子膜层32均包括第一部分301和第二部分302，第一部分301包括第一子区域3011和第二子区域3012，第一子区域3011、第二子区域3012以及第二部分302沿第二方向y依次邻接，第一子膜层31的第一子区域3011和第二子膜层32的第一子区域3011分别覆盖第二导电部22中沿第一方向x相对分布的两个侧壁的表面，第二子区域3012和第二部分302沿第二方向y延伸至第二导电部22以外，且其位于第二导电部22以外的部分位于第二导电部22远离第一导电部21的一侧，所述第一方向x与所述第二方向y相交。
第一方向x和第二方向y均可与衬底300平行，第二方向y可与第一方向x相交，例如，第一方向x与第二方向y可相互垂直。需要说明的是，垂直可以是绝对垂直，也可以是大致垂直，在制造过程中难免会有偏差，在本公开中，可能由于制作工艺限制引起角度的偏差，使得第一方向x和第二方向y的夹角有一定的偏差，只要第一方向x和第二方向y的角度偏差在预设范围内，均可认为第一方向x与第二方向y垂直。举例而言，预设范围可为10°，即：第一方向x和第二方向y的夹角在大于或等于80°，小于或等于100°的范围内时均可认为第一方向x和第二方向y垂直。
如图5所示，在形成第一导电部21、第二导电部22以及待置换部23之后，可在第一导电部21中沿第一方向x分布的两侧分别形成第一支撑层610，同时，还可在第二导电部22远离第一导电部21的端部形成第二支撑层620。在形成第一支撑层610和第二支撑层620之后，可去除所有的半导体材料层4101，在去除半导体材料层4101的过程中可通过第一支撑层610和第二支撑层620对各第一半导体层2进行支撑，以避免各第一半导体层2倒塌。在去除半导体材料层4101之后，可在剩余的结构内部填充绝缘材料500，绝缘材料500可填满各第一半导体层2之间的间隙。可对绝缘材料500进行蚀刻，进而暴露出位于第二区域的第一半导体层2沿第一方向x分布的两个侧壁。在本公开的一些实施例中，绝缘材料500可为氧化硅。
第二半导体层3的至少部分膜层可覆盖第一半导体层2沿第一方向x分布的两个侧壁。举例而言，第二半导体层3可包括第一子膜层31和第二子膜层32，第一子膜层31和第二子膜层32的材料均可为硅，如图6及图7所示，可通过外延伸生长工艺在第二导电部22中沿第一方向x分布的两个侧壁的表面分别形成第一子膜层31和第二子膜层32。在形成第一子膜层31和第二子膜层32之后，可去除第一半导体层2的部分膜层，进而使第一子膜层31和第二子膜层32的部分区域位于剩余的第二导电部22之外。
在本公开的一些实施例中，第一子膜层31和第二子膜层32的厚度远小于第一半导体层2在第一方向x上的厚度。例如，第一子膜层31和第二子膜层32的厚度均可为4nm~10nm，例如，其厚度可为4nm、6nm、8nm或10nm，当然，第一子膜层31和第二子膜层32也可为其他厚度，在此不再一一列。
在本公开的一种示例性实施例中，如图8所示，在形成栅氧化层5之前，本公开的半导体结构的形成方法还可包括：在第一方向x上，在第二半导体层和第一导电部21共同构成的结构的表面形成绝缘阻隔层100，绝缘阻隔层100具有容纳栅氧化层5和栅极结构4的栅极空间140，栅极空间140在第一子膜层31和/或第二子膜层32上的正投影与第二导电部22在第一子膜层31和/或第二子膜层32上的正投影至少部分重合，栅极结构4和栅氧化层5填满栅极空间140。
在本公开的一种示例性实施例中，当最终的半导体结构中的栅极结构4的数量为一个时绝缘阻隔层100的数量可为一个，当最终的半导体结构中的栅极结构4的数量为两个时，绝缘阻隔层100的数量可为两个，在第一方向x上，第一半导体层2的两侧分别设有一个绝缘阻隔层100，下面以形成两个绝缘阻隔层100为例对绝缘阻隔层100的具体细节进行详细说明：
请继续参见图8所示，绝缘阻隔层100可包括第一阻隔部110、第二阻隔部120以及第三阻隔部130，其中，第一阻隔部110与第三阻隔部130均可沿第一方向x延伸，且沿第二方向y间隔分布；第二阻隔部120可沿第二方向y延伸，且第二阻隔部120可连接于第一阻隔部110与第三阻隔部130之间。第一阻隔部110、第二阻隔部120以及第三阻隔部130可围城用于容纳栅氧化层5以及栅极结构4的栅极空间140。在第一方向x上，第一阻隔部110靠近第一半导体层2的端部与第一导电部21的侧壁接触连接，第三阻隔部130靠近第一半导体层2的端部与第二半导体层3中未覆盖在第二导电部22的侧壁的部分的表面相接触，第二阻隔部120连接于第一阻隔部110远离第一导电部21的端部与第三阻隔部130远离第二半导体层3的端部之间。
在本公开的一种示例性实施例中，第一阻隔部110、第二阻隔部120以及第三阻隔部130的材料均可相同，例如，第一阻隔部110、第二阻隔部120以及第三阻隔部130的材料均可为氮化硅。在本公开的一些实施例中，第一支撑层610可作为第一阻隔部110。在形成第二半导体层3之后，可在第一半导体层2、第二半导体层3、第一支撑层610、第二支撑层以及绝缘材料500共同构成的结构的内继续填充绝缘材料，直至绝缘材料填满第一支撑层610和第二支撑层620之间的间隙，可将第一半导体层2之间填充的绝缘材料500以及在第一支撑层610和第二支撑层620之间填充的绝缘材料共同作为绝缘材料层200。可对绝缘材料层200进行蚀刻，进而在第一子膜层31远离第二导电部22的一侧和第二子膜层32远离第二导电部22的一侧分别形成第一阻隔空间（图中未示出）和第二阻隔空间（图中未示出），在第二方向y上，第一阻隔空间和第二阻隔空间靠近第一支撑层610的端部均可露出第一支撑层610的表面。可在第一阻隔空间和第二阻隔空间内分别填充绝缘介质材料，进而在第一阻隔空间和第二阻隔空间内均形成第二阻隔部120。需要说明的是，绝缘介质材料可与第一支撑层610的材料相同，例如，绝缘介质材料和第一支撑层610的材料均可为氮化硅。
还可对绝缘材料层200进行蚀刻，进而在第二阻隔部120远离第一阻隔部110的端部形成第三阻隔空间（图中未示出），第三阻隔空间可露出第二阻隔部120远离第一阻隔部110的端部。可在第三阻隔空间内填充绝缘介质材料，进而在第三阻隔空间内形成第三阻隔部130。
在本公开的一种示例性实施例中，在形成栅氧化层5之前，本公开的半导体结构的形成方法还可包括步骤S210-步骤S230，其中：
步骤S210，在所述第二导电部22远离所述第一导电部21的端部形成掺杂层6。
如图9-图11所示，可对第一半导体层2的部分区域及覆盖在该区域的第一半导体层2表面的绝缘材料层200进行蚀刻，进而形成介质空间201，如图10所示，介质空间201可将第一半导体层2的第二导电部22分隔为沿第二方向y间隔分布的两部分，在此过程中，可保留位于第一半导体层2侧壁的第一子膜层31和第二子膜层32，即，被分割成两部分的第二导电部22和位于该两部分之间的第一子膜层31及第二子膜层32围成上述介质空间201。在本公开的一些实施例中，在第二方向y上，介质空间201远离第一导电部21的边缘低于第三阻隔部130远离第一阻隔部110的顶面。可通过化学气相沉积、物理气相沉积或原子层沉积等方式在介质空间201内填充半导体材料，为了方便后续能够精准的控制掺杂层6的尺寸，可使半导体材料填满介质空间201，可对半导体材料进行掺杂，以便调节其内部的电性能。随后，可对半导体材料进行蚀刻，进而在第一方向x上保留位于介质空间201中部的半导体材料，并在将剩余的半导体材料与第一子膜层31之间形成第一间隙（图中未示出），在剩余的半导体材料与第二子膜层32之间形成第二间隙（图中未示出）。在本公开实施例中，可将剩余的半导体材料作为掺杂层6，在本公开实施例中掺杂层6如图12所示。
在本公开的一些实施例中，半导体材料可为多晶硅，即，掺杂层6的材料可为多晶硅，掺杂层6的掺杂类型可与第二导电部22的掺杂类型相同，例如，掺杂层6和第二导电部22的掺杂类型均可为p型。在本公开中，掺杂层6与第二导电部22相接触。
步骤S220，形成介质层7，所述介质层7包括第一介质层71和第二介质层72，所述第一介质层71位于所述掺杂层6与所述第一子膜层31之间，所述第二介质层72位于所述掺杂层6与所述第二子膜层32之间。
如图12-图16所示，可在第一间隙和第二间隙内分别填充介质材料，进而在第一间隙内形成第一介质层71，在第二间隙内形成第二介质层72，介质材料可为绝缘材料，例如，其可为氮化硅，可通过化学气相沉积、物理气相沉积或原子层沉积等方式在第一间隙和第二间隙内填满介质材料，当然，也可通过其他方式在第一间隙和第二间隙内填充介质材料，在此不对介质材料的沉积方式做特殊限定。
步骤S210，在所述掺杂层6、所述第一介质层71以及所述第二介质层72远离所述第二导电部22的端部形成绝缘层8。
如图17及图18所示，可去除位于掺杂层6、第一介质层71以及第二介质层72远离第一导电部21的一侧的部分绝缘材料层200，进而形成绝缘空间202，在第二方向y上，该绝缘空间202的一侧壁由掺杂层6、第一介质层71以及第二介质层72组成，即，绝缘空间202可暴露出掺杂层6、第一介质层71以及第二介质层72远离第一导电部21的表面，且绝缘空间202远离第一导电部21的一侧的边缘与第三阻隔部130远离第一阻隔部110的顶面齐平。如图19及图20所示，可在绝缘空间202内填充绝缘材料，进而形成绝缘层8，即，掺杂层6远离第一导电部21的端部与绝缘层8相接触，可通过掺杂层6使第二导电部22接地，有助于减小浮体效应，进而提高产品良率。
步骤S130，形成栅氧化层5，所述栅氧化层5至少位于所述第一子膜层31的第一子区域3011和/或所述第二子膜层32的第一子区域3011的表面。
如图21所示，在形成介质层7之后，可对第一半导体层2和/或第二半导体层3与绝缘阻隔层100之间的绝缘材料层200进行蚀刻，进而形成栅极沟槽401。举例而言，可去除栅极空间140内的绝缘材料层200，进而形成栅极沟槽401，栅极沟槽401可露出第二半导体层3的部分表面。
在本公开的一些实施例中，栅极沟槽401的数量可为两个，例如，可在第一子膜层31远离第二导电部22的一侧形成一个栅极沟槽401，该栅极沟槽401可露出第一子膜层31的部分表面；同时，可在第二子膜层32远离第二导电部22的一侧形成一个栅极沟槽401，该栅极沟槽401可露出第二子膜层32的部分表面。
可对栅极沟槽401中暴露出的第一子膜层31和第二子膜层32的部分表面进行热氧化，进而在第一子膜层31和第二子膜层32的部分表面形成栅氧化层5。
步骤S140，在所述栅氧化层5的表面形成栅极结构4。
如图22-图24所示，可在栅氧化层5远离第二导电部22的表面形成栅极结构4，栅极结构4可填满栅极沟槽401中剩余的空间，即，栅极结构4和栅氧化层5可填满栅极空间140。栅极结构4可为导电结构，其可包括导电材料，例如，栅极结构4可包括多晶硅、氮化钛及钨等，当然，也可以包括其他导电材料，在此不再一一列举。可通过化学气相沉积、物理气相沉积或原子层沉积等方式在栅极沟槽401内形成栅极结构4，当然，也可通过其他方式形成栅极结构4，在此不对栅极结构4的形成方式做特殊限定。
在一些实施例中，栅极结构4的数量和栅氧化层5的数量相同，例如，当栅氧化层5的数量为两个时，栅极结构4的数量也为两个，其中，一个栅极结构4位于第一子膜层31远离第二导电部22的一侧，另一栅极结构4位于第二子膜层32远离第二导电部22的一侧。
如图25所示，在形成栅极结构4之后，可执行步骤S150及步骤S160，即：在形成栅极结构4之后可去除待置换部23，以形成沿第一方向x延伸的位线沟槽101（即，步骤S150）。举例而言，可通过蚀刻等方式去除待置换部23，可将待置换部23上层及下层的绝缘材料层200以及在第一方向x上与待置换部23邻接的第一导电部21围成的空间定义为位线沟槽101，即，位线沟槽101可呈条状，并可沿第一方向x延伸，且位线沟槽101的底部可露出第一导电部21远离第二导电部22的端部。
在形成位线沟槽101后可执行步骤S160：在所述位线沟槽101内形成位线结构1。
位线结构1可填满位线沟槽101，举例而言，位线结构1可呈条状，并可延第一方向x延伸，其横截面可为矩形、圆形、椭圆形、多边形或不规则图形，在此不做特殊限定。位线结构1可为导电结构，其可包括导电材料，例如，其可包括多晶硅、氮化钛和钨等。
如图19及图27所示，在形成位线结构1之后，可去除位于绝缘层8远离位线结构1的一侧的第一半导体层2，即，可在形成位线结构1之后去除第一半导体层2的部分膜层，进而使得第一子膜层31和第二子膜层32的部分区域位于第二导电部22之外。可将第一子膜层31和第二子膜层32中位于第二导电部22的侧壁表面的部分作为第一子区域3011、将第一子膜层31和第二子膜层32中位于介质层7和绝缘层8的侧壁的部分作为第二子区域3012，第一子区域3011和第二子区域3012可共同构成第一部分301，还可将第一子膜层31和第二子膜层32中除第一部分301之外的其他部分作为第二部分302。即，如图1所示，第一子膜层31和第二子膜层32均可包括沿第二方向y相互连接的第一部分301和第二部分302，且第一子膜层31的第一部分301和第二子膜层32的第一部分301分别覆盖第二导电部22中沿第一方向x相对分布的两个侧壁的表面，并沿第二方向y向远离位线结构1的一侧延伸，举例而言，第一部分301可包括第一子区域3011和第二子区域3012，第一子区域3011、第二子区域3012以及第二部分302沿第二方向y依次邻接，第一子区域3011覆盖在第二导电部22的侧壁表面，第二子区域3012沿第二方向y延伸至第二导电部22的表面以外。第二部分302可与第二子区域3012远离位线结构1的端部连接，并可沿第二方向y延伸至第二导电部22以外，第二部分302中位于第二导电部22以外的部分位于第二导电部22远离第一导电部21的一侧，且第一子膜层31的第二部分302和第二子膜层32的第二部分302在第一方向x上正对分布。
可对第一导电部21、第二导电部22、第一部分301以及第二部分302分别进行掺杂，以使第一导电部21与第二部分302的掺杂类型相同，第二导电部22与第一部分301的掺杂类型相同，第二导电部22与第一导电部21的掺杂类型不同。举例而言，第一子膜层31的第一部分301、第二子膜层32的第一部分301以及第二导电部22的掺杂类型均为p型；第一子膜层31的第二部分302、第二子膜层32的第二部分302以及第一导电部21的掺杂类型均为n型。
在本公开的一种示例性实施例中，栅极结构4在第一方向x上与第一子膜层31和/或第二子膜层32的第一子区域3011层叠。举例而言，当第一子膜层31和第二子膜层32远离第二导电部22的一侧分别设有一个栅极结构4时，第二导电部22在第一子膜层31上的正投影在位于第一子膜层31远离第二导电部22的一侧的栅极结构4在第一子膜层31上的正投影之内；第二导电部22在第二子膜层32上的正投影在位于第二子膜层32远离第二导电部22的一侧的栅极结构4在第二子膜层32上的正投影之内。
在本公开的一种示例性实施例中，本公开的半导体结构的形成方法还可包括步骤S310-步骤S330，其中：
步骤S310，在所述第一子膜层31的第二部分302和所述第二子膜层32的第二部分302正对分布的表面，以及所述第一子膜层31的第二部分302和所述第二子膜层32的第二部分302沿所述第二方向y远离所述第一部分301的端部形成下电极层91。
如图28所示，可通过化学气相沉积、物理气相沉积或原子层沉积等方式形成下电极层91，当然，也可通过其他方式形成下电极层91，在此不对下电极层91的形成方式做特殊限定。在本公开的一些实施例中，下电极层91还可同时覆盖第一子膜层31和第二子膜层32之间的绝缘层8远离位线结构1的表面。即，下电极层91可随形覆盖第一子膜层31的第二部分302、绝缘层8以及第二子膜层32的第二部分302共同构成的结构的表面。下电极层91的材料可为导电材料，例如，其材料可为钛、氮化钛或钽等。下电极层91的厚度可以是4nm~10nm，举例而言，其厚度可为4nm、6nm、8nm或10nm，当然，下电极层91还可以是其他材料或其他厚度，在此不再一一列举。
步骤S320，在所述下电极层91的表面形成电容介质层92。
电容介质层92可随形覆盖下电极层91的表面，电容介质层92可以是形成于下电极层91表面的薄膜，电容介质层92可以是由同一种材料构成的单层膜结构，也可以是由不同材质的膜层构成的混合膜层结构，在此不做特殊限定。在本公开的一些实施例中，电容介质层92可包括具有较高介电常数的材料，例如，其材料可以是氧化铝、氧化铪、氧化镧、氧化钛、氧化锆、氧化钽、氧化铌、氧化锶或其混合物，当然，还可以是其他材料，在此不再一一列举。可通过化学气相沉积、物理气相沉积或原子层沉积等方式在下电极层91的表面形成电容介质层92，当然，也可通过其他方式形成电容介质层92，在此不对电容介质层92的形成方式做特殊限定。
步骤S330，在所述电容介质层92的表面形成上电极层93，所述下电极层91、所述电容介质层92以及所述上电极层93构成电容结构9。
如图29及图30所示，上电极层93可覆盖电容介质层92的表面。可通过化学气相沉积、物理气相沉积或原子层沉积等方式在电容介质层92的表面形成上电极层93，当然，也可通过其他方式形成上电极层93，在此不对上电极层93的形成方式做特殊限定。上电极层93的材料与下电极层91的材料可以相同，也可以不同，在此不做特殊限定，例如，上电极层93的材料可为氮化钛，其厚度可以是2nm~8nm，举例而言，其厚度可为2nm、4nm、6nm或8nm，当然，上电极层93还可以是其他材料或其他厚度，在此不再一一列举。上电极层93、电容介质层92以及下电极层91可构成电容结构9，进而实现电荷的存储。
需要说明的是，尽管在附图中以特定顺序描述了本公开中半导体结构的形成方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。
本公开实施例还提供一种存储器，如图31所示，该存储器可包括上述任一实施方式中的半导体结构，其具体细节、形成工艺以及有益效果已经在对应的半导体结构及半导体结构的形成方法中进行了详细说明，此处不再赘述。
在本公开的一些实施例中，存储器可包括多个上述任一实施例中的半导体结构，多个半导体结构可构成多个半导体组，多个半导体组可沿第三方向z层叠分布，每个半导体组可包括多个沿第一方向依次分布的多个上述任一实施例中的半导体结构，可通过同一套制程工艺同时制备出多个半导体结构。需要说明的是，第三方向z可垂直于第一方向x和第二方向y构成的平面，即，第三方向z垂直于第一方向x，同时也垂直于第二方向y。
举例而言，该存储器可以是3D动态随机存取存储器（3D Dynamic Random AccessMemory，3D DRAM）、3D静态随机存取存储器（3D static random access memory，3D SRAM）等。当然，还可以是其它存储装置，在此不再一一列举。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。
Claims (11)
1.一种半导体结构，其特征在于，包括：
位线结构，所述位线结构沿第一方向延伸；
第一半导体层，与所述位线结构电性连接，且包括沿第二方向依次分布的第一导电部和第二导电部，所述第一导电部位于所述第二导电部和所述位线结构之间，所述第二方向与所述第一方向相交；
第二半导体层，包括第一子膜层和第二子膜层，所述第一子膜层和所述第二子膜层均包括第一部分和第二部分，所述第一部分包括第一子区域和第二子区域，所述第一子区域、所述第二子区域以及所述第二部分沿所述第二方向依次邻接，所述第一子膜层的第一子区域和所述第二子膜层的第一子区域分别覆盖所述第二导电部中沿所述第一方向相对分布的两个侧壁的表面，所述第二子区域和所述第二部分沿所述第二方向延伸至所述第二导电部以外，且其位于所述第二导电部以外的部分位于所述第二导电部远离所述第一导电部的一侧；
栅极结构，位于所述第一子膜层和/或所述第二子膜层远离所述第二导电部的一侧，且在所述第一方向上至少与所述第一子膜层和/或所述第二子膜层的第一子区域层叠；
栅氧化层，位于所述栅极结构与所述第一子膜层和/或所述第二子膜层的所述第一子区域之间。
2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
掺杂层，位于所述第二导电部沿所述第二方向远离所述位线结构的端部；
介质层，包括第一介质层和第二介质层，所述第一介质层位于所述掺杂层与所述第一子膜层之间，所述第二介质层位于所述掺杂层与所述第二子膜层之间；
绝缘层，位于所述掺杂层、所述第一介质层以及所述第二介质层远离所述第二导电部的端部。
3.根据权利要求1所述的半导体结构，其特征在于，所述第一导电部与所述第二部分的掺杂类型相同，所述第二导电部与所述第一部分的掺杂类型相同，所述第二导电部与所述第一导电部的掺杂类型不同；
所述第一导电部与所述第二部分的掺杂类型均为n型，所述第二导电部与所述第一部分的掺杂类型均为P型。
4.根据权利要求1-3任一项所述的半导体结构，其特征在于，所述半导体结构还包括：
电容结构，所述电容结构包括下电极层、电容介质层以及上电极层，所述下电极层覆盖所述第一子膜层的第二部分和所述第二子膜层的第二部分正对分布的表面，以及所述第一子膜层的第二部分和所述第二子膜层的第二部分沿所述第二方向远离所述第一部分的端部；所述电容介质层覆盖所述下电极层的表面，所述上电极层覆盖所述电容介质层的表面。
5.一种半导体结构的形成方法，其特征在于，包括：
形成第一半导体层，所述第一半导体层包括沿第二方向依次分布的待置换部、第一导电部以及第二导电部；
形成第二半导体层，所述第二半导体层包括第一子膜层和第二子膜层，所述第一子膜层和所述第二子膜层均包括第一部分和第二部分，所述第一部分包括第一子区域和第二子区域，所述第一子区域、所述第二子区域以及所述第二部分沿所述第二方向依次邻接，所述第一子膜层的第一子区域和所述第二子膜层的第一子区域分别覆盖所述第二导电部中沿第一方向相对分布的两个侧壁的表面，所述第二子区域和所述第二部分沿所述第二方向延伸至所述第二导电部以外，且其位于所述第二导电部以外的部分位于所述第二导电部远离所述第一导电部的一侧，所述第一方向与所述第二方向相交；
形成栅氧化层，所述栅氧化层至少位于所述第一子膜层的第一子区域和/或所述第二子膜层的第一子区域的表面；
在所述栅氧化层的表面形成栅极结构；
去除所述待置换部，以形成沿所述第一方向延伸的位线沟槽；
在所述位线沟槽内形成位线结构。
6.根据权利要求5所述的形成方法，其特征在于，在形成所述栅氧化层之前，所述形成方法还包括：
在所述第二导电部远离所述第一导电部的端部形成掺杂层；
形成介质层，所述介质层包括第一介质层和第二介质层，所述第一介质层位于所述掺杂层与所述第一子膜层之间，所述第二介质层位于所述掺杂层与所述第二子膜层之间；
在所述掺杂层、所述第一介质层以及所述第二介质层远离所述第二导电部的端部形成绝缘层。
7.根据权利要求5或6所述的形成方法，其特征在于，所述形成方法还包括：
对所述第一导电部、所述第二导电部、所述第一部分以及所述第二部分分别进行掺杂，以使所述第一导电部与所述第二部分的掺杂类型相同，所述第二导电部与所述第一部分的掺杂类型相同，所述第二导电部与所述第一导电部的掺杂类型不同。
8.根据权利要求7所述的形成方法，其特征在于，所述形成方法还包括：
在所述第一子膜层的第二部分和所述第二子膜层的第二部分正对分布的表面，以及所述第一子膜层的第二部分和所述第二子膜层的第二部分沿所述第二方向远离所述第一部分的端部形成下电极层；
在所述下电极层的表面形成电容介质层；
在所述电容介质层的表面形成上电极层，所述下电极层、所述电容介质层以及所述上电极层构成电容结构。
9.根据权利要求7所述的形成方法，其特征在于，在形成所述栅氧化层之前，所述形成方法还包括：
在所述第一方向上，在所述第一部分和所述第一导电部共同构成的结构的表面形成绝缘阻隔层，所述绝缘阻隔层具有容纳所述栅氧化层和所述栅极结构的栅极空间，所述栅极空间在所述第一子膜层和/或所述第二子膜层上的正投影与所述第二导电部在所述第一子膜层和/或所述第二子膜层上的正投影至少部分重合，所述栅极结构和所述栅氧化层填满所述栅极空间。
10.一种存储器，其特征在于包括权利要求1-4任一项所述的半导体结构。
11.根据权利要求10所述的存储器，其特征在于，所述存储器包括多个半导体组，所述半导体组包括多个沿所述第一方向依次分布的所述半导体结构，多个所述半导体组沿第三方向层叠分布，所述第三方向垂直于所述第一方向和所述第二方向。
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Legal Events
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| GR01 | Patent grant | ||
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