CN116469880A

CN116469880A - 半导体器件及其制造方法

Info

Publication number: CN116469880A
Application number: CN202210942473.8A
Authority: CN
Inventors: 洪嘉明; 邱怡瑄; 陈相甫; 连刚逸; 陈俊纮
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2022-03-04
Filing date: 2022-08-08
Publication date: 2023-07-21

Abstract

本公开涉及半导体器件及其制造方法。一种半导体器件包括：第一衬底，具有相反的第一侧和第二侧；第一导电层，位于第一衬底的第一侧上；以及第二衬底，具有相反的第一侧和第二侧。第二衬底的第二侧接合到第一衬底的第一侧。第二衬底包括：半导体材料；以及至少一个电路元件，电耦合到第一导电层。至少一个电路元件包括以下项中的至少一者：肖特基二极管，由半导体材料和第一接触结构配置；电容器，具有半导体材料的第一电极；或半导体材料的电阻器。

Description

半导体器件及其制造方法

技术领域

本公开涉及半导体器件及其制造方法。

背景技术

半导体器件(也称为集成电路器件或IC器件)用于各种电子应用，例如个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通过以下方式来制造：在衬底之上按顺序地沉积材料的绝缘层或电介质层、导电层和半导体层，并且使用光刻对各种材料层进行图案化以在其上形成有源电路和元件。这种有源电路被配置为执行半导体器件的各种功能。半导体器件还包括无源电路以支持和/或增强有源电路的性能和/或功能。无源电路的配置和/或无源电路相对于相关联的有源电路的布置是半导体器件设计和制造的考虑因素。

发明内容

根据本公开的一个方面，提供了一种半导体器件，包括：第一衬底，具有相反的第一侧和第二侧，第一导电层，位于所述第一衬底的第一侧上；以及第二衬底，具有相反的第一侧和第二侧，所述第二衬底的第二侧接合到所述第一衬底的第一侧，其中，所述第二衬底包括：半导体材料，以及至少一个电路元件，电耦合到所述第一导电层，并且所述至少一个电路元件包括以下项中的至少一者：肖特基二极管，由所述半导体材料和第一接触结构配置，电容器，具有所述半导体材料的第一电极，或所述半导体材料的电阻器。

根据本公开的另一方面，提供了一种制造半导体器件的方法，所述方法包括：在第一衬底之上形成至少一个晶体管；在所述第一衬底之上形成再分布结构，所述再分布结构电耦合到所述至少一个晶体管；蚀刻第二衬底的半导体材料以形成所述半导体材料的多个第一指状物和所述半导体材料的多个第二指状物，其中，所述多个第一指状物和所述多个第二指状物相互交叉以配置具有梳状结构的电容器；将所述第一衬底接合到所述第二衬底；蚀刻延伸穿过所述第二衬底的至少一个通孔，以部分地暴露所述再分布结构；以及将至少一种导电材料沉积在：所述通孔中，以形成电耦合到所述再分布结构的导电通孔，并且所述第二衬底之上，以形成第一接触结构，所述第一接触结构将所述导电通孔电耦合到所述电容器的多个第一指状物。

根据本公开的又一方面，提供了一种半导体器件，包括：衬底，包括半导体材料；以及无源电路，至少包括第一电路元件和第二电路元件，所述第一电路元件和第二电路元件通过所述半导体材料的一部分彼此电耦合，其中，所述第一电路元件是肖特基二极管、电容器和电阻器中的一者，所述第二电路元件是所述肖特基二极管、所述电容器和所述电阻器中的另一者，所述肖特基二极管包括接触结构和所述半导体材料的掺杂区域，所述掺杂区域与所述接触结构肖特基接触并围绕所述接触结构延伸，所述电容器包括所述半导体材料的多个交叉指状物，所述多个交叉指状物配置所述电容器的电极，并且所述电阻器包括所述半导体材料的条带，所述条带具有曲折形状。

附图说明

当结合附图阅读时，通过下面的具体实施方式可以最好地理解本公开的各方面。要注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了讨论的清楚，各种特征的尺寸可能被任意增大或减小。

图1是根据一些实施例的半导体器件的示意性截面图。

图2是根据一些实施例的半导体器件的一部分的示意性截面图。

图3A-图3C相对应地是根据一些实施例的半导体器件中的电容器的示意性平面图、示意性截面图和示意性透视图。

图3D是根据一些实施例的半导体器件中的电阻器的示意性平面图。

图3E-图3F相对应地是根据一些实施例的肖特基(Schottky)二极管的示意性平面图和示意性截面图。

图3G是根据一些实施例的半导体器件中的电容器的示意性截面图。

图4A-图4B相对应地是根据一些实施例的静电放电(ESD)电路的电路图和示意性平面图。

图4C-图4D相对应地是根据一些实施例的电荷泵的电路图和示意性平面图。

图5A-图5N包括根据一些实施例的在制造工艺期间的各个阶段的半导体器件的示意性截面图。

图6是根据一些实施例的半导体器件制造方法的流程图。

图7是根据一些实施例的3D IC器件的示意性截面图。

具体实施方式

下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件、材料、值、步骤、操作、布置等的具体示例以简化本公开。当然，这些仅是示例而不旨在进行限制。其他组件、值、操作、材料、布置等是可以考虑的。例如，在下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征使得第一特征和第二特征不直接接触的实施例。此外，本公开在各个示例中可以重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。

此外，本文中可以使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用中或工作中的处于除了附图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符同样可以相应地进行解释。

在一些实施例中，半导体器件包括第一衬底以及接合到第一衬底的第二衬底。在至少一个实施例中，第一衬底包括有源电路。例如，第一衬底是互补金属氧化物半导体(CMOS)芯片，例如CMOS高性能计算(HPC)芯片。第二衬底包括通过导电通孔电耦合到有源电路的一个或多个无源电路。一个或多个无源电路包括电路元件，例如肖特基二极管、电容器和电阻器，每个电路元件包括第二衬底中的半导体材料的至少一部分。在一些实施例中，无源电路包括具有由第二衬底的半导体材料制成的电极的深沟槽电容器(DTC)或梳型(comb-type)电容器。在一些实施例中，无源电路包括由第二衬底的半导体材料和金属之间的肖特基界面形成的肖特基二极管。在一些实施例中，无源电路包括由第二衬底中的半导体材料的条带形成的电阻器。在一些实施例中，无源电路中的电路元件通过半导体材料的一个或多个部分彼此电耦合。在一些实施例中，无源电路通过与用于制造微机电系统(MEMS)的那些工艺类似的一个或多个工艺形成和/或电耦合到有源电路。

在至少一个实施例中，DTC或梳型电容器是与其他方法中的金属-绝缘体-金属(MIM)和金属-氧化物-金属(MOM)电容器不同的集成电容器。在至少一个实施例中，与其他方法中的MIM和MOM电容器相比，集成电容器具有更高的电容(例如，高达500pF水平)和更高的击穿电压(例如，大于100V)。在至少一个实施例中，这种集成电容器的较高击穿电压和较高电容使得可以在第二衬底中提供一个或多个无源电路，以用于提高第一衬底中的有源电路的性能和/或可靠性。无源电路的示例包括但不限于DC电源缓冲器、前置信号滤波器、电压钳位电路、静电放电(ESD)电路、整流器或电荷泵。在至少一个实施例中，在第二衬底中形成一个或多个肖特基二极管避免了与在具有高工艺温度的CMOS工艺中，在第一衬底中形成肖特基二极管的情况下可能发生的金属污染相关的问题。在至少一个实施例中，无源电路的电路元件是在低工艺温度(例如，低于400℃)下形成的，从而避免了对第一衬底中的有源电路的负面影响。进一步的特征和/或优点在本文所述的各种实施例的范围内。

图1是根据一些实施例的半导体器件100的示意性截面图。

半导体器件100包括第一衬底110和第二衬底120。第一衬底110和第二衬底120中的每一个具有相反的第一侧和第二侧，并且第二衬底120的第二侧接合到第一衬底110的第一侧。例如，沿着第一衬底110和第二衬底120的厚度方向(Z轴)，第一侧是第一衬底110和第二衬底120的上侧并且第二侧是第一衬底110和第二衬底120的下侧。第二衬底120的下侧接合到第一衬底110的上侧。

第一衬底110包括集成电路(IC)结构112和位于IC结构112的上侧之上的钝化层114。在一些实施例中，IC结构112包括被配置为执行半导体器件100的各种功能的一个或多个有源电路。IC结构112还包括将有源电路电耦合到外部电路的再分布结构。参考图2描述了包括形成一个或多个有源电路的电路元件和再分布结构的IC结构的示例。在一些实施例中，IC结构112包括含有CMOS晶体管的有源电路，并且被称为CMOS衬底。在至少一个实施例中，IC结构112包括再分布结构，而不具有有源电路。例如，不具有有源电路的IC结构112是内插件，该内插件被配置为将第二衬底120中的无源电路耦合到另一芯片中的接合到该内插件的有源电路。

在图1中，示出了IC结构112中的再分布结构的金属层115和密封环117，但为了简单起见，省略了再分布结构和任何有源电路的其余部分。金属层115包括多个导电图案115-1至115-6，并且是再分布结构的顶部或最上部金属层。这是示例，并且其他配置在各种实施例的范围内。在至少一个实施例中，导电图案115-1至115-6中的一个或多个属于再分布结构的顶部金属层之外的金属层。如本文所述，金属层115电耦合到第二衬底120中的一个或多个无源电路的一个或多个电路元件。图1中的导电图案115-1至115-6的数量和/或布置是示例。其他配置在各种实施例的范围内。

在IC结构112的平面图(未示出)中，密封环117沿着IC结构112的外围布置，并且围绕IC结构112的布置了再分布结构和任何有源电路的其余部分的中间或中心区域。密封环117具有塔式结构，其中多个金属层中的导电图案和过孔结构以及再分布结构的过孔层彼此堆叠并实体耦合和电耦合。在至少一个实施例中，密封环117电耦合到参考电压，例如接地电压。在至少一个实施例中，密封环117是电浮置(floating)的。密封环117的所述配置是示例。其他密封环配置在各种实施例的范围内。

钝化层114设置在金属层115之上。在至少一个实施例中，钝化层114被配置为将第一衬底110接合(例如，通过熔融接合)到第二衬底120。钝化层114的示例材料包括但不限于SiN、氧化物(例如，氧化硅)、SiON、Al₂O₃等。在一些实施例中，钝化层114包括SiN/Al₂O₃的多个堆叠。在至少一个实施例中，钝化层114被省略或替换为不同的材料层，例如，当第一衬底110通过除熔融接合之外的接合技术而接合到第二衬底120时。

第二衬底120包括半导体层122、位于半导体层122之下的下电介质层124以及位于半导体层122之上的上电介质层126。半导体层122包括半导体材料。用于半导体层122的示例半导体材料包括但不限于硅、N掺杂硅、P掺杂硅、GaN、硅锗(SiGe)、砷化镓或其他合适的半导体材料。半导体层122的半导体材料至少部分地形成第二衬底120中的一个或多个电路元件，如本文所述。

下电介质层124布置在钝化层114和半导体层122之间。在至少一个实施例中，下电介质层124与钝化层114一起被配置为通过熔融接合将第一衬底110接合到第二衬底120。下电介质层124的示例材料包括但不限于SiN、氧化物(例如，氧化硅)、SiON、Al₂O₃等。在至少一个实施例中，下电介质层124被省略或替换为不同的材料层。

上电介质层126位于半导体层122之上。上电介质层126的示例材料包括氧化物。例如，上电介质层126包括在制造绝缘体上硅(SOI)衬底期间形成的热氧化物。上电介质层126的其他材料在各种实施例的范围内。在至少一个实施例中，省略了上电介质层126。

密封沟槽127形成在第二衬底120中。参考图1，密封沟槽127被蚀刻到第二衬底120中，以沿着厚度方向向下延伸穿过上电介质层126和半导体层122而进入下电介质层124的至少部分厚度。在第二衬底120的平面图(未示出)中，密封沟槽127沿着第二衬底120的外围布置，并且围绕第二衬底120的布置有一个或多个无源电路的中间或中心区域。在图1中的示例配置中，第二衬底120中的密封沟槽127沿着厚度方向与IC结构112中的密封环117对齐。其他密封环配置在各个实施例的范围内。

一个或多个隔离沟槽128-1至128-5形成在第二衬底120中以将第二衬底120的相邻电路元件彼此隔离，和/或在第二衬底120上限定布线和/或焊盘。隔离沟槽128-1至128-5被蚀刻到第二衬底120中，以沿着厚度方向向下延伸穿过上电介质层126和半导体层122而进入下电介质层124的至少部分厚度。图1中的隔离沟槽128-1至128-5的数量和/或布置是示例。隔离槽128-1比密封沟槽127更窄。其他配置在各种实施例的范围内。

钝化层129沉积在第二衬底120之上，并且内衬于密封沟槽127和隔离沟槽128-1至128-5的侧壁和底部。在图1中的示例配置中，钝化层129内衬于密封沟槽127的侧壁和底部，但留下密封沟槽127的其余部分未被填充。在至少一个实施例中，密封沟槽127被钝化层129和/或另外的电介质层填充。在图1中的示例配置中，钝化层129内衬于隔离沟槽128-1至128-5的侧壁和底部，并且还填充隔离沟槽128-1至128-5。在至少一个实施例中，隔离沟槽128-1至128-5中的一个或多个保留未被填充，或者被另外的电介质层填充。钝化层129的示例材料包括但不限于SiN、氧化物(例如，氧化硅)、SiON等。

导电特征形成在第二衬底120中或之上。在图1中的示例配置中，导电特征包括接触焊盘131、132、接触结构133-137、连接件138-139和导电通孔141-148。接触焊盘131、132、接触结构133-137和连接件138-139有时统称为金属布线。金属布线被配置为通过导电通孔141-148将第一衬底110中的电路和第二衬底120中的电路电耦合，和/或为第二衬底120上的各种电路元件提供布线，和/或在第二衬底120的顶部形成输入/输出(IO)焊盘，以用于外部连接和/或安装。外部连接和/或安装技术的示例包括但不限于引线接合、凸块、集成扇出(InFO)、晶圆级芯片尺寸封装(WLCSP)、衬底上晶圆级芯片(CoWoS)等。在至少一个实施例中，第二衬底(例如，Si衬底)上的接触焊盘131、132为用于外部连接和/或安装的凸块提供应力缓冲。为了简单起见，并非所有导电特征都在图1中被编号。此外，图1中的导电特征、和/或去往/来自导电特征的电连接的数量和/或布置是示例。其他配置在各种实施例的范围内。导电特征的示例材料包括但不限于Ti、TiN、AlCu、Ag、Au等。在一些实施例中，一些导电特征包括不同的导电材料。

接触焊盘131、132和连接件138-139位于上电介质层126之上，并且接触结构133-137被嵌入上电介质层126中。每个接触结构133-137具有与半导体层122的一部分实体接触和电接触的下部以及与连接件或接触焊盘实体接触和电接触的上部。导电通孔141-148延伸穿过上电介质层126、半导体层122和下电介质层124，以与IC结构112中的再分布结构的金属层115中的对应的导电图案实体接触和电接触。连接件138-139将接触焊盘131、132、接触结构133-137和导电通孔141-148彼此电耦合。结果，IC结构112或另一芯片中的有源电路通过IC结构112的再分布结构、导电通孔141-148、连接件138-139和接触结构133-137而电耦合至第二衬底120中的一个或多个无源电路中的电路元件。

钝化层129位于连接件138-139之上并且覆盖连接件138-139，同时使接触焊盘131、132暴露以用于与半导体器件100的其他电路和/或与外部电路进行电连接。在一些实施例中，半导体器件100还包括位于接触焊盘131、132之上的一个或多个附加金属层和电介质层，以用于布线到半导体器件100的其他电路和/或半导体器件100外部的外部电路。

在图1中的示例配置中，导电通孔141-148通过内衬于导电通孔141-148的侧壁的电介质层149而与半导体层122电隔离。在至少一个实施例中，导电通孔141-148中的一个或多个不与半导体层122电隔离，例如，在一个或多个导电通孔141-148的侧壁上省略电介质层149或另一电介质内衬。在至少一个实施例中，电介质层149存在于上电介质层126与钝化层129、接触焊盘131、132中的接触焊盘、或连接件138-139中的连接件中的至少一者之间。电介质层149的示例材料包括氧化物，例如氧化硅。其他电介质材料在各种实施例的范围内。

第二衬底120包括一个或多个电路元件，该一个或多个电路元件配置一个或多个无源电路并且电耦合到IC结构112中的再分布结构的金属层115。在至少一个实施例中，第二衬底120包括电耦合到金属层115的至少一个电路元件，并且该至少一个电路元件包括以下项中的至少一者：由半导体材料和接触结构配置的肖特基二极管、具有半导体材料的至少一个电极的电容器、或半导体材料的电阻器。在图1中的示例配置中，第二衬底120的电路元件包括电容器150、151和肖特基二极管160、161。图1中的电路元件和/或电路元件的电连接的数量和/或类型是示例。其他配置在各种实施例的范围内。

电容器150为梳型电容器(即，具有梳状结构的电容器)并且包括半导体层122的半导体材料的多个指状物。该多个指状物包括：配置电容器150的第一电极的第一指状物152、配置电容器150的第二电极的第二指状物153。第一指状物152和第二指状物153相互交叉。电介质材料的插入部分154布置在相邻的第一指状物152和第二指状物153之间。插入部分154配置电容器150的第一电极和第二电极之间的电介质。在图1中的示例配置中，插入部分154包括下电介质层124的电介质材料，并且从下电介质层124沿着厚度方向向上延伸穿过半导体层122，并进入上电介质层126的至少部分厚度。插入部分154的其他配置在各种实施例的范围内。

IC结构112的金属层115的导电图案115-3沿着厚度方向与电容器150的第一指状物152和第二指状物153交叠。导电图案115-3被配置为用于电容器150抵御来自IC结构112的干扰、噪声和/或串扰的屏蔽。在至少一个实施例中，导电图案115-3电耦合到参考电压，例如电源电压或接地电压。在至少一个实施例中，导电图案115-3是电浮置的。在至少一个实施例中，省略了导电图案115-3。

配置电容器150的第一电极的第一指状物152与半导体层122的部分155是连续的。半导体层122的部分155包括与接触结构133欧姆接触的掺杂区域156。连接件138将接触结构133电耦合到导电通孔143，该导电通孔143电耦合到IC结构112的金属层115中的导电图案115-2。结果，电容器150的第一电极电耦合到IC结构112。可以通过适当地选择接触结构133的导电材料(例如金属)和/或控制掺杂区域156的掺杂来实现欧姆接触。例如，掺杂区域156的硼(B)或磷(P)掺杂剂的浓度不同于半导体层122的部分155的其余部分。在一些实施例中，省略了掺杂区域156。

配置电容器150的第二电极的第二指状物153与半导体层122的部分157是连续的。半导体层122的部分157包括与接触结构134欧姆接触的掺杂区域158。连接件(未编号)将接触结构134电耦合到导电通孔144，导电通孔144电耦合到IC结构112的金属层115中的导电图案115-4。结果，电容器150的第二电极电耦合到IC结构112。通过适当地选择接触结构134的导电材料(例如，金属)和/或控制掺杂区域158的掺杂可实现欧姆接触，例如，如关于掺杂区域156所述。在一些实施例中，掺杂区域158被省略。在至少一个实施例中，从电容器150到IC结构112的所述连接中的至少一个被省略。在图1中的示例配置中，电容器150通过隔离沟槽128-2、128-3而与第二衬底120中的相邻电路元件电隔离。在至少一个实施例中，隔离沟槽128-2、128-3中的至少一个被省略。关于示例梳型电容器的进一步细节将参考图3A-图3C进行描述。

在至少一个实施例中，第二衬底120中的电阻器具有与图1中的电容器150的截面相似的截面。不同之处在于，在这种电阻器中，第一指状物(对应于图1中的第一指状物152)和第二指状物(对应于图1中的第二指状物153)彼此连续以形成半导体层122的半导体材料的连续条带。半导体材料的连续条带配置电阻器。在至少一个实施例中，对应于导电图案115-3的屏蔽导电图案在第二衬底120中的电阻器下方被省略。示例电阻器的进一步细节将参考图3D进行描述。

电容器151是扁平型电容器。电容器151的第一电极包括半导体层122的一部分159。电容器151的第二电极包括IC结构112的导电图案115-6。电容器151的电介质包括钝化层114和一部分下电介质层124，该部分位于半导体层122的部分159和导电图案115-6之间。半导体层122的配置电容器151的第一电极的部分159通过类似于掺杂区域156的掺杂区域(未编号)电耦合到接触结构137。在至少一个实施例中，掺杂区域被省略。接触结构137通过导电通孔147电耦合到IC结构112的导电图案115-5。配置电容器151的第二电极的导电图案115-6通过导电通孔148电耦合到接触焊盘132。在图1中的示例配置中，电容器151通过隔离沟槽128-5与第二衬底120中的相邻电路元件电隔离。在至少一个实施例中，隔离沟槽128-5被省略。

肖特基二极管160由接触结构136和半导体层122的与接触结构136接触的部分162配置。半导体层122的部分162通过隔离沟槽164与半导体层122的相邻部分163电隔离，隔离沟槽164包括电介质材料。在图1中的示例配置中，隔离沟槽164包括下电介质层124的电介质材料，并且从下电介质层124沿着厚度方向向上延伸穿过半导体层122并进入上电介质层126的至少部分厚度。隔离沟槽164的其他配置在各种实施例的范围内。

半导体层122的部分162包括与接触结构136肖特基接触的掺杂区域166。接触结构136通过连接件139电耦合到导电通孔146，连接件139在隔离沟槽164上延伸。导电通孔146电耦合到IC结构112的导电图案115-5。结果，肖特基二极管160的第一端子(例如，阳极或阴极)电耦合到IC结构112。掺杂区域166与接触结构136之间的肖特基接触可以通过适当地选择接触结构136的导电材料(例如金属)和/或控制掺杂区域166的掺杂来实现。例如，掺杂区域166的硼(B)或磷(P)掺杂剂的浓度不同于半导体层122的部分162的其余部分。在一些实施例中，掺杂区域166被省略。

半导体层122的部分162还包括与接触结构135欧姆接触的掺杂区域168。连接件(未编号)将接触结构135电耦合到导电通孔145，导电通孔145电耦合到IC结构112的金属层115中导电图案115-4。结果，肖特基二极管160的第二端子(例如，阴极或阳极)电耦合到IC结构112。掺杂区域168和接触结构135之间的欧姆接触可以按照关于掺杂区域156和接触结构133之间的欧姆接触所描述的方式来实现。在一些实施例中，掺杂区域168被省略。在至少一个实施例中，掺杂区域166和掺杂区域168中的掺杂剂和/或掺杂浓度彼此不同。在至少一个实施例中，从肖特基二极管160到IC结构112的所述连接中的至少一个被省略。在图1中的示例配置中，肖特基二极管160通过隔离沟槽128-3、128-4与第二衬底120中的相邻电路元件电隔离。在至少一个实施例中，隔离沟槽128-3、128-4中的至少一个被省略。

埋置腔169形成在下电介质层124中，并且沿着厚度方向至少与掺杂区域166和接触结构136之间的肖特基接触交叠。在图1中的示例配置中，埋置腔169沿着厚度方向与掺杂区域166和掺杂区域168两者交叠。在一些实施例中，埋置腔169包含真空、空气或气体。在一些实施例中，一个或多个埋置腔169形成在半导体层122、下电介质层124和钝化层114中的一个或多个中。在一些实施例中，钝化层114和/或下电介质层层124被完全或部分地蚀刻以形成一个或多个埋置腔169。每个埋置腔169的示例形状包括但不限于圆形、方形或任何其他形状。埋置腔169被配置为热屏蔽或消散在操作期间由IC结构112产生的热量。结果，在一个或多个实施例中，IC结构112在操作期间产生的热量可能对作为热敏电路元件的肖特基二极管160产生的负面影响被消除或至少减少。在一些实施例中，埋置腔169被省略。

肖特基二极管161与肖特基二极管160类似地配置，不同之处在于对应于埋置腔169的埋置腔170形成在钝化层114中。在一些实施例中，一个或多个埋置腔170形成在半导体层122、下电介质层124和钝化层114中的一个或多个中。在至少一个实施例中，埋置腔170被省略。关于示例肖特基二极管的进一步细节将参考图3E-3F进行描述。

在图1中，各种特征并未按比例绘制。例如，在一个或多个实施例中，第二衬底120比第一衬底110更薄。除非另有说明，本文所述的各种特征和/或层的厚度是沿着Z轴的。在一些实施例中，第一衬底110的厚度至少为400μm。例如，第一衬底110的厚度为400、500、725、771或775μm。钝化层114的厚度为(0.1μm)至/>(30μm)。下电介质层124的厚度为/>(下电介质层124被省略)至/>(1μm)。半导体层122的厚度为(0.1μm)至/>(50μm)。上电介质层126的厚度为/>(0.01μm)至(10μm)。位于上电介质层126之上的金属层(例如，接触焊盘和连接件)的厚度为(0.05μm)至/>(3μm)。附加的金属层具有相似的厚度。钝化层129的厚度为(0.05μm)至/>(2μm)。附加的钝化层具有相似的厚度。埋置腔169的厚度为(0.05μm)至/>(50μm)。包括各种掺杂区域156、158、166、168的掺杂层的厚度为/>(掺杂区域被省略)至/>(50μm)。在图3F所示的示例中，该掺杂层的厚度被指定为d3。半导体器件100的所述配置是示例。其他配置在各种实施例的范围内。

图2是根据一些实施例的半导体器件200的一部分的示意性截面图。在一些实施例中，半导体器件200对应于图1中的IC结构112。

在一些实施例中，半导体器件200包括一个或多个有源电路。示例有源电路包括但不限于反相器、加法器、乘法器、逻辑门、锁相环(PLL)、触发器、多路复用器、存储器单元等。示例逻辑门包括但不限于AND、OR、NAND、NOR、XOR、INV、AND-OR-Invert(AOI)、OR-AND-Invert(OAI)、MUX、触发器、BUFF、锁存器、延迟、时钟单元等。在一些实施例中，形成有源电路的电路元件包括但不限于晶体管和二极管。晶体管的示例包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)、FinFET、具有凸起源极/漏极的平面MOS晶体管等。在至少一个实施例中，一个或多个有源电路包括另外的电路元件，包括但不限于电容器、电感器、熔丝、电阻器等。在一些实施例中，有源电路被电耦合以执行半导体器件200的各种功能。结果，半导体器件200被配置为以下项中的一个或多个：存储器、存储器控制逻辑、通信接口、应用编程接口(API)、模数(A/D)转换器、射频调谐器、数字信号处理器(DSP)、图形处理单元(GPU)、算术逻辑单元(ALU)、浮点单元(FPU)、中央处理单元(CPU)等。

如图2所示，半导体器件200包括衬底252，电路元件和互连结构形成在衬底252之上。在至少一个实施例中，衬底252包括硅、硅锗(SiGe)、砷化镓或其他合适的半导体或电介质材料。在一些实施例中，衬底252是P掺杂衬底。在一些实施例中，衬底252是N掺杂衬底。在一些实施例中，衬底252是除了在其上制造IC的半导体材料(例如，金刚石、蓝宝石、氧化铝(Al₂O₃)等)之外的刚性晶体材料。

半导体器件200还包括添加到衬底252以相应地形成n沟道金属氧化物半导体(NMOS)有源区域和/或p沟道金属氧化物半导体(PMOS)有源区域的N型和/或P型掺杂剂。NMOS有源区域和PMOS有源区域形成有源区域，在该有源区域中形成半导体器件200的有源电路中的各种晶体管的源极/漏极254。(一个或多个)源极/漏极可以单独地或共同地指代源极或漏极，取决于上下文。在一些实施例中，隔离结构形成在相邻的有源区域之间。为了简单起见，图2中省略了隔离结构。

半导体器件200还包括位于有源区域之上的各种栅极结构。例如，栅极结构包括晶体管的栅极电极255和位于衬底252的有源区域之上的对应栅极电介质256。包括一个或多个层的栅极电介质256的示例材料包括HfO₂、ZrO₂等。栅极电极255的示例材料包括多晶硅、金属等。在至少一个实施例中，一个或多个栅极结构是虚设栅极并且包括电介质材料。

半导体器件200还包括位于各种晶体管的源极/漏极之上的接触结构257，以用于将晶体管的下面的源极/漏极电耦合到其他电路元件。接触结构257的示例材料包括一种或多种金属。

半导体器件200还包括相应地位于接触结构和栅极结构之上并且与它们电接触的过孔到器件(VD)过孔和过孔到栅极(VG)过孔。例如，如图2所示，VG过孔258位于栅极结构之一的栅极电极255之上并且与该栅极电极电接触，并且VD过孔259位于接触结构257之一之上并与该接触结构257电接触。VD和VG过孔的示例材料包括一种或多种金属。

半导体器件200还包括再分布结构260(其位于VD和VG过孔之上)，并且包括多个金属层和过孔层(按顺序地且交替地布置在VD和VG过孔之上)。紧接地位于VD和VG过孔之上并与它们电接触的最下部金属层是第零金属(M0)层。紧接地位于M0层之上的下一个金属层是第一金属(M1)层等。过孔层Vn布置在Mn层和Mn+1层之间并且将它们电耦合，其中n是从零开始的整数。例如，第零过孔(V0)层是布置在M0层和M1层之间并且将它们电耦合的最下部过孔层。其他过孔层为V1、V2等。再分布结构260还包括金属层和过孔层嵌入在其中的各种层间电介质(ILD)层(未示出或编号)。再分布结构260的金属层和过孔层被配置为将半导体器件200的各种元件或电路彼此电耦合，和/或与外部电路电耦合。在图2中的示例配置中，M0层包括M0导电图案261、262，M0导电图案261、262相对应地位于VG过孔258和VD过孔259之上并与它们电接触，V0层包括V0过孔263、264，V0过孔263、264相对应地位于M0导电图案261、262之上并与它们电接触，M1层包括M1导电图案265、266，M1导电图案265、266相对应地位于V0过孔263、264之上并与它们电接触。为了简单起见，在图2中省略了金属层和M1层上方的过孔层。在一些实施例中，再分布结构260对应于参考图1所述的IC结构112中的再分布结构。例如，再分布结构260的顶部金属层(未示出)对应于金属层115。

图3A-图3C相对应地是根据一些实施例的半导体器件中的电容器300的示意性平面图、示意性截面图和示意性透视图。图3B中的区域I和II是相对应地沿着图3A中的线I-I和II-II截取的截面。在一些实施例中，电容器300对应于包含无源电路的第二衬底中的电容器150。图3A-图3C中的组件(在图1中具有相应组件)由图1中的附图标记增加200来表示。

在图3A中，电容器300包括半导体层322(图3B)的半导体材料的多个指状物。多个指状物包括：配置电容器300的第一电极的第一指状物352和配置电容器300的第二电极的第二指状物353。第一指状物352和第二指状物353相互交叉。电容器300中所示出的指状物352、353的数量是示例。其他指状物数量在各种实施例的范围内。在至少一个实施例中，电容器300包括至少一个第一指状物352和至少一个第二指状物353。电介质材料的部分354被布置在相邻的第一指状物352和第二指状物353之间，并且还包围指状物352、353。换句话说，指状物352、353被埋入电介质材料中。在一些实施例中，部分354包括下电介质层324(图3B)的电介质材料。

配置电容器300的第一电极的第一指状物352与半导体层322的半导体材料的部分355是连续的。半导体层322的部分355包括与接触结构333欧姆接触的掺杂区域356(图3B)，接触结构333电耦合到导电通孔343。如图3B所示，导电通孔343延伸穿过上电介质层326、半导体层322、下电介质层324、钝化层314以电耦合到IC结构312的导电图案315-2。接触焊盘304位于半导体材料的部分355之上并且与该部分355接触。钝化层329位于接触焊盘304和接触结构333之上。在图3A中的示例配置中，接触焊盘304与接触结构333和导电通孔343实体分隔开。在图3B中的示例配置中，接触焊盘304与接触结构333是连续的。接触焊盘304提供从包含无源电路的同一第二衬底中的其他电路元件或从外部电路到电容器300的第一电极的电连接。导电通孔343提供从电容器300的第一电极到IC结构312的电连接。在至少一个实施例中，接触焊盘304或导电通孔343中的至少一个被省略。

配置电容器300的第二电极的第二指状物353与半导体层322的半导体材料的部分357是连续的。接触结构334、导电通孔344和接触焊盘305形成在半导体材料的部分357之上或穿过该部分357。在一些实施例中，接触结构334、导电通孔344和接触焊盘305类似于接触结构333、导电通孔343和接触焊盘304来配置。在图3B中，IC结构312的导电图案315-3沿着厚度方向与电容器300的第一指状物352和第二指状物353交叠，并且被配置为用于电容器300抵御来自IC结构312的干扰、噪声和/或串扰的屏蔽。

电容和击穿电压是半导体器件设计者所考虑的电容器300的参数。电容器300的电容和/或击穿电压是可以基于各种其他参数定制的，包括但不限于：形成电容器300的半导体材料和电介质材料的电特性、半导体层322的厚度d1(图3B)、相邻的第一指状物352和第二指状物353之间的间距s(图3A)、电容器300中的指状物352、353的数量、每个指状物的宽度w1和长度l1(图3A)等。在至少一个实施例中，可以提供具有与其他方法中的MIM和/或MOM电容器相比更高的电容(例如，高达500pF水平)和更高的击穿电压(例如，大于100V)的梳型电容器，如关于图1和图3A-图3C所述。这是优于这些其他方法的优点，在这些其他方法中，难以同时实现高电容和高击穿电压。此外，当需要高电容时，这些其他方法中的MIM和/或MOM电容器需要大的芯片面积。噪声也有可能耦合到板上的电源并且影响使用这些其他方法中的MIM和/或MOM电容器的一个或多个无源电路的模拟输出。相比之下，在至少一个实施例中，可以通过改变如本文所述的一个或多个参数来提供高电容，而不需要大芯片面积。在一些实施例中，如本文所述，通过屏蔽导电图案有效地防止或至少减少了与电容器和/或包含这种电容器的无源电路的噪声耦合。在一些实施例中，屏蔽导电图案的材料包括Ti、Al、TiN等中的至少一种。

图3D是根据一些实施例的半导体器件中的电阻器370的示意性平面图。在一些实施例中，电阻器370与电容器300被包括在包含无源电路的同一第二衬底中。在一个示例中，电阻器370被包括在参考图1所述的第二衬底120中。沿着图3D中线III-III的截面图类似于图3B中的截面图。

电阻器370包括半导体层322的半导体材料的连续条带371。图3D中的条带371具有曲折或之字形的形状。这是示例，其他形状也在各种实施例的范围内。条带371的相反端相对应地与半导体材料的第一部分372和第二部分373是连续的。电阻器370的电阻可以基于各种参数定制，包括但不限于：半导体材料的电特性、半导体层322的厚度d1(图3B)、条带371的宽度w2和条带371在第一部分372和第二部分373之间的长度等。

导电结构374、导电通孔375和接触焊盘376形成在半导体材料的第一部分372之上或穿过该第一部分372。接触结构377、导电通孔378和接触焊盘379形成在半导体材料的第二部分373之上或穿过该第二部分373。在一些实施例中，接触结构374、377、导电通孔375、378和接触焊盘376、379中的一个或多个相对应地与接触结构333、导电通孔343和接触焊盘304类似地配置。条带371、半导体材料的第一部分372和第二部分373被电介质材料(例如下电介质层324的电介质材料)的部分380包围或埋入其中。

图3E-图3F相对应地是根据一些实施例的肖特基二极管360的示意性平面图和示意性截面图。图3F是沿着图3E中的线IV-IV截取的截面图。在一些实施例中，肖特基二极管360对应于肖特基二极管160、161中的一个或多个。在至少一个实施例中，肖特基二极管360与电容器300和/或电阻器370被包括在包含无源电路的同一第二衬底中。图3E-图3F中的组件(在图1中具有相应组件)由图1中的附图标记增加200来表示。

肖特基二极管360由接触结构336和半导体层322的与接触结构336接触的部分362配置。半导体层322的部分362通过包括电介质材料的隔离沟槽364与半导体层322的相邻部分363电隔离。在图3E-图3F中的示例配置中，隔离沟槽364包括下电介质层324的电介质材料。下电介质层324的电介质材料的部分384包围半导体材料的部分362、363。换言之，半导体材料的部分362、363被埋入电介质材料中。隔离沟槽328-4将半导体层322的部分363与半导体层322的其他部分电隔离。半导体层322的部分362包括与接触结构336肖特基接触的掺杂区域366(图3F)。接触结构336通过在隔离沟槽364上延伸的连接件339电耦合到导电通孔346。导电通孔346电耦合到IC结构312的导电图案315-5。结果，肖特基二极管360的第一端子(例如，阳极或阴极)电耦合到IC结构312。接触焊盘385位于半导体材料的部分362之上并且接触该部分362。在图3E中的示例配置中，接触焊盘385与接触结构335和导电通孔345实体分隔开。在图3F中的示例配置中，接触焊盘385与接触结构335是连续的。接触焊盘385提供从包含无源电路的同一第二衬底中的其他电路元件或从外部电路到肖特基二极管360的电连接。导电通孔345提供从肖特基二极管360到IC结构312的电连接。在至少一个实施例中，省略了接触焊盘385或导电通孔345中的至少一个。半导体层322的部分362还包括与接触结构335欧姆接触的掺杂区域368。连接件(未编号)将接触结构335电耦合到导电通孔345，导电通孔345电耦合到IC结构312中的导电图案315-4。结果，肖特基二极管360的第二端子(例如，阴极或阳极)电耦合到IC结构312。在至少一个实施例中，从肖特基二极管360到IC结构312的所述连接中的至少一个被省略。

图3G是根据一些实施例的半导体器件中的电容器390的示意性截面图。在一些实施例中，电容器390被包括在包含无源电路的第二衬底中。在至少一个实施例中，电容器390与电容器300和/或电阻器370和/或肖特基二极管360被包括在包含无源电路的同一第二衬底中。在至少一个实施例中，代替电容器150、151中的至少一个或除了电容器150、151中的至少一个之外，电容器390被包括在半导体器件100中。图3G中的组件(在图1中具有相应组件)由图1中的附图标记增加200来表示。为了简单起见，图3中省略了钝化层314。

在图3G中的示例配置中，电容器390是三维(3D)金属-绝缘体-金属(MIM)或金属-氧化物-金属(MOM)电容器。电容器390包括第一电极391(也称为底部或下电极)、第二电极392(也称为顶部或上电极)以及夹在第一电极391和第二电极392之间的绝缘材料或电介质材料393。第一电极391、电介质材料393和第二电极392被按顺序地沉积在一个或多个沟槽394的侧壁和底部之上。一个或多个沟槽394通过蚀刻工艺形成并且沿着厚度方向向下延伸穿过上电介质层326并进入半导体层322。在一些实施例中，一个或多个沟槽394延伸穿过半导体层322并进入下电介质层324。第一电极391和第二电极392中的一个或多个的示例材料包括但不限于Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt等。电介质材料393的示例材料包括但不限于HfO₂、Hf_1-xZr_xO₂、ZrO₂、TiO₂、NiO、TaO_x、Cu₂O、Nb₂O₅、Al₂O₃等。

第一电极391、电介质材料393、第二电极392中的每一个在一个或多个沟槽394的侧壁和底部之上连续延伸。第一电极391的部分395电耦合到接触焊盘387。接触焊盘387位于导电通孔347的上端之上并且与其电接触。导电通孔347的下端位于IC结构312的导电图案315-7之上并且与其电接触。如本文所述的，导电通孔347通过内衬于导电通孔347的侧壁的电介质层(未编号)与半导体层322电隔离。第一电极391的部分395通过电介质材料393的对应部分397与第二电极392的相邻部分396电隔离。第一电极391的相反端(未编号)通过电介质材料393的对应部分399与第二电极392的相邻部分398电绝缘。第二电极392的部分398电耦合到接触焊盘388。接触焊盘388位于导电通孔348的上端之上并且与其电接触。导电通孔348的下端位于IC结构312的导电图案315-8之上并且与其电接触。如本文所述的，导电通孔348通过内衬于导电通孔348的侧壁的电介质层(未编号)与半导体层322电隔离。导电焊盘387和388提供从IC结构312相对应地到电容器390的第一电极391和第二电极392的电连接。电容器390到包含无源电路的第二衬底中的IC结构312和/或其他电路元件的其他电连接在各种实施例的范围内。

在一些实施例中，在平面图中(未示出)，一个或多个沟槽394具有梳形结构，例如，如关于图3A所述。在至少一个实施例中，在平面图中(未示出)，一个或多个沟槽394包括同心圆。一个或多个沟槽394在平面图中的其他形状在各种实施例的范围内。在图3G中的示例配置中，一个或多个沟槽394具有沿着Z轴或IC结构312的厚度方向基本上竖直的侧壁。在至少一个实施例中，一个或多个沟槽394具有渐缩轮廓(未示出)，其中侧壁相对于Z轴倾斜并且沟槽宽度朝向一个或多个沟槽394的底部向下减小。在一些实施例中，这样的渐缩轮廓为在一个或多个沟槽394的底部和侧壁之上按顺序地沉积对应于第一电极391、电介质材料393、第二电极392的多个连续层提供了足够的空间。在示例配置中，沟槽394在图3G中的水平方向上的沟槽宽度为约5μm，并且图3G中的水平方向上的相邻沟槽394之间的间距(例如，中心到中心距离)为约10μm。一个或多个沟槽394的其他配置在各种实施例的范围内。

在其他方法中，MIM或MOM电容器包括沉积在平坦表面上的若干材料层。结果，根据这些其他方法的MIM或MOM电容器的电容受到平坦表面的面积的限制。相比之下，根据一个或多个实施例，诸如电容器390之类的MIM或MOM电容器是具有对应于第一电极391、电介质材料393、第二电极392的多个层的3D结构，这些层是按顺序地沉积在一个或多个沟槽394的侧壁和底部之上的。对应于一个或多个沟槽394的侧壁的附加区域增加了3D电容器390的电容，这提供了如本文所述的一个或多个优点，例如高电容而不需要大芯片面积。

在一些实施例中，在具有有源电路的第一衬底的顶部上的第二衬底中提供一个或多个电容器、电阻器或肖特基二极管使得可以提供一个或多个无源电路，该一个或多个无源电路支持和/或提高了有源电路的性能和/或可靠性。无源电路的示例包括但不限于DC电源缓冲器、前置信号滤波器、电压钳位电路、静电放电(ESD)电路、整流器或电荷泵。

图4A-图4B相对应地是根据一些实施例的静电放电(ESD)电路400的电路图和示意性平面图。

在图4A中，ESD电路400包括电容器C1、肖特基二极管D1和电阻器R1。电容器C1电耦合在具有接地电压GND的节点N1和具有电源电压Vcc的节点N2之间。肖特基二极管D1和电阻器R1串联耦合在节点N3和节点N4之间。节点N3、N4相对应地耦合到节点N1、N2。在至少一个实施例中，电压Vcc和GND从外部电源提供给节点N2、N1，而缓冲电压Vcc由ESD电路400通过节点N4、N3提供给IC器件的有源电路。

在图4B中，ESD电路400被实现在对应于半导体器件100的半导体器件中。在一些实施例中，ESD电路400形成在对应于第二衬底120的第二衬底中，并且被配置为向对应于第一衬底110的第一衬底提供缓冲电压Vcc。ESD电路400包括具有第一部分401、第二部分402和第三部分403的半导体材料。半导体材料还包括与第一部分401连续的第一指状物404、与第二部分402连续的第二指状物405、以及在第一部分401和第三部分403之间连续延伸的条带406。第三部分403通过隔离沟槽407与第二部分402断开并分隔开。第一部分401、第二部分402、第三部分403、第一指状物404、第二指状物405和条带406全部被电介质材料410包围和/或埋入其中。第一指状物404和第二指状物405相互交叉并且配置电容器C1，如关于图3A-图3C所述的。条带406配置电阻器R1，如关于图3D所述的。接触结构411与第二部分402的掺杂区域412肖特基接触，以配置肖特基二极管D1，如关于图3E-图3F所述的。接触结构411通过连接件413电耦合到另一接触结构414。接触结构414与第三部分403电接触(例如，欧姆接触)以实现肖特基二极管D1和电阻器R1之间的串联连接。电容器C1通过第二部分402的半导体材料电耦合到肖特基二极管D1。电容器C1通过第一部分401的半导体材料电耦合到电阻器R1。在一些实施例中，接触结构414不耦合到导电通孔。

接触焊盘421、422相对应地形成在第一部分401、第二部分402之上。在一些实施例中，接触焊盘421、422对应于接触焊盘304、305。接触焊盘421、422被配置为耦合到外部电源以相对应地接收电压GND、Vcc。接触焊盘421、422对应于节点N、N2。在半导体材料的第一部分401之上或穿过该第一部分401形成具有相关联的接触结构424的多个导电通孔423，以将ESD电路400与第一衬底中的有源电路电耦合。导电通孔423和相关联的接触结构424对应于节点N3。在半导体材料的第二部分402之上或穿过该第二部分402形成具有相关联的接触结构426的多个导电通孔425，以将ESD电路400与第一衬底中的有源电路电耦合。导电通孔425和相关联的接触结构426对应于节点N4。在一些实施例中，具有相关联的接触结构424的导电通孔423和具有相关联的接触结构426的导电通孔425对应于具有相关联的接触结构333的导电通孔343。在至少一个实施例中，第二衬底上的ESD电路400被配置为通过导电通孔向第一衬底上的有源电路提供具有缓冲和ESD保护的Vcc。

图4C-图4D相对应地是根据一些实施例的电荷泵450的电路图和示意性平面图。

在图4C中，电荷泵450包括电容器C11-C17和肖特基二极管D11-D17。电荷泵450具有输入节点Vin-Clk和GND，它们相对应地被配置为从外部电路460接收输入电压Vin-Clk和接地电压GND。外部电路460包括电源PS和反相器INV。电源PS被配置为向反相器INV提供电压VIN。反相器INV被配置为响应于时钟信号Clk将电压Vin-Clk输出到电荷泵450。电荷泵450还包括输出节点VOUT1-VOUT4，充电电压从这些输出节点提供给IC结构中的有源电路。肖特基二极管D11-D17串联耦合在节点Vin-Clk和VOUT4之间。肖特基二极管D11、D12串联耦合在节点Vin-Clk和VOUT1之间。肖特基二极管D13、D14串联耦合在节点VOUT1和VOUT2之间。肖特基二极管D15、D16串联耦合在节点VOUT2和VOUT3之间。肖特基二极管D17耦合在节点VOUT3和VOUT4之间。电容器C11耦合在节点Vin-Clk和VOUT1之间。电容器C12耦合在节点VOUT1和VOUT2之间。电容器C13耦合在节点VOUT2和VOUT3之间。电容器C17耦合在节点VOUT4和GND之间。电容器C14与串联耦合的肖特基二极管D12、D13并联耦合。电容C15与串联耦合的肖特基二极管D14、D15并联耦合。电容C16与串联耦合的肖特基二极管D16、D17并联耦合。

在图4D中，电荷泵450被实现在对应于半导体器件100的半导体器件中。在一些实施例中，电荷泵450形成在对应于第二衬底120的第二衬底中，并且被配置为通过对应于节点VOUT1-VOUT4的导电通孔451-454向对应于第一衬底110的第一衬底提供充电电压。电容器C11-C17和肖特基二极管D11-D17如关于图3A-图3C和图3E-图3F所述来配置，并且包括埋入在电介质材料458中的半导体材料。电容器C11-C17和肖特基二极管D11-D17之间的电连接由半导体材料的各个部分459来实现。

在一些实施例中，包括但不限于DC电源缓冲器、前置信号滤波器、电压钳位电路、整流器等的其他无源电路通过以类似于关于图3A-图3F和图4A-图4D中的一个或多个所述的方式布置和耦合一个或多个电路元件来实现在各种半导体器件中。在至少一个实施例中，无源电路、第二衬底和/或包含如本文所述的无源电路的半导体器件可以实现本文所述的一个或多个优点。

图5A-图5N包括根据一些实施例的在制造工艺期间的各个阶段的半导体器件500的示意性截面图。在一些实施例中，半导体器件500对应于半导体器件100，和/或包括关于图3A-图3F所述的一个或多个电路元件，和/或包括关于图4A-图4D所述的一个或多个无源电路。图5A-图5N中的组件(在图1-图2中具有相应组件)由图1-图2中的相同附图标记来表示。

图5A-图5C中的操作被执行以制造第一衬底，图5D-图5G中的操作被执行以制造第二衬底，并且图5H-图5N中的操作在将第一衬底与第二衬底接合在一起时被执行。用于形成图5D-图5G中的第二衬底的操作独立于用于形成图5A-图5C中的第一衬底的操作被执行，并且在用于形成图5A-图5C中的第一衬底的操作之前、同时或之后被执行。

在图5A中，IC结构112被制造。在一些实施例中，IC结构112包括在包含有源电路元件(例如，晶体管)的有源电路之上的再分布结构。在至少一个实施例中，IC结构112包括再分布结构，而不具有有源电路。

对于包括有源电路的IC结构，参考图2描述了示例制造过程。制造过程从衬底开始，例如衬底252。在至少一个实施例中，衬底252包括硅衬底。在至少一个实施例中，衬底252包括硅锗(SiGe)、砷化镓或其他合适的半导体材料。在一些实施例中，在衬底252中形成多个有源区域。例如，通过蚀刻衬底252的对应区域并用绝缘材料填充被蚀刻的区域，在衬底252中形成隔离结构(未示出)。

在前段制程(FEOL)处理中，在衬底252之上形成各种晶体管。例如，在具有有源区域的衬底252之上沉积栅极电介质。栅极电介质的示例材料包括但不限于：诸如热生长氧化硅之类的氧化硅、诸如金属氧化物之类的高k电介质等。示例性高k电介质包括但不限于HfO₂、Ta₂O₅、Al₂O₃、TiO₂、TiN、ZrO₂、SnO、SnO₂等。在一些实施例中，通过原子层沉积(ALD)或其他合适的技术在衬底252之上沉积栅极电介质。在栅极电介质之上沉积或形成栅极材料。栅极材料的示例材料包括但不限于多晶硅、金属、Al、AlTi、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN和/或其他合适的导电材料。在一些实施例中，通过化学气相沉积(CVD)、物理气相沉积(PVD或溅射)、电镀、原子层沉积(ALD)和/或其他合适的工艺来沉积栅极材料。栅极电介质和栅极材料被图案化成多个栅极结构，每个栅极结构包括栅极电极255和下面的栅极电介质层256。在一些实施例中，栅极电介质和栅极材料的图案化包括光刻操作。

栅极结构被用作掩模，以在有源区域的与栅极结构相邻的各个区域中执行离子注入，以获得源极/漏极区域254，该源极/漏极区域254包括：P阱或P衬底中的N+注入区域，以形成具有对应的栅极电极255的N型晶体管；和/或N阱或N衬底中的P+注入区域，以形成具有对应的栅极电极255的P型晶体管。其他类型的注入和/或阱在各种实施例的范围内。在一些实施例中，围绕每个栅极结构沉积间隔件(未示出)。例如，通过将导电材料沉积在源极/漏极区域254之上的间隔件和/或栅极结构之间的空间中而相应地形成各种接触结构257和/或VD过孔259。VG过孔258相对应地形成在栅极电极255之上。在IC结构112不包含有源电路的一些实施例中，省略FEOL处理。

在FEOL处理之后，执行后段制程(BEOL)处理以在晶体管之上形成再分布结构260以将IC结构112的各种元件或电路彼此电耦合，并且与外部电路电耦合。在至少一个实施例中，再分布结构260包括按顺序上覆的金属层和过孔层。上覆的金属层和过孔层相对应地包括金属层M0、M1等，以及过孔层V0、V1等。在至少一个实施例中，例如通过重复执行镶嵌工艺，从衬底252逐层向上按顺序地制造再分布结构260。在这样的镶嵌工艺中，在其上形成有各种晶体管和接触特征的衬底252之上沉积电介质层。对电介质层进行图案化以形成镶嵌结构，该镶嵌结构具有对应于稍后将形成的过孔层Vk的导电过孔的下层过孔，以及对应于稍后将形成的金属层Mk+1的导电图案的上层凹陷特征。形成镶嵌结构的示例图案化工艺包括两个或更多个光刻图案化和各向异性蚀刻步骤，以首先形成下层过孔，然后形成上层凹陷特征。在衬底252之上沉积导电材料以填充镶嵌结构，以获得过孔层Vk中的导电过孔和金属层Mk+1中的上层导电图案。执行所述的镶嵌工艺一次或多次以按顺序地形成再分布结构260的更高过孔层和金属层的过孔和导电图案，直到完成顶部金属层115(图5A)为止。再分布结构260的多个金属层和过孔层中的一些导电图案和过孔结构被堆叠并且彼此实体耦合和电耦合以形成密封环117(图5A)。获得所得结构500A。

在图5B所示，在结构500A之上沉积钝化材料514。钝化材料514的示例材料包括但不限于氧化物(例如SiO₂)、氮化物(例如SiN)、氮氧化物(例如SiO_xN_y)、SiON、Al₂O₃、其他电介质材料或其组合。示例沉积技术包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、其他沉积工艺或其组合。获得所得结构500B。

在图5C中，钝化材料514被平坦化并减小厚度以获得钝化层114。示例平坦化工艺包括化学机械抛光(CMP)。其他平坦化工艺在各种实施例的范围内。获得所得结构500C。在一些实施例中，结构500C对应于关于图1所述的第一衬底110。

在图5D中，具有各种掺杂区域的半导体层122通过电介质层126临时接合到载体衬底520。在一些实施例中，半导体层122包括Si层、体Si衬底或SOI衬底，电介质层126包括氧化物(例如，SiO₂)，并且载体衬底520包括体Si衬底。其他材料在各种实施例的范围内。在一些实施例中，半导体层122的厚度为(0.2μm)至40μm。掺杂区域形成在半导体层122的面向或接触电介质层126的表面522(例如，图5D中的下表面)上。掺杂区域包括：被配置为形成欧姆接触一个或多个掺杂区域156、158、168，以及被配置为形成肖特基接触的至少一个掺杂区域166。为了简单起见，并非图5D中的所有掺杂区域都被编号。

在示例制造过程中，在接合到载体衬底520之前，半导体层122被布置为表面522朝上。执行各种离子注入工艺以用各种掺杂剂和/或以各种掺杂浓度选择性地注入表面522的各个区域，以配置如本文所述的对应的欧姆接触和/或肖特基接触。载体衬底520的表面被氧化以形成电介质层126。其上具有电介质层126的载体衬底520被接合至具有半导体层122的掺杂区域的表面522。获得所得结构500D。

在图5E中，在半导体层122中蚀刻用于肖特基二极管的一个或多个隔离沟槽、一个或多个电容器的电极和/或一个或多个电阻器。例如，执行蚀刻工艺以从在厚度方向上与表面522相反的表面523蚀刻半导体层122。示例蚀刻工艺包括但不限于干法蚀刻工艺、湿法蚀刻工艺、反应离子蚀刻(RIE)工艺、其他蚀刻工艺或其组合。蚀刻工艺使得腔554、564各自从表面523到表面522延伸穿过半导体层122的整个厚度。在图5E中的示例配置中，腔554、564部分地延伸到电介质层126中。腔564用于在肖特基二极管中形成隔离沟槽。当电容器的电极被蚀刻时，半导体层122的半导体材料被腔554包围和/或布置在腔554之间的部分包括交叉指状物553，如关于图3A所述的。当蚀刻电阻器时，半导体层122的半导体材料被腔554包围和/或布置在腔554之间的部分包括半导体材料的连续条带，如关于图3D所述的。在下文中，描述了电容器的形成。以类似方式执行电阻器的形成。获得所得结构500E。

在图5F中，电介质层124沉积在结构500E之上。电介质层124的电介质材料填充在腔554、564中，以包围交叉指状物553并填充相邻的指状物553之间的空间。结果，获得了用于梳型电容器的插入部分154和用于肖特基二极管的隔离沟槽164，如关于图1所述的。电介质层124的示例材料包括但不限于氧化物(例如SiO₂)、氮化物(例如SiN)、氮氧化物(例如SiO_xN_y)、SiON、Al₂O₃、其他电介质材料或其组合。示例沉积技术包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体(HDP)沉积、其他沉积工艺或其组合。例如通过CMP工艺对电介质层124的上表面525进行平坦化。获得所得结构500F。在一些实施例中，省略了电介质层124。

在图5G中，例如通过从电介质层124的表面525进行蚀刻，在至少电介质层124中形成腔169。腔169被配置为用于稍后形成的肖特基二极管的散热器的热屏蔽。例如，腔169被形成为沿着厚度方向与半导体层122的表面522上的掺杂区域166、168交叠。获得所得结构500G。在一些实施例中，腔169被蚀刻以延伸到半导体层122中。在一些实施例中，腔169被省略。

在图5H中，对应于第一衬底的结构500C和对应于第二衬底的结构500G彼此对准并接合。例如，结构500G被上下颠倒以获得结构500G’。结构500G’中的电介质层124面对结构500C的钝化层114。结构500C和结构500G’在钝化层114和电介质层124之间的界面处例如通过熔融接合而接合在一起。作为接合的结果，腔169变成埋置腔。获得包括接合在一起的第一衬底110和第二衬底120的所得结构500H。

在图5I中，从结构500H去除载体衬底520。用于去除载体衬底520的示例工艺包括但不限于晶圆减薄工艺、毯式蚀刻、平坦化工艺(例如，CMP)、研磨工艺、其他合适的去除工艺或其组合。获得所得结构500I。

在图5J中，从电介质层126的上表面526(图5I)穿过电介质层126、半导体层122、电介质层124、钝化层114蚀刻一个或多个通孔540，以暴露IC结构112中的再分布结构的顶部金属层115中的各种导电图案115-1至115-6。为了简单起见，一些通孔540被编号，而其他通孔在图5J中没有被编号。在一些实施例中，在多于一个蚀刻步骤中形成通孔540。随后，在形成了通孔540的结构500I之上沉积电介质层149，以覆盖电介质层126的上表面526，并且还内衬于通孔540的侧壁和底部(即，导电图案115-1至115-6的暴露部分)。电介质层149的示例材料包括氧化物，例如氧化硅。用于沉积电介质层149的示例沉积工艺包括等离子体增强化学气相沉积(PECVD)。获得所得结构500J。

在图5K中，穿过电介质层149和电介质层126蚀刻一个或多个接触开口550，以暴露下面的半导体层122中的掺杂区域156、158、166、168。获得所得结构500K。

在图5L中，在结构500K之上沉积导电材料以填充通孔540和接触开口550。经填充的通孔540变成导电通孔141-148。经填充的接触开口550变成各种接触结构(例如，134、136)，如关于图1、图3A-图3F所述的。在一些实施例中，通过蚀刻工艺去除位于通孔540底部处的电介质层149，以暴露IC结构112的下面的导电图案115-1至115-6，以使导电材料能够填充通孔540从而与IC结构112的导电图案115-1至115-6进行实体接触和电接触。在一个或多个实施例中，用于去除通孔540的底部处的电介质层149的蚀刻工艺包括用于更好的粘附和/或电接触的溅射蚀刻工艺。在至少一个实施例中，溅射蚀刻工艺包括PC-II，其为通常使用Ar+等离子体的溅射蚀刻工艺。对电介质层149之上的导电材料层进行图案化以形成包括一个或多个接触焊盘和/或一个或多个连接件的布线570，如关于图1、图3A-图3F所述的。布线570、接触结构134、136和导电通孔141-148的示例导电材料包括但不限于Ti、TiN、AlCu、Ag、Au等。在一些实施例中，在各种沉积工艺中沉积不同的导电材料以形成各种导电特征。例如，在一个或多个实施例中，不同的金属被沉积以形成接触结构134、136，使得接触结构134、136的不同金属与下面的掺杂区域158、166形成对应的欧姆接触和肖特基接触。获得所得结构500L。

在图5M中，在结构500L中蚀刻各种沟槽527、528以延伸穿过电介质层149、电介质层126和半导体层122。在图5M中的示例配置中，腔527、528部分地延伸到电介质层124中。沟槽527用于形成密封沟槽127。沟槽528用于形成隔离沟槽128-1至128-5，如关于图1所述的。获得所得结构500M。

在图5N中，钝化层129沉积在结构500M之上。钝化层129的电介质材料内衬于沟槽527、528的侧壁和底部。在图5N的示例配置中，钝化层129的电介质材料填充在沟槽528中，并留下沟槽527部分未被填充。其他配置在各种实施例的范围内。作为钝化层129的沉积的结果，沟槽527成为与IC结构112的密封环117对齐的密封沟槽127，并且沟槽528成为用于将第二衬底120的相邻电路元件彼此隔离的隔离沟槽128-1至128-5。对位于布线570之上的钝化层129进行图案化以暴露接触焊盘131、132。钝化层129的示例材料包括但不限于氧化物(例如SiO₂)、氮化物(例如SiN)、SiON、其他电介质材料或其组合。获得半导体器件500。在一些实施例中，重复对布线570和钝化层129的所述沉积和图案化以在第二衬底120之上形成另外的布线和钝化层，例如另外的再分布结构。在至少一个实施例中，可以通过半导体器件500实现本文所述的一个或多个优点。

在至少一个实施例中，关于图5D-图5N描述的一个或多个制造工艺(例如熔融接合、通孔540的蚀刻、电介质层149的沉积等)是可以用于MEMS制造的工艺。结果，可以利用通常用于MEMS传感器/致动器技术的MEMS工艺来为诸如CMOS衬底之类的IC结构提供无源电路。

在一些实施例中，由于第二衬底120中的无源电路被设置在第一衬底110(例如，CMOS衬底和/或HPC芯片)的顶部上，因此可以在没有封装成本或低封装成本下，针对噪声耦合在衬底之间形成短布线路径。

在一些实施例中，诸如肖特基二极管、电容器和/或电阻器之类的无源电路的电路元件在例如400℃或更低的低工艺温度下形成在第二衬底120中。因此，在一个或多个实施例中，可以降低无源电路制造工艺对第一衬底110的CMOS器件和/或有源电路的影响。

在一个或多个实施例中，第一衬底110和第二衬底120的接合工艺是低温、零应力熔融接合工艺。因此，在一个或多个实施例中，可以降低接合工艺对第一衬底110的CMOS器件和/或有源电路的影响。

在一些情况下，由于第一衬底110上的CMOS器件的制造工艺需要较高的工艺温度，因此在FEOL处理中不包括金属以防止金属污染。因此，由于肖特基二极管的基本结构是半导体与金属的结，因此难以在第一衬底110上形成肖特基二极管。在至少一个实施例中，通过在第二衬底120上形成肖特基二极管，可以为肖特基接触选择合适的金属，而没有金属污染的风险。在至少一个实施例中，还可以在第二衬底120上提供包含肖特基二极管的各种无源电路，以提高CMOS衬底的性能和/或可靠性。

在一些实施例中，形成在第二衬底120上的电容器具有在其他方法(例如形成在CMOS衬底上的MIM或MOM电容器)中无法实现的水平的高击穿电压和/或高电容。一个原因是形成在CMOS衬底上的MIM或MOM电容器包括具有低电介电常数的电介质材料；因此，这样的MIM或MOM电容器的击穿电压也较低。相反，根据一些实施例，可以在第二衬底120上形成电容器以包括具有较高介电常数及相关联的较高击穿电压的电介质材料。在一些实施例中，由于较高的硬度，可以在第二衬底中形成梳型电容器。

在一些实施例中，可以在第二衬底120的半导体层122(例如Si层)中形成各种类型的电容器，例如梳型电容器、扁平型电容器和3D MIM或MOM电容器。在至少一个实施例中，在第二衬底120上形成各种类型的电容器的可能性为半导体器件设计和/或制造工艺提供了可定制性和/或灵活性。

在一些实施例中，第二衬底中的一个或多个电容器、肖特基二极管和/或电阻器将形成各种无源电路，这些无源电路通过延伸穿过第二衬底的一个或多个导电通孔而电耦合到第一CMOS衬底，以提高CMOS衬底的性能和/或可靠性。无源电路的示例包括但不限于静电放电(ESD)电路、DC电源缓冲器、电荷泵、电压钳、前置信号滤波器、整流器等。在至少一个实施例中，包括在第二衬底中的ESD器件有助于在衬底上晶圆级芯片(CoWoS)或集成扇出(INFO)后端工艺中防止充电引起的损坏。在至少一个实施例中，包括在第二衬底中的高压充电泵有助于高效地设计高压驱动电路。

图6是根据一些实施例的制造半导体器件的方法600的流程图。

在操作602，在第一衬底中形成至少一个晶体管，例如，以形成有源电路，如关于图2和图5A所述的。在一些实施例中，操作602被省略，例如，其中第一衬底是内插件。

在操作604，在第一衬底中形成再分布结构。例如，重复执行各种蚀刻、沉积和图案化工艺以按顺序地将金属层和通孔层堆叠并连接成再分布结构，如关于图2和图5A所述的。在一些实施例中，当第一衬底包括有源电路时，再分布结构电耦合到有源电路。在一些实施例中，再分布结构的顶部金属层中的至少一个导电图案被配置为用于稍后形成的电容器的屏蔽，如关于图1所述的。

在操作606，至少部分地由第二衬底的半导体材料形成电容器、电阻器或肖特基二极管中的至少一者。操作606包括本文所述的操作620、622、624、626、628中的一个或多个。

在操作608，例如通过熔融接合将第一衬底和第二衬底接合在一起，如关于图1和图5H所述的。

在操作610，穿过第二衬底形成至少一个通孔，例如，如关于图5J所述的。

在操作612，沉积和图案化导电材料以获得电耦合到再分布结构的至少一个导电通孔，并且获得将至少一个导电通孔耦合到至少一个电容器、电阻器或肖特基二极管的布线。例如，导电材料被沉积和图案化以获得各种导电通孔141-148，并且获得布线570，如关于图1和图5L所述的。

如本文所述，操作606包括操作620、622、624、626、628中的一个或多个。

在操作620，对半导体材料的区域进行掺杂以获得用于配置具有金属接触结构的肖特基二极管的掺杂区域。例如，掺杂区域166形成在第二衬底120的半导体材料中，以稍后配置具有接触结构136的肖特基二极管，如关于图1、图3E-图3F、图5D所述的。在一些实施例中，操作620被省略，例如，在接触结构136可以与第二衬底120的半导体材料形成肖特基接触的情况下。

在操作622，蚀刻半导体材料以获得至少一个第一指状物，该第一指状物面向至少一个第二指状物并与至少一个第二指状物分隔开，以配置电容器，例如，如关于图1、图3A-图3C、图5E所述的。

在操作624，蚀刻半导体材料以获得半导体材料的连续条带，该连续条带配置电阻器，例如，如关于图1、图3D、图5E所述的。

在操作626，蚀刻半导体材料以获得半导体材料的一个或多个连接部分，该一个或多个连接部分将一个或多个电容器、电阻器和/或肖特基二极管电连接到无源电路中。例如，半导体材料被蚀刻以形成部分401、402、403，这些部分将电容器、电阻器和肖特基二极管电连接到ESD电路中，如关于图4A-图4B所述的。对于另一个示例，半导体材料被蚀刻以形成部分459，该部分459将各种电容器和肖特基二极管电连接到电荷泵中，如关于图4C-图4D所述的。

在操作628，蚀刻至少一个腔以配置隔离沟槽或热屏蔽。例如，在半导体材料中蚀刻腔564以稍后配置隔离沟槽164，如关于图1、图5E所述的。对于另一示例，至少在电介质层124中蚀刻腔169以稍后配置埋置腔，该埋置腔被配置为屏蔽或消散肖特基二极管的热量，如关于图1、图5G所述的。在一些实施例中，对腔564或腔169中的至少一者的蚀刻被省略。

所述的方法包括示例操作，但它们不一定需要按所示顺序执行。根据本公开的实施例的精神和范围，可以适当地对操作进行添加、替换、改变顺序和/或消除。组合不同特征和/或不同实施例的实施例在本公开的范围内，并且在阅读本公开之后对于本领域普通技术人员将是显而易见的。

图7是根据一些实施例的3D IC器件700的示意性截面图。3D IC器件700包括半导体器件710、720、730、存储器芯片740、742、内插件750和封装衬底760。

在一些实施例中，半导体器件710、720、730中的至少一个对应于半导体器件100和/或通过关于图5A-图5N、图6所述的一个或多个工艺制造的半导体器件。例如，半导体器件710包括接合到第二衬底712的第一CMOS衬底711，第二衬底712包括电耦合到CMOS衬底711的一个或多个无源电路，半导体器件720包括接合到第二衬底722的第一CMOS衬底721，第二衬底722包括电耦合到CMOS衬底721的一个或多个无源电路，并且半导体器件730包括接合到第二衬底732的第一CMOS衬底731，第二衬底732包括电耦合到CMOS衬底731的一个或多个无源电路。第二衬底712、722、732中的一个或多个对应于第二衬底120。在一些实施例中，在对应的CMOS衬底711、721、731的顶部上的第二衬底712、722、732上具有无源电路的半导体器件710、720、730可以简单地减少管芯堆叠和/或增强电路功能。

在至少一个实施例中，CMOS衬底711包括输入/输出(I/O)芯片，并且第二衬底712包括一个或多个无源电路，该一个或多个无源电路被耦合并被配置为提高I/O芯片711的性能和/或可靠性。第二衬底712上的无源电路的示例包括但不限于DC电源缓冲器、前置信号滤波器、电压钳位电路、ESD电路等。

在至少一个实施例中，第二衬底722包括一个或多个无源电路，该一个或多个无源电路被耦合并被配置为提高CMOS衬底721的数字性能和/或可靠性。第二衬底722上的无源电路的示例包括但不包括限于DC电源缓冲器、整流器、前置信号滤波器、ESD电路等。

在至少一个实施例中，第二衬底732包括一个或多个无源电路，该一个或多个无源电路被耦合并被配置为提高CMOS衬底731的模拟性能和/或可靠性。第二衬底732上的无源电路的示例包括但不包括限于具有高电容的电荷泵、DC电源缓冲器、整流器、前置信号滤波器等。

半导体器件710、720、730和存储器芯片740、742通过在752处示意性标注的焊料凸块接合到内插件750。内插件750通过在754处示意性标注的焊料凸块接合到封装衬底760。诸如混合接合、晶圆上芯片(CoW)接合等之类的其他接合方法在各种实施例的范围内。内插件750包括将半导体器件710、720、730和存储器芯片740、742中的一个或多个电耦合在一起和/或电耦合到焊料凸块754的再分布结构756。封装衬底760包括焊料凸块764和将焊料凸块754电耦合到焊料凸块764的再分布结构766。在至少一个实施例中，可以通过3D IC器件700实现本文所述的一个或多个优点。

在一些实施例中，一种半导体器件包括：第一衬底，具有相反的第一侧和第二侧；第一导电层，位于第一衬底的第一侧上；以及第二衬底，具有相反的第一侧和第二侧。第二衬底的第二侧接合到第一衬底的第一侧。第二衬底包括：半导体材料；以及至少一个电路元件，电耦合到第一导电层。至少一个电路元件包括以下项中的至少一者：肖特基二极管，由半导体材料和第一接触结构配置；电容器，具有半导体材料的第一电极；或半导体材料的电阻器。

在一种根据一些实施例的制造半导体器件的方法中，在第一衬底之上形成至少一个晶体管，并且在第一衬底之上形成再分布结构。再分布结构电耦合到至少一个晶体管。蚀刻第二衬底的半导体材料以形成半导体材料的多个第一指状物和半导体材料的多个第二指状物。多个第一指状物和多个第二指状物相互交叉以配置具有梳状结构的电容器。将第一衬底接合到第二衬底。蚀刻至少一个通孔以延伸穿过第二衬底并部分地暴露再分布结构。至少一种导电材料被沉积在通孔中以形成电耦合到再分布结构的导电通孔，以及沉积在第二衬底之上以形成第一接触结构，第一接触结构将导电通孔电耦合到电容器的多个第一指状物。

在一些实施例中，一种半导体器件包括：衬底，包括半导体材料；以及无源电路，至少包括第一电路元件和第二电路元件，第一电路元件和第二电路元件通过半导体材料的一部分彼此电耦合。第一电路元件是肖特基二极管、电容器和电阻器中的一者。第二电路元件是肖特基二极管、电容器和电阻器中的另一者。肖特基二极管包括接触结构和半导体材料的掺杂区域，掺杂区域与接触结构肖特基接触并围绕接触结构延伸。电容器包括半导体材料的多个交叉指状物，多个交叉指状物配置电容器的电极。电阻器包括半导体材料的条带，条带具有曲折形状。

前述内容概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当意识到，他们可以很容易地将本公开用作设计或修改其他过程和结构的基础，以执行本文介绍的实施例的相同目的和/或实现相同优点。本领域技术人员还应认识到，此类等效构造并不脱离本公开的精神和范围，并且它们可以在不脱离本发明的精神和范围的情况下对本文进行各种更改、替换和变更。

示例1.一种半导体器件，包括：第一衬底，具有相反的第一侧和第二侧，第一导电层，位于所述第一衬底的第一侧上；以及第二衬底，具有相反的第一侧和第二侧，所述第二衬底的第二侧接合到所述第一衬底的第一侧，其中，所述第二衬底包括：半导体材料，以及至少一个电路元件，电耦合到所述第一导电层，并且所述至少一个电路元件包括以下项中的至少一者：肖特基二极管，由所述半导体材料和第一接触结构配置，电容器，具有所述半导体材料的第一电极，或所述半导体材料的电阻器。

示例2.根据示例1所述的半导体器件，还包括：第二导电层，位于所述第二衬底的第一侧之上，并且电耦合到所述至少一个电路元件；以及至少一个导电通孔，从所述第二衬底的第一侧延伸到所述第二衬底的第二侧，并且将所述第二导电层电耦合到所述第一导电层。

示例3.根据示例1所述的半导体器件，其中：所述至少一个电路元件包括所述肖特基二极管，所述半导体材料包括位于所述第二衬底的第一侧上的第一掺杂区域，并且所述第一掺杂区域与所述第一接触结构形成肖特基接触以配置所述肖特基二极管。

示例4.根据示例3所述的半导体器件，还包括第二接触结构，其中：所述半导体材料还包括位于所述第二衬底的第一侧上的第二掺杂区域，并且所述第二掺杂区域与所述第二接触结构形成欧姆接触。

示例5.根据示例4所述的半导体器件，其中：所述半导体材料包括：第一部分，包括所述第一掺杂区域和所述第二掺杂区域两者，以及第二部分，与所述第一部分电隔离，并且所述半导体器件还包括连接件，所述连接件电耦合到所述第一接触结构并从所述第一部分延伸到所述第二部分。

示例6.根据示例5所述的半导体器件，还包括：至少一个导电通孔，从所述第二衬底的第一侧延伸到所述第二衬底的第二侧，并且将所述第一接触结构或所述第二接触结构中的至少一者电耦合到所述第一导电层。

示例7.根据示例3所述的半导体器件，其中：所述第二衬底还包括埋置腔，所述埋置腔沿所述第二衬底的第一侧和所述第二衬底的第二侧之间的厚度方向至少部分地与所述第一掺杂区域交叠。

示例8.根据示例1所述的半导体器件，其中：所述至少一个电路元件包括所述电容器，所述电容器包括所述多个半导体材料的多个指状物，所述多个指状物包括配置所述电容器的第一电极的第一指状物以及配置所述电容器的第二电极的第二指状物，并且所述第一指状物和所述第二指状物相互交叉。

示例9.根据示例1所述的半导体器件，其中：所述至少一个电路元件包括所述电容器，所述第二衬底还包括位于所述半导体材料和所述第一导电层之间的电介质层，并且所述电容器包括：所述第一电极，包括所述半导体材料的一部分，第二电极，包括所述第一导电层中的导电图案，以及所述电介质层位于所述第一电极和所述第二电极之间的一部分。

示例10.根据示例1所述的半导体器件，其中：所述至少一个电路元件包括所述电阻器，并且所述电阻器包括所述半导体材料的条带。

示例11.一种制造半导体器件的方法，所述方法包括：在第一衬底之上形成至少一个晶体管；在所述第一衬底之上形成再分布结构，所述再分布结构电耦合到所述至少一个晶体管；蚀刻第二衬底的半导体材料以形成所述半导体材料的多个第一指状物和所述半导体材料的多个第二指状物，其中，所述多个第一指状物和所述多个第二指状物相互交叉以配置具有梳状结构的电容器；将所述第一衬底接合到所述第二衬底；蚀刻延伸穿过所述第二衬底的至少一个通孔，以部分地暴露所述再分布结构；以及将至少一种导电材料沉积在：所述通孔中，以形成电耦合到所述再分布结构的导电通孔，并且所述第二衬底之上，以形成第一接触结构，所述第一接触结构将所述导电通孔电耦合到所述电容器的多个第一指状物。

示例12.根据示例11所述的方法，还包括：将掺杂剂注入所述半导体材料中以在所述半导体材料的一部分中形成掺杂区域，所述部分与所述多个第一指状物是连续的，其中，沉积所述导电材料形成与所述掺杂区域欧姆接触的所述第一接触结构。

示例13.根据示例11所述的方法，还包括：在所述半导体材料中蚀刻一个或多个沟槽；以及在所述一个或多个沟槽的侧壁和底部之上按顺序地沉积对应于第一电极、电介质材料和第二电极的连续层，以配置另一电容器，所述另一电容器是三维金属-绝缘体-金属或金属-氧化物-金属电容器。

示例14.根据示例11所述的方法，其中：在所述将所述第一衬底接合到所述第二衬底时，所述多个第一指状物和所述多个第二指状物沿着所述第二衬底的厚度方向至少部分地与所述再分布结构的顶部金属层中的导电图案交叠，所述导电图案配置用于所述电容器的屏蔽。

示例15.根据示例11所述的方法，还包括：在所述第二衬底之上沉积电介质材料，以包围所述多个第一指状物和所述多个第二指状物并且填充所述多个第一指状物和所述多个第二指状物之间的空间。

示例16.根据示例11所述的方法，还包括：将第一掺杂剂注入到所述半导体材料中以在所述半导体材料的第一部分中形成第一掺杂区域；蚀刻所述半导体材料以形成沟槽，该沟槽将所述半导体材料的第一部分与所述半导体材料的相邻的第二部分隔离；以及部分蚀刻所述第二衬底以暴露所述第一掺杂区域，其中，沉积所述导电材料还形成第二接触结构，所述第二接触结构与所述第一掺杂区域肖特基接触以配置肖特基二极管。

示例17.根据示例16所述的方法，还包括：在所述第二衬底之上沉积电介质材料，以包围所述多个第一指状物和所述多个第二指状物并且填充所述沟槽以及所述多个第一指状物和所述多个第二指状物之间的空间；在所述电介质材料中蚀刻腔，所述腔沿着所述第二衬底的厚度方向与所述第一掺杂区域交叠，其中，在所述将所述第一衬底接合到所述第二衬底时，所述腔变成用于热屏蔽肖特基二极管的埋置腔。

示例18.根据示例16所述的方法，还包括：将第二掺杂剂注入到所述半导体材料的第一部分中以形成与所述第一掺杂区域分隔开的第二掺杂区域；以及部分蚀刻所述第二衬底以暴露所述第二掺杂区域，其中，沉积所述导电材料还形成第三接触结构，所述第三接触结构与所述第二掺杂区域欧姆接触。

示例19.一种半导体器件，包括：衬底，包括半导体材料；以及无源电路，至少包括第一电路元件和第二电路元件，所述第一电路元件和第二电路元件通过所述半导体材料的一部分彼此电耦合，其中，所述第一电路元件是肖特基二极管、电容器和电阻器中的一者，所述第二电路元件是所述肖特基二极管、所述电容器和所述电阻器中的另一者，所述肖特基二极管包括接触结构和所述半导体材料的掺杂区域，所述掺杂区域与所述接触结构肖特基接触并围绕所述接触结构延伸，所述电容器包括所述半导体材料的多个交叉指状物，所述多个交叉指状物配置所述电容器的电极，并且所述电阻器包括所述半导体材料的条带，所述条带具有曲折形状。

示例20.根据示例19所述的半导体器件，其中：所述无源电路包括下列项中的至少一者：DC电源缓冲器，前置信号滤波器，电压钳位电路，静电放电电路，整流器，或电荷泵。

Claims

1.一种半导体器件，包括：

第一衬底，具有相反的第一侧和第二侧，

第一导电层，位于所述第一衬底的第一侧上；以及

第二衬底，具有相反的第一侧和第二侧，所述第二衬底的第二侧接合到所述第一衬底的第一侧，

其中，

所述第二衬底包括：

半导体材料，以及

至少一个电路元件，电耦合到所述第一导电层，并且所述至少一个电路元件包括以下项中的至少一者：

肖特基二极管，由所述半导体材料和第一接触结构配置，

电容器，具有所述半导体材料的第一电极，或

所述半导体材料的电阻器。

2.根据权利要求1所述的半导体器件，还包括：

第二导电层，位于所述第二衬底的第一侧之上，并且电耦合到所述至少一个电路元件；以及

至少一个导电通孔，从所述第二衬底的第一侧延伸到所述第二衬底的第二侧，并且将所述第二导电层电耦合到所述第一导电层。

3.根据权利要求1所述的半导体器件，其中：

所述至少一个电路元件包括所述肖特基二极管，

所述半导体材料包括位于所述第二衬底的第一侧上的第一掺杂区域，并且

所述第一掺杂区域与所述第一接触结构形成肖特基接触以配置所述肖特基二极管。

4.根据权利要求3所述的半导体器件，还包括第二接触结构，其中：

所述半导体材料还包括位于所述第二衬底的第一侧上的第二掺杂区域，并且

所述第二掺杂区域与所述第二接触结构形成欧姆接触。

5.根据权利要求4所述的半导体器件，其中：

所述半导体材料包括：

第一部分，包括所述第一掺杂区域和所述第二掺杂区域两者，以及

第二部分，与所述第一部分电隔离，并且

所述半导体器件还包括连接件，所述连接件电耦合到所述第一接触结构并从所述第一部分延伸到所述第二部分。

6.根据权利要求5所述的半导体器件，还包括：

至少一个导电通孔，从所述第二衬底的第一侧延伸到所述第二衬底的第二侧，并且将所述第一接触结构或所述第二接触结构中的至少一者电耦合到所述第一导电层。

7.根据权利要求3所述的半导体器件，其中：

所述第二衬底还包括埋置腔，所述埋置腔沿所述第二衬底的第一侧和所述第二衬底的第二侧之间的厚度方向至少部分地与所述第一掺杂区域交叠。

8.根据权利要求1所述的半导体器件，其中：

所述至少一个电路元件包括所述电容器，

所述电容器包括所述多个半导体材料的多个指状物，

所述多个指状物包括配置所述电容器的第一电极的第一指状物以及配置所述电容器的第二电极的第二指状物，并且

所述第一指状物和所述第二指状物相互交叉。

9.一种制造半导体器件的方法，所述方法包括：

在第一衬底之上形成至少一个晶体管；

在所述第一衬底之上形成再分布结构，所述再分布结构电耦合到所述至少一个晶体管；

蚀刻第二衬底的半导体材料以形成所述半导体材料的多个第一指状物和所述半导体材料的多个第二指状物，其中，所述多个第一指状物和所述多个第二指状物相互交叉以配置具有梳状结构的电容器；

将所述第一衬底接合到所述第二衬底；

蚀刻延伸穿过所述第二衬底的至少一个通孔，以部分地暴露所述再分布结构；以及

将至少一种导电材料沉积在：

所述通孔中，以形成电耦合到所述再分布结构的导电通孔，并且

所述第二衬底之上，以形成第一接触结构，所述第一接触结构将所述导电通孔电耦合到所述电容器的多个第一指状物。

10.一种半导体器件，包括：

衬底，包括半导体材料；以及

无源电路，至少包括第一电路元件和第二电路元件，所述第一电路元件和第二电路元件通过所述半导体材料的一部分彼此电耦合，

其中，

所述第一电路元件是肖特基二极管、电容器和电阻器中的一者，

所述第二电路元件是所述肖特基二极管、所述电容器和所述电阻器中的另一者，

所述肖特基二极管包括接触结构和所述半导体材料的掺杂区域，所述掺杂区域与所述接触结构肖特基接触并围绕所述接触结构延伸，

所述电容器包括所述半导体材料的多个交叉指状物，所述多个交叉指状物配置所述电容器的电极，并且

所述电阻器包括所述半导体材料的条带，所述条带具有曲折形状。