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CN116454133A - 一种具有宽安全工作区的功率mosfet器件及制备工艺 - Google Patents

一种具有宽安全工作区的功率mosfet器件及制备工艺 Download PDF

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CN116454133A
CN116454133A CN202211620658.3A CN202211620658A CN116454133A CN 116454133 A CN116454133 A CN 116454133A CN 202211620658 A CN202211620658 A CN 202211620658A CN 116454133 A CN116454133 A CN 116454133A
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CN
China
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doped region
epitaxial layer
groove
gate
region
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CN202211620658.3A
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方镇东
诸舜杰
布凡
袁丹
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Will Semiconductor Ltd
Original Assignee
Will Semiconductor Ltd
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Publication date
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Abstract

本申请实施例提供的一种具有宽安全工作区的功率MOSFET器件及制备工艺，包括：相互连接的第一栅极和第二栅极；衬底上表面设置有外延层，外延层中设置有第一沟槽和第二沟槽，第一沟槽侧壁，第二沟槽侧壁和外延层上表面设置有栅氧化层，第一沟槽和第二沟槽中填充有第一多晶硅以形成第一栅极；外延层中设置有第一掺杂区，第一掺杂区中设置有第二掺杂区，第一沟槽和第二沟槽从上到下贯穿设置在所述第一掺杂区和第二掺杂区中，外延层上表面设置有第二多晶硅以形成第二栅极，第二多晶硅设置在相邻第一掺杂区之间区域的上方，且第二多晶硅设置在栅氧化层上表面；本发明实现一种具有良好FBSOA性能，同时保证低导通阻抗的功率MOSFET器件。

Description

一种具有宽安全工作区的功率MOSFET器件及制备工艺
技术领域
本发明属于半导体技术领域，具体涉及一种具有宽安全工作区的功率MOSFET器件及其制备工艺。
背景技术
金属氧化层半导体场效应晶体管(Metal Oxide Semiconductor Field-EffectTransistor,MOSFET)是一种利用栅极电压控制漏极电流的三端电子器件。对于功率MOSFET而言，随着功率器件元胞设计技术的不断提升，功率MOSFET已经从平面栅极垂直双扩散MOSFET(VD-MOSFET)转向至应用更为广泛的沟槽栅极垂直双扩散MOSFET(U-MOSFET)，在保证了耐压能力的同时，通过将栅极从芯片表面转向芯片体内，使沟道电流完全沿纵向漂移，减小了VD-MOSFET存在的漂移路径夹断(JFET效应)，从而在减小元胞导通电阻的同时，元胞尺寸也得以缩小，以此获得了更高的功率密度。
由于芯片面积、元胞设计和封装性能等因素的存在，决定了功率MOSFET存在一个可以安全处理漏源电压和漏极电流的能量范围，被称为安全工作区(SafeOperatingAera,SOA)。在现有中低压(20V-250V)U-MOSFET技术产品中，由于对功率密度要求的不断提高，业界不断提高芯片元胞的集成密度。与目前先进工艺超大规模处理器芯片内出现的积热问题类似的是，高密度元胞设计的功率MOSFET器件也出现了类似的热问题，在特定应用条件下，功率MOSFET工作于缓慢开通/关断状态(脉冲宽度约在1ms～10ms)，由于Miller平台的存在，此时MOSFET的大电压叠加高电流，将使器件存在电-热混合效应引起的失效风险(Spirito效应)，导致器件实际的SOA能力上限低于理论上根据热阻推算得出的SOA能力上限的情况出现。此时MOSFET实际安全工作能力也被称为正向偏置安全工作区(ForwardBiasSafe Operating Aera,FBSOA)。
在对该现象的成因解释方面，国内外的诸多研究认为，从宏观上看，该现象的主要机制是在MOSFET沟道内部，器件工作状态位于Miler平台时，高电压叠加高电流的产生的功率损耗引起热量瞬间积累，无法通过封装体结构散出导致的过热失效现象；而从微观上看，该现象的机制在于，MOSFET器件长时间处于饱和区状态，漏端的高电场向源区扩展，使热载流子在沟道内部发生场致碰撞电离几率大大提高，除热载流子碰撞使半导体晶格升温之外，碰撞产生的空穴也可能引起寄生三极管导通，继而引发更严重的器件电-热混合失效。因此，如何在封装材料体系保持稳定使用的前提下，优化器件内部载流子路径，减少场致电离效应引发的问题，是本发明的核心目标。
另一方面，传统业界对(ForwardBiasSafe Operating Aera,FBSOA)问题的简易优化方式，就是增大芯片面积，但这对生产者与消费者意味着更高的成本。。如何在解决FBSOA的同时，折衷实现器件的低导通电阻和可靠的器件耐压，也是本发明考虑的重要问题。
发明内容
为此，本发明实施例提供一种具有宽安全工作区的功率MOSFET器件及其制备工艺，以解决现有技术中的器件导通电阻较高和器件耐压较低的技术问题。
为了实现上述目的，本发明实施例提供如下技术方案：
第一方面，本申请实施例提供了一种具有宽安全工作区的功率MOSFET器件，包括：相互连接的第一栅极和第二栅极；
衬底上表面设置有外延层，所述外延层中设置有第一沟槽和第二沟槽，所述第一沟槽侧壁，第二沟槽侧壁和外延层上表面设置有栅氧化层，所述第一沟槽和第二沟槽中填充有第一多晶硅以形成第一栅极；
所述外延层中设置有第一掺杂区，所述第一掺杂区中设置有第二掺杂区，所述第一沟槽和第二沟槽从上到下贯穿设置在所述第一掺杂区和第二掺杂区中，且所述第一沟槽底部和第二沟槽底部止于无第一掺杂区的外延层中；
所述外延层上表面设置有第二多晶硅以形成第二栅极，所述外延层上表面设置有第二多晶硅以形成第二栅极，所述第二多晶硅设置在相邻第一掺杂区之间区域的上方,且所述第二多晶硅设置在栅氧化层上表面；
所述第一掺杂区和第二掺杂区上表面还设置有隔离保护区，所述隔离保护区，第二掺杂区和第一掺杂区贯穿设置有接触孔，所述接触孔中设置有金属以引出源极。
作为本申请一优选实施例，所述接触孔底部设置有第三掺杂区，所述第三掺杂区与所述接触孔中的金属形成欧姆接触。
作为本申请一优选实施例，所述第二掺杂区，外延层和衬底为N型掺杂，所述第一掺杂区和第三掺杂区为P型掺杂；或
所述第二掺杂区，外延层和衬底为P型掺杂，所述第一掺杂区和第三掺杂区为N掺杂。
作为本申请一优选实施例，所述第一掺杂区在第一栅极附近的掺杂浓度与在第二栅极附近的掺杂浓度不同。
作为本申请一优选实施例，所述第一掺杂区第一栅极附近形成的沟道长度和在第二栅极附近形成的沟道长度不同。
作为本申请一优选实施例，所述器件包括多个第一元胞和第二元胞，每个所述第一元胞包括一第二栅极，与所述第二栅极相邻的第一沟槽之间的区域及其中一与所述第一沟槽相邻的第一沟槽，每个所述第二元胞包括一第二沟槽；
作为本申请一优选实施例，每个所述第一元胞和第二元胞为条形结构，或每个所述第一元胞为镶嵌状结构，每个所述第二元胞为条形结构；
所述第一元胞和第二元胞以任意比例分布在所述外延层上。
作为本申请一优选实施例，所述第一掺杂区的掺杂浓度小于所述第二掺杂区的掺杂浓度，所述第三掺杂区的掺杂浓度大于所述第一掺杂区的掺杂浓度。
作为本申请一优选实施例，所述对所述外延层进行第二次离子注入形成第二掺杂区之前包括：
在剩余的多晶硅层侧壁形成侧墙。
与现有技术相比，本申请实施例提供的一种具有宽安全工作区的功率MOSFET器件，包括：相互连接的第一栅极和第二栅极；衬底上表面设置有外延层，所述外延层中设置有第一沟槽和第二沟槽，所述第一沟槽侧壁，第二沟槽侧壁和外延层上表面设置有栅氧化层，所述第一沟槽和第二沟槽中填充有第一多晶硅以形成第一栅极；所述外延层中设置有第一掺杂区，所述第一掺杂区中设置有第二掺杂区，所述第一沟槽和第二沟槽从上到下贯穿设置在所述第一掺杂区和第二掺杂区中，且所述第一沟槽底部和第二沟槽底部止于无第一掺杂区的外延层中；所述外延层上表面设置有第二多晶硅以形成第二栅极，所述第二多晶硅设置在相邻的第一掺杂区上方的栅氧化层上表面；所述第一掺杂区和第二掺杂区上表面还设置有隔离保护区，所述隔离保护区，第二掺杂区和第一掺杂区贯穿设置有接触孔，所述接触孔中设置有金属以引出源极。本发明主要是将具有不同动态开关特性的U-MOSFET与VD-MOSFET两种结构相结合，以实现一种具有良好FBSOA性能，同时保证低导通阻抗的功率MOSFET器件。
第二方面，本申请实施例提供了一种具有宽安全工作区的功率MOSFET器件的制备工艺，包括：
获取具有外延层的衬底，所述衬底和外延层的导电类型相同；
在所述外延层中刻蚀第一沟槽和第二沟槽；
所述第一沟槽侧壁，第二沟槽侧壁和外延层上表面生长栅氧化层；
所述外延层上表面沉积氮化硅层，随后再次在第一沟槽侧壁和第二沟槽侧壁继续生长出更厚的栅氧化层，再刻蚀除去氮化硅层；
在所述第一沟槽和第二沟槽中填充第一多晶硅以形成第一栅极；
刻蚀去除所述外延层上表面指定区域的多晶硅层，剩余的多晶硅层为第二栅极；
对所述外延层进行第一次离子注入形成第一掺杂区，所述第一掺杂区的导电类型与外延层导电类型不同；
对所述外延层进行第二次离子注入形成第二掺杂区，所述第二掺杂区的导电类型与外延层导电类型相同；
在所述外延层上表面沉积隔离保护层，并在隔离保护层，第二掺杂区和第二掺杂区中刻蚀接触孔；
进行第三次离子注入以在接触孔底部形成第三掺杂区，所述第三掺杂区的导电类型与外延层不同；
在所述接触孔中沉积金属以引出源极。
作为本申请一优选实施例，所述对所述外延层进行第二次离子注入形成第二掺杂区之前包括：
在剩余的多晶硅层侧壁形成侧墙。
第二方面，本申请实施例提供的一种具有宽安全工作区的功率MOSFET器件的制备工艺的有益效果与第一方面提供的技术方案的有益效果相同，在此不再赘述。
附图说明
为了更清楚地说明本发明的实施方式或现有技术中的技术方案，下面将对实施方式或现有技术描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是示例性的，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图引伸获得其它的实施附图。
本说明书所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。
图1为本申请实施例提供的一种具有宽安全工作区的功率MOSFET器件的剖面结构示意图；
图2为本申请实施例提供的一种具有宽安全工作区的功率MOSFET器件的版图示意图；
图3为本申请实施例提供的一种具有宽安全工作区的功率MOSFET器件的制备工艺流程图；
图4-图12为本申请实施例提供的一种具有宽安全工作区的功率MOSFET器件制备工艺每个步骤对应的剖面结构示意图。
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1所示，本申请实施例提供了一种具有宽安全工作区的功率MOSFET器件，包括：相互连接的第二栅极08和09和第二栅极10；
衬底01上表面设置有外延层02，所述外延层02中设置有第一沟槽05和第二沟槽04，所述第一沟槽05侧壁，第二沟槽04侧壁和外延层02上表面设置有栅氧化层03，所述第一沟槽05和第二沟槽04中填充有第一多晶硅以形成第二栅极08和09，所述外延层02中设置有第一掺杂区11，所述第一掺杂区11中设置有第二掺杂区12，所述第一沟槽05和第二沟槽04从上到下贯穿设置在所述第一掺杂区11和第二掺杂区12中，且所述第一沟槽05和第二沟槽04底部止于无第一掺杂区11的外延层02中，所述外延层02上表面设置有第二多晶硅以形成第二栅极10，所述第二多晶硅设置在相邻第一掺杂区11之间区域的上方,且所述第二多晶硅设置在栅氧化层03上表面，第二栅极08和09为沟槽栅极垂直双扩散MOSFET(U-MOSFET)，第二栅极10为平面栅极垂直双扩散MOSFET(VD-MOSFET)。
其中，所述第一掺杂区11和第二掺杂区12上表面还设置有隔离保护区，所述隔离保护区，第二掺杂区12和第一掺杂区11贯穿设置有接触孔03，所述接触孔03中设置有金属以引出源极，所述第二栅极08和09和第二栅极10也通过金属引出栅极，本申请实施例的MOSFET器件的漏极设置在器件的背面。
在本申请实施例中，所述接触孔03底部设置有第三掺杂区04，所述第三掺杂区04与所述接触孔03中的金属形成欧姆接触。
在本申请实施例中，所述第二掺杂区12，外延层02和衬底01的导电类型相同，所述第一掺杂区11和第三掺杂区04的导电类型相同。
具体的，如果所述器件为N型MOSFET，则所述第二掺杂掺区为N+掺杂，所述第一掺杂区11为P掺杂，所述第三掺杂区04为P+掺杂，所述外延层02为N-掺杂，所述衬底01为N+掺杂；
若该器件为P型MOSFET，则所述掺杂区为P+掺杂，所述第一掺杂区11为N掺杂，所述第三掺杂区04为N+掺杂，所述外延层02为P-掺杂，所述衬底01为P+掺杂。
在本申请一实施例中，所述第一掺杂区11在第二栅极08和09附近的掺杂浓度与在第二栅极10附近的掺杂浓度不同。
所述第一掺杂区11第二栅极08和09附近形成的沟道长度和在第二栅极10附近形成的沟道长度不同。
所述第一掺杂区11的掺杂浓度小于所述第二掺杂区12的掺杂浓度，所述第一掺杂区11的掺杂浓度小于所述第三掺杂区04的掺杂浓度。
所述器件包括多个第一元胞和第二元胞，每个所述第一元胞包括一第二栅极10，与所述第二栅极10相邻的第一沟槽05之间的区域及其中一与所述第一沟槽05相邻的第一沟槽05，每个所述第二元胞包括一第二沟槽04；
如图2中a所示，每个所述第一元胞和第二元胞为条状结构，或
如图2中b和c所示，每个所述第一元胞为镶嵌状结构，所述第二元胞为条状结构。
所述第一元胞和第二元胞以任意比例分布在所述外延层上。
针对本发明而言，由于VD-MOSFET的元胞尺寸远大于U-MOSFET的元胞尺寸，据此，本发明提供了若干不同的元胞设计，使VD-MOSFET结构与U-MOSFET结构的元胞比例可以任意调整，使芯片在版图设计上更灵活，尽可能地减少芯片面积的浪费，从而使功率MOSFET器件具有更合理的效能与成本空间。
本发明主要是将具有不同动态开关特性的U-MOSFET与VD-MOSFET结构相结合，以实现一种具有良好正向偏置安全工作区FBSOA性能，同时保证低导通阻抗的功率MOSFET器件，本申请实施例使第一栅极沟道的阈值电压更高，具有更低电阻引起的损耗；第二栅极的阈值电压更低，第二栅极的沟道更长，具有更大的电阻和更好的热稳定性，两个MOSFET并联工作时，第二栅极先开启，使器件度过饱和区的高热失效风险阶段后，第一栅极再开启，实现过流低损耗。
本发明的目的是基于现有U-MOSFET工艺，在器件内部同时集成了U-MOSFET与VD-MOSFET两种结构，使两种不同技术的优点相结合，实现一种具有宽安全工作区的器件及其工艺方法。由于VD-MOSFET结构相比U-MOSFET具有更宽的元胞尺寸，且沟道位置更贴近器件表面，且本发明内的VD-MOSFET结构具有较大的沟道尺寸。当两种不同MOSFET结构被并联使用，由于VD-MOSFET具有比U-MOSFET更低阈值电压，使VD-MOSFET结构在导通/关断的前期先被开启，以承担开关初期的高功耗与高热量。当器件总体的工作状态度过Miller平台后，再使具有较高阈值电压的U-MOSFET结构开启。由于U-MOSFET相比VD-MOSFET结构具有更低的导通电阻，从而使U-MOSFET能够承担更多的电流，使器件总体在完全导通的状态下具有更低的导通损耗。
第二方面，如图3所示，本申请实施例提供了一种具有宽安全工作区的功率MOSFET器件的制备工艺，包括：
步骤S01，获取具有外延层02的衬底01，所述衬底01和外延层02的导电类型相同；
参考图3和图4，获取一衬底01，并在衬底01上表面生长第一导电类型外延层02，具体的，衬底01与外延层02的掺杂类型相同，也就是说，衬底01和外延层02均为第一导电类型，在本申请实施例中，如果所述器件为N型MOSFET，所述外延层02为N-掺杂，所述衬底01为N+掺杂；若该器件为P型MOSFET，所述外延层02为P-掺杂，所述衬底01为P+掺杂。
步骤S02，在所述外延层02中刻蚀第一沟槽05和第二沟槽04；
参考图3和图5，在所述第一导电类型外延层02的上表面选择性刻蚀出沟槽，沟槽的数量可以为多个，每个元胞中包含的沟槽数量可以任意进行设置，本申请实施例对此不做限制，在本申请实施例中，所述器件包括多个元胞，每个所述元胞包括第二栅极10，与所述第二栅极10邻近的沟槽和所述沟槽与第二栅极10之间的区域。
步骤S03，所述第一沟槽05侧壁和第二沟槽04侧壁和外延层02上表面生长栅氧化层03；
参考图3和图6，利用氧化氛围的热过程，在整个外延层02上表面与第一沟槽05和第二沟槽04内内壁生长一定厚度的栅氧化层03。
步骤S4，所述外延层02上表面沉积氮化硅层，随后再次在沟槽侧壁继续生长出更厚的栅氧化层，再刻蚀除去氮化硅层；
参考图3和图7，利用掩膜窗口，在外延层02上平面处沉积一定厚度的氮化硅层，随后再次在沟槽内继续生长出更厚的栅氧化层03，再刻蚀除去氮化硅层。
步骤S05，在所述第一沟槽05和第二沟槽04中填充第一多晶硅以形成第二栅极08和09；
参考图3和图8，在第一沟槽05和第二沟槽04中填充多晶硅至外延层02上表面之上，形成第二栅极08和09。
步骤S06，刻蚀去除所述外延层02上表面指定区域的多晶硅层，剩余的多晶硅层为第二栅极10；
参考图3和图9，利用掩膜窗口，刻蚀去除指定位置的多晶硅至沟槽上表面，留下的多晶硅则形成第二栅极10。
步骤S07，对所述外延层02进行第一次离子注入形成第一掺杂区11，所述第一掺杂区11的导电类型与外延层02导电类型不同；
参考图3和图10，利用第二栅极08和09与第二栅极10作为硬掩模，对外延层02进行第二类型导电杂质的离子注入，再经第一次高温热过程，随后，在外延层02上表面在进行一次第二类导电杂质的离子注入，再经过第二次高温热过程，其中第二次离子注入比第一次离子注入具有更低的注入剂量和更低的注入能量，第二次热过程比第一次热过程具有更低的温度和更短的热时间，第一次掺杂过程与第二次掺杂过程，经热过程后成为第一掺杂区11。
步骤S08，对所述外延层02进行第二次离子注入形成第二掺杂区12，所述第二掺杂区12的导电类型与外延层02导电类型相同；
参考图3和图11，在外延层02上表面进行第一类导电杂质的离子注入，经热退火过程后，形成第二掺杂区12，第二掺杂区12为源极区。
步骤S09，在所述外延层02上表面沉积隔离保护层，并在隔离保护层，第二掺杂区12和第二掺杂区12刻蚀接触孔03；
步骤S10，进行第三次离子注入以在接触孔03底部形成第三掺杂区04，所述第三掺杂区04的导电类型与外延层02不同；
步骤S04，在所述接触孔03中沉积金属以引出源极。
参考图3和图12，先在外延层02上表面沉积一层隔离保护层，隔离保护层也为氧化物，随后在并在隔离保护层，第二掺杂区12和第二掺杂区12刻蚀接触孔03，为了实现欧姆接触，进行第三次离子注入以在接触孔03底部形成第三掺杂区04，其中，所述第三掺杂区04的导电类型与外延层02不同；为了引出整个器件的源极，在触孔接触孔03中沉积导电金属。
作为本申请一优选实施例，所述对所述外延层02进行第二次离子注入形成第二掺杂区12之前包括：在剩余的多晶硅层侧壁形成侧墙。
虽然，上文中已经用一般性说明及具体实施例对本发明作了详尽的描述，但在本发明基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本发明精神的基础上所做的这些修改或改进，均属于本发明要求保护的范围。

Claims (10)

1.一种具有宽安全工作区的功率MOSFET器件，其特征在于，包括：相互连接的第一栅极和第二栅极；
衬底上表面设置有外延层，所述外延层中设置有第一沟槽和第二沟槽，所述第一沟槽侧壁，第二沟槽侧壁和外延层上表面设置有栅氧化层，所述第一沟槽和第二沟槽中填充有第一多晶硅以形成第一栅极；
所述外延层中设置有第一掺杂区，所述第一掺杂区中设置有第二掺杂区，所述第一沟槽和第二沟槽从上到下贯穿设置在所述第一掺杂区和第二掺杂区中，且所述第一沟槽底部和第二沟槽底部止于无第一掺杂区的外延层中；
所述外延层上表面设置有第二多晶硅以形成第二栅极，所述第二多晶硅设置在相邻第一掺杂区之间区域的上方，且所述第二多晶硅设置在栅氧化层上表面；
所述第一掺杂区和第二掺杂区上表面还设置有隔离保护区，所述隔离保护区，第二掺杂区和第一掺杂区贯穿设置有接触孔，所述接触孔中设置有金属以引出源极。
2.如权利要求1所述的一种具有宽安全工作区的功率MOSFET器件，其特征在于，所述接触孔底部设置有第三掺杂区，所述第三掺杂区与所述接触孔中的金属形成欧姆接触。
3.如权利要求2所述的一种具有宽安全工作区的功率MOSFET器件，其特征在于，所述第二掺杂区，外延层和衬底为N型掺杂，所述第一掺杂区和第三掺杂区为P型掺杂；或
所述第二掺杂区，外延层和衬底为P型掺杂，所述第一掺杂区和第三掺杂区为N掺杂。
4.如权利要求1所述的一种具有宽安全工作区的功率MOSFET器件，其特征在于，所述第一掺杂区在第一栅极附近的掺杂浓度与在第二栅极附近的掺杂浓度不同。
5.如权利要求1所述的一种具有宽安全工作区的功率MOSFET器件，其特征在于，所述第一掺杂区第一栅极附近形成的沟道长度和在第二栅极附近形成的沟道长度不同。
6.如权利要求1所述的一种具有宽安全工作区的功率MOSFET器件，其特征在于，所述器件包括多个第一元胞和第二元胞，每个所述第一元胞包括一第二栅极，与所述第二栅极相邻的第一沟槽之间的区域及其中一与所述第一沟槽相邻的第一沟槽，每个所述第二元胞包括一第二沟槽。
7.如权利要求6所述的一种具有宽安全工作区的功率MOSFET器件，其特征在于，每个所述第一元胞和第二元胞为条形结构，或
每个所述第一元胞为镶嵌状结构，每个所述第二元胞为条形结构；
所述第一元胞和第二元胞以任意比例分布在所述外延层上。
8.如权利要求1所述的一种具有宽安全工作区的功率MOSFET器件，其特征在于，所述第一掺杂区的掺杂浓度小于所述第二掺杂区的掺杂浓度，所述第三掺杂区的掺杂浓度大于所述第一掺杂区的掺杂浓度。
9.一种具有宽安全工作区的功率MOSFET器件的制备工艺，其特征在于，包括：
获取具有外延层的衬底，所述衬底和外延层的导电类型相同；
在所述外延层中刻蚀第一沟槽和第二沟槽；
所述第一沟槽侧壁，第二沟槽侧壁和外延层上表面生长栅氧化层；
所述外延层上表面沉积氮化硅层，随后再次在第一沟槽侧壁和第二沟槽侧壁继续生长出更厚的栅氧化层，再刻蚀除去氮化硅层；
在所述第一沟槽和第二沟槽中填充第一多晶硅以形成第一栅极；
刻蚀去除所述外延层上表面指定区域的多晶硅层，剩余的多晶硅层为第二栅极；
对所述外延层进行第一次离子注入形成第一掺杂区，所述第一掺杂区的导电类型与外延层导电类型不同；
对所述外延层进行第二次离子注入形成第二掺杂区，所述第二掺杂区的导电类型与外延层导电类型相同；
在所述外延层上表面沉积隔离保护层，并在隔离保护层，第二掺杂区和第二掺杂区中刻蚀接触孔；
进行第三次离子注入以在接触孔底部形成第三掺杂区，所述第三掺杂区的导电类型与外延层不同；
在所述接触孔中沉积金属以引出源极。
10.如权利要求9所述的一种具有宽安全工作区的功率MOSFET器件的制备工艺，其特征在于，所述对所述外延层进行第二次离子注入形成第二掺杂区之前包括：
在剩余的多晶硅层侧壁形成侧墙。
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