CN116364657A - 半导体结构的制备方法 - Google Patents
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Abstract
本发明提供了一种半导体结构的制备方法，在衬底及栅极结构的顶面注入第一惰性离子从而改变界面态，然后在衬底及栅极结构上顺形地形成第一氧化层，由于界面态改变会降低对气体的吸附扩散能力，使得第一氧化层覆盖衬底及栅极结构顶面的第一部分的厚度小于覆盖栅极结构侧面的第二部分的厚度，相当于直接在衬底上形成了较薄的第一氧化层，工艺较为简单，且无需使用湿法刻蚀工艺，不会对第一氧化层或其他膜层结构造成损伤，避免器件的性能和可靠性下降，也不会影响器件各项参数；以第一氧化层的第一部分为阻挡层，对衬底进行离子注入，以在衬底内形成源漏区，由于有阻挡层的阻挡，对衬底进行离子注入时不会产生遂穿效应。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构的制备方法。
背景技术
CMOS器件随着沟道长度节点演变，侧墙工艺技术被广泛应用，侧墙不仅可以改善短沟道效应和热载流子效应，同时还可以减小寄生电容并提高开关速度。目前的侧墙通常是ONO结构，形成侧墙时，先在衬底和栅极结构上依次形成第一层氧化硅、氮化硅和第二层氧化硅，然后刻蚀去除衬底上的第一层氧化硅、氮化硅和第二层氧化硅，保留栅极结构侧面覆盖的第一层氧化硅、氮化硅和第二层氧化硅作为侧墙。
由于侧墙制备完成后通常需要执行离子注入工艺，以在衬底中形成源漏区，为了防止离子注入时产生遂穿效应，衬底上需要有一层较薄(30埃～80埃)的氧化硅作为阻挡层，这层较薄的氧化硅用常规的沉积工艺难以形成，因此，在制备侧墙时，不会直接去除衬底上的第一层氧化硅、氮化硅和第二层氧化硅，而是先采用干法刻蚀工艺去除衬底上第二层氧化硅和氮化硅，再采用湿法刻蚀工艺去除第一层氧化硅的部分厚度，这样一来，衬底上剩余的第一层氧化硅较薄，可以用作离子注入工艺的阻挡层。
然而，湿法刻蚀工艺是各向同性的，在垂向刻蚀第一层氧化硅时，也会横向刻蚀第一层氧化硅和第二层氧化硅，导致侧墙产生损伤，进而导致器件的性能和可靠性下降。
发明内容
本发明的目的在于提供一种半导体结构的制备方法，以解决现有的半导体结构在制备过程中容易导致侧墙损伤的问题。
为了达到上述目的，本发明提供了一种半导体结构的制备方法，包括：
提供衬底，所述衬底上形成有栅极结构；
在所述衬底及所述栅极结构的顶面注入第一惰性离子；
在所述衬底及所述栅极结构上顺形地形成第一氧化层，所述第一氧化层的第一部分覆盖所述衬底及所述栅极结构的顶面，所述第一氧化层的第二部分覆盖所述栅极结构的侧面，且所述第一氧化层的第一部分的厚度小于第二部分的厚度；以及，
以所述第一氧化层的第一部分为阻挡层，对所述衬底进行离子注入，以在所述衬底内形成源漏区。
可选的，形成所述第一氧化层之后，对所述衬底进行离子注入以形成所述源漏区之前，所述制备方法还包括：
在所述第一氧化层上顺形地形成氮化层和第二氧化层；以及，
采用第一干法刻蚀工艺刻蚀并去除所述第一氧化层的第一部分顶面覆盖的所述氮化层和所述第二氧化层，所述第一氧化层的第二部分及其顶面覆盖的所述氮化层和所述第二氧化层构成用于保护所述栅极结构的侧墙。
可选的，所述第一惰性离子包括碳离子和/或氮离子。
可选的，所述第一氧化层的第一部分的厚度为30埃～80埃。
可选的，所述第一氧化层的第二部分的厚度为150埃～200埃。
可选的，在所述衬底内形成所述源漏区之后，所述制备方法还包括：
在所述第一氧化层上顺形地形成第三氧化层，所述第一氧化层的第一部分与其顶面覆盖的所述第三氧化层构成堆叠层；
在所述堆叠层的预定深度内注入第二惰性离子，以在所述堆叠层中形成刻蚀缓冲层；
采用第二干法刻蚀工艺刻蚀所述堆叠层覆盖所述源漏区和所述栅极结构顶面的部分，直至去除所述刻蚀缓冲层；以及，
采用等离子体刻蚀工艺去除所述堆叠层覆盖所述源漏区及所述栅极结构顶面的剩余部分，并在所述源漏区及所述栅极结构的顶面形成金属硅化物。
可选的，所述第二惰性离子包括碳离子和/或氮离子。
可选的，在所述衬底内形成所述源漏区之后，形成所述第三氧化层之前，在所述第一氧化层内注入所述第二惰性离子；或者，形成所述第三氧化层之后，在所述第一氧化层和/或所述第三氧化层内注入所述第二惰性离子。
可选的，所述预定深度与所述第一氧化层的第一部分的厚度相等。
可选的，所述等离子体刻蚀工艺的工艺气体为氩等离子体。
在本发明提供的半导体结构的制备方法中，在衬底及栅极结构的顶面注入第一惰性离子从而改变所述衬底和所述栅极结构顶面的界面态，然后在所述衬底及所述栅极结构上顺形地形成第一氧化层，由于所述衬底和所述栅极结构顶面的界面态改变会降低对气体的吸附扩散能力，使得所述第一氧化层覆盖所述衬底及所述栅极结构顶面的第一部分的厚度小于覆盖所述栅极结构侧面的第二部分的厚度，相当于直接在所述衬底上形成了较薄的所述第一氧化层，工艺较为简单，且无需使用湿法刻蚀工艺，不会对所述第一氧化层或其他膜层结构造成损伤，避免器件的性能和可靠性下降，也不会影响器件各项参数；之后以所述第一氧化层的第一部分为阻挡层，对所述衬底进行离子注入，以在所述衬底内形成源漏区，由于有所述阻挡层的阻挡，对所述衬底进行离子注入时不会产生遂穿效应。
附图说明
图1为本发明实施例提供的半导体结构的制备方法的流程图；
图2～图11为本发明实施例提供的半导体结构的制备方法的相应步骤对应的结构示意图；
其中，附图标记为：
100-衬底；200-栅极结构；301-第一氧化层；302-氮化层；303-第二氧化层；400-源漏区；500-第三氧化层；511-刻蚀缓冲层；600-金属硅化物。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1为本实施例提供的半导体结构的制备方法的流程图。如图1所示，所述半导体结构的制备方法包括：
步骤S100：提供衬底，所述衬底上形成有栅极结构；
步骤S200：在所述衬底及所述栅极结构的顶面注入第一惰性离子；
步骤S300：在所述衬底及所述栅极结构上顺形地形成第一氧化层，所述第一氧化层的第一部分覆盖所述衬底及所述栅极结构的顶面，所述第一氧化层的第二部分覆盖所述栅极结构的侧面，且所述第一氧化层的第一部分的厚度小于第二部分的厚度；以及，
步骤S400：以所述第一氧化层的第一部分为阻挡层，对所述衬底进行离子注入，以在所述衬底内形成源漏区。
具体而言，请参阅图2～图11，其为本实施例提供的半导体结构的制备方法的相应步骤对应的结构示意图，接下来将结合图2～图11对本实施例提供的半导体结构的制备方法进行详细说明。
参阅图2，执行步骤S100，提供衬底100，所述衬底100可以是硅衬底、锗衬底、锗硅衬底、砷化镓衬底、绝缘体上硅衬底等。所述衬底100内可以形成各种器件结构，如沟槽隔离结构、阱区等。
所述衬底100上形成有栅极结构200，所述栅极结构200可以包括栅电极及包裹所述栅电极的至少部分表面的绝缘层。
继续参阅图2，执行步骤S200，利用离子注入工艺在所述衬底100及所述栅极结构200的顶面注入所述第一惰性离子，以改变所述衬底100和所述栅极结构200顶面的界面态，从而降低所述衬底100和所述栅极结构200的顶面对气体的吸附扩散能力。所述第一惰性离子不提供电子或者空穴，不会影响器件的性能和各项参数，在一些实施例中，所述第一惰性离子可以为氮离子和/或碳离子，所述离子注入工艺可以为去耦等离子体注入工艺、低温等离子处理工艺或者远程等离子体处理工艺等。
在一些实施例中，在所述衬底100及所述栅极结构200的顶面注入的所述第一惰性离子的浓度为1E14atoms/cm2～1E16atoms/cm2。
如图3所示，执行步骤S300，在所述衬底100及所述栅极结构200上形成所述第一氧化层301，所述第一氧化层301顺形地覆盖所述衬底100及所述栅极结构200。为了便于后续描述，将所述第一氧化层301覆盖所述衬底100及所述栅极结构200顶面的部分称为第一部分，将所述第一氧化层301覆盖所述栅极结构200侧面的部分称为第二部分。
由于所述衬底100和所述栅极结构200顶面的界面态改变了，而所述栅极结构200侧面的界面态并未改变，因此所述衬底100和所述栅极结构200顶面对气体的吸附扩散能力小于所述栅极结构200的侧面对气体的吸附扩散能力，形成所述第一氧化层301时，工艺气体会在所述栅极结构200的侧面堆积较多，在所述衬底100和所述栅极结构200的顶面堆积较少，因此所述第一氧化层301的第一部分的厚度小于第二部分的厚度。
在一些实施例中，可以采用低压化学气相沉积工艺形成所述第一氧化层301，所述第一氧化层301的第一部分的厚度为30埃～80埃，所述第一氧化层301的第二部分的厚度为150埃～200埃。
如图4所示，在所述第一氧化层301上形成氮化层302，所述氮化层302顺形地覆盖所述第一氧化层301。在一些实施例中，可以在炉管中生长所述氮化层302，所述氮化层302的厚度可以为300埃～500埃。
请继续参阅图4，在所述氮化层302上形成第二氧化层303，所述第二氧化层303顺形地覆盖所述氮化层302。在一些实施例中，可以采用低压化学气相沉积工艺形成所述第二氧化层303，所述第二氧化层303的厚度可以为800埃～1000埃。
如图5所示，采用第一干法刻蚀工艺刻蚀并去除所述第一氧化层301的第一部分顶面覆盖的所述氮化层302和所述第二氧化层303。所述第一干法刻蚀工艺容易在去除所述氮化层302后立即停下来，具体来说，可以在刻蚀进行到刻蚀所述氮化层302时，进行离子种类的判断，若发现没有氮离子成分，则可以结束刻蚀进程，以避免继续对所述第一氧化层301的第一部分进行刻蚀。
刻蚀完成后，所述第一氧化层301的第一部分顶面覆盖的所述氮化层302和所述第二氧化层303被去除，所述第一氧化层301的第二部分及其顶面覆盖的所述氮化层302和所述第二氧化层303被完整保留下来，用作保护所述栅极结构200的侧墙，由于所述第一干法刻蚀工艺是各向同性的，所述第一氧化层301的第二部分及其顶面覆盖的所述氮化层302和所述第二氧化层303不会被刻蚀，因此侧墙不会被损伤，可以避免器件的性能和可靠性下降。
如图6所示，执行步骤S400，以所述第一氧化层301的第一部分为阻挡层，对所述栅极结构200两侧的所述衬底100进行离子注入，以在所述栅极结构200两侧的所述衬底100内形成源漏区400。由于此时所述衬底100上有所述阻挡层，对所述衬底100进行离子注入时不会产生遂穿效应。
如图7所示，沉积第三氧化层500，所述第三氧化层500顺形覆盖所述第一氧化层301的第一部分以及剩余的所述第二氧化层303(所述栅极结构侧面覆盖的所述第二氧化层303)。在一些实施例中，可以采用低压化学气相沉积工艺形成所述第三氧化层500，所述第三氧化层500的厚度可以为300埃～500埃。
为了便于后续的描述，将所述第一氧化层301的第一部分与其顶面覆盖的所述第三氧化层500称为堆叠层。
如图8所示，利用离子注入工艺在所述堆叠层的预定深度内注入所述第二惰性离子，以在所述堆叠层中形成刻蚀缓冲层511，所述第二惰性离子不提供电子或者空穴，不会影响器件的性能和各项参数。在一些实施例中，所述第二惰性离子可以为氮离子和/或碳离子，所述预定深度可以为30埃～80埃，所述离子注入工艺可以为去耦等离子体注入工艺、低温等离子处理工艺或者远程等离子体处理工艺等。
在一些实施例中，在所述堆叠层内注入的所述第二惰性离子的浓度为1E14atoms/cm2～1E16atoms/cm2。
请继续参阅图8，本实施例中，所述预定深度与所述第一氧化层301的第一部分的厚度相等，也即将所述第二惰性离子注入在所述第一氧化层301与所述第三氧化层500的交界面上，使得形成的所述刻蚀缓冲层511正好位于所述第一氧化层301与所述第三氧化层500之间(所述刻蚀缓冲层511的形成会消耗所述第一氧化层301与所述第三氧化层500的一部分)，但不应以此为限，所述第二惰性离子也可以注入所述第一氧化层301和/或所述第三氧化层500内，这并不影响本发明的实施例。
举例而言，所述第一氧化层301和所述第三氧化层500的材料均为氧化硅，所述第二惰性离子为氮离子，将氮离子注入氧化硅之后，氮离子与氧化硅结合形成氮氧化硅，这层氮氧化硅即为所述刻蚀缓冲层511；在形成所述刻蚀缓冲层511的同时，氮离子还可以对所述氮化层302进行加固，从而固化侧墙，提高侧墙的质量，防止侧墙坍塌；形成所述刻蚀缓冲层511之后，可以执行退火工艺，以修复氮离子注入造成的损伤。
如图9所示，采用第二干法刻蚀工艺刻蚀所述源漏区400顶面覆盖的所述堆叠层，具体是向下依次刻蚀所述源漏区400顶面覆盖的所述第三氧化层500，直至去除所述源漏区400顶面覆盖的所述刻蚀缓冲层511。
在所述刻蚀缓冲层511的缓冲下，所述第二干法刻蚀工艺容易在去除所述刻蚀缓冲层511后立即停下来。具体来说，可以在刻蚀进行到刻蚀所述刻蚀缓冲层511时，进行离子种类的判断，若发现没有氮离子成分，则可以结束刻蚀进程，以避免继续对所述刻蚀缓冲层511下方的所述第一氧化层301进行刻蚀。
刻蚀完成后，所述源漏区400顶面覆盖的所述第三氧化层500和所述刻蚀缓冲层511被去除，所述源漏区400顶面覆盖的所述第一氧化层301被保留，而所述衬底100的其他区域(所述源漏区400之外的区域)的所述堆叠层也被保留，被保留的所述堆叠层可以在后续工艺中保护所述衬底100。由于所述第二干法刻蚀工艺是各向同性的，所述源漏区400之外的区域的所述第三氧化层500不会被刻蚀，可以为所述衬底100提供较好的保护，避免器件的性能和可靠性下降。
如图10～图11所示，由于此时所述源漏区400上方覆盖的所述第一氧化层301较薄，可以采用等离子体刻蚀工艺轰击并去除所述源漏区400顶面覆盖的所述第一氧化层301，之后在所述源漏区400的顶面形成金属硅化物600。在一些实施例中，所述等离子体刻蚀工艺的工艺气体可以是氩等离子体。
综上，在本发明实施例提供的半导体结构的制备方法中，在衬底及栅极结构的顶面注入第一惰性离子从而改变所述衬底和所述栅极结构顶面的界面态，然后在所述衬底及所述栅极结构上顺形地形成第一氧化层，由于所述衬底和所述栅极结构顶面的界面态改变会降低对气体的吸附扩散能力，使得所述第一氧化层覆盖所述衬底及所述栅极结构顶面的第一部分的厚度小于覆盖所述栅极结构侧面的第二部分的厚度，相当于直接在所述衬底上形成了较薄的所述第一氧化层，工艺较为简单，且无需使用湿法刻蚀工艺，不会对所述第一氧化层或其他膜层结构造成损伤，避免器件的性能和可靠性下降，也不会影响器件各项参数；之后以所述第一氧化层的第一部分为阻挡层，对所述衬底进行离子注入，以在所述衬底内形成源漏区，由于有所述阻挡层的阻挡，对所述衬底进行离子注入时不会产生遂穿效应。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
还需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。
Claims (10)
1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，所述衬底上形成有栅极结构；
在所述衬底及所述栅极结构的顶面注入第一惰性离子；
在所述衬底及所述栅极结构上顺形地形成第一氧化层，所述第一氧化层的第一部分覆盖所述衬底及所述栅极结构的顶面，所述第一氧化层的第二部分覆盖所述栅极结构的侧面，且所述第一氧化层的第一部分的厚度小于第二部分的厚度；以及，
以所述第一氧化层的第一部分为阻挡层，对所述衬底进行离子注入，以在所述衬底内形成源漏区。
2.如权利要求1所述的半导体结构的制备方法，其特征在于，形成所述第一氧化层之后，对所述衬底进行离子注入以形成所述源漏区之前，所述制备方法还包括：
在所述第一氧化层上顺形地形成氮化层和第二氧化层；以及，
采用第一干法刻蚀工艺刻蚀并去除所述第一氧化层的第一部分顶面覆盖的所述氮化层和所述第二氧化层，所述第一氧化层的第二部分及其顶面覆盖的所述氮化层和所述第二氧化层构成用于保护所述栅极结构的侧墙。
3.如权利要求1所述的半导体结构的制备方法，其特征在于，所述第一惰性离子包括碳离子和/或氮离子。
4.如权利要求1所述的半导体结构的制备方法，其特征在于，所述第一氧化层的第一部分的厚度为30埃～80埃。
5.如权利要求1所述的半导体结构的制备方法，其特征在于，所述第一氧化层的第二部分的厚度为150埃～200埃。
6.如权利要求1～5中任一项所述的半导体结构的制备方法，其特征在于，在所述衬底内形成所述源漏区之后，所述制备方法还包括：
在所述第一氧化层上顺形地形成第三氧化层，所述第一氧化层的第一部分与其顶面覆盖的所述第三氧化层构成堆叠层；
在所述堆叠层的预定深度内注入第二惰性离子，以在所述堆叠层中形成刻蚀缓冲层；
采用第二干法刻蚀工艺刻蚀所述堆叠层覆盖所述源漏区和所述栅极结构顶面的部分，直至去除所述刻蚀缓冲层；以及，
采用等离子体刻蚀工艺去除所述堆叠层覆盖所述源漏区及所述栅极结构顶面的剩余部分，并在所述源漏区及所述栅极结构的顶面形成金属硅化物。
7.如权利要求6所述的半导体结构的制备方法，其特征在于，所述第二惰性离子包括碳离子和/或氮离子。
8.如权利要求6所述的半导体结构的制备方法，其特征在于，在所述衬底内形成所述源漏区之后，形成所述第三氧化层之前，在所述第一氧化层内注入所述第二惰性离子；或者，形成所述第三氧化层之后，在所述第一氧化层和/或所述第三氧化层内注入所述第二惰性离子。
9.如权利要求6所述的半导体结构的制备方法，其特征在于，所述预定深度与所述第一氧化层的第一部分的厚度相等。
10.如权利要求6所述的半导体结构的制备方法，其特征在于，所述等离子体刻蚀工艺的工艺气体为氩等离子体。
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|---|---|---|---|---|
| CN117410321A (zh) * | 2023-12-15 | 2024-01-16 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制造方法 |
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2023
- 2023-05-11 CN CN202310530612.0A patent/CN116364657A/zh active Pending
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| CN117410321B (zh) * | 2023-12-15 | 2024-03-01 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制造方法 |
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