CN116318143A - 高速数模转换器的误差校准电路 - Google Patents

Abstract

本申请公开了一种高速数模转换器的误差校准电路。包括：顺序连接的发送端电路、串并转换电路、数模转换器(DAC)、模数转换器(ADC)、校准电路和参考时钟发生电路，参考时钟发生电路输出参考时钟到模数转换器，校准电路根据误差校准类型控制数据类型，对于不同的误差校准类型，校准电路根据模数转换器的输出计算误差校准字并输出到数模转换器进行相应的误差校准，校准电路根据模数转换器对数模转换器的输出波形的上升沿的采样结果得到参考时钟校准字并输出到参考时钟发生电路；参考时钟校准和相位延时误差校准之间还包括子数模转换器顺序定位过程。本申请通过ADC和DAC结合方法，利用合理的参考时钟频率和多种校准方法，实现高精度的数模转换电路。

Description

高速数模转换器的误差校准电路

技术领域

本申请涉及集成电路技术领域，特别涉及一种高速数模转换器的误差校准电路。

背景技术

数模转换器(DAC)广泛应用于电子系统中。数字电路系统处理和产生的都是离散的数字信号，如果要通过信道传递信息，需要将离散数字信号转换为连续的模拟信号，并通过模拟电路处理后发送。DAC的输入为离散数字信号，并通过每一位数字的值(0或者1)和权重产生求和电压信号，

高速DAC是高速串行接口芯片、非相干/相干光芯片必不可少的组成部分，它的采样精度直接决定了芯片的整体性能。当前对芯片速率的诉求越来越高，然而高速率的DAC存在多种误差，严重降低了芯片性能。当前学界及工业界的研究中，有一些针对DAC本身进行优化，采用更优良的材料或者优化的工艺，但也带来工程实现的困难和成本的提高。总的来说，当前没有有效的针对高速DAC多种误差进行校准的技术。

发明内容

本申请的目的在于提供一种高速数模转换器的误差校准电路，通过模数转换器(ADC)和DAC结合方法，利用合理的参考时钟频率和多种校准方法，实现高精度的数模转换电路。

本申请公开了一种高速数模转换器的误差校准电路，包括：顺序连接的发送端电路、串并转换电路、数模转换器、模数转换器、校准电路和参考时钟发生电路，所述参考时钟发生电路输出参考时钟到所述模数转换器，所述数模转换器包括若干个子数模转换器，其中，所述参考时钟的分频比等于所述子数模转换器的个数*任意整数*所述发送端电路采用序列的长度+0.5，所述校准电路根据误差校准类型发送控制信号到所述发送端电路并控制所述发送端电路发送到所述串并转换电路的数据类型，对于不同的误差校准类型，所述校准电路根据所述模数转换器的输出计算误差校准字并输出到所述数模转换器进行相应的误差校准，所述校准电路根据所述模数转换器对数模转换器的输出波形的上升沿的采样结果得到参考时钟校准字并输出到所述参考时钟发生电路；

其中，所述校准电路对所述数模转换器的校准过程为偏置误差校准、比例误差校准、参考时钟校准、相位延时误差校准和单位延时误差校准，其中，所述参考时钟校准和所述相位延时误差校准之间还包括子数模转换器顺序定位过程。

在一个优选例中，所述发送端电路采用PRBS3、PRBS7或PRBS9序列，所述PRBS3序列的长度为7，所述发送端电路采用PRBS3序列时，所述子数模转换器的个数为4，所述任意整数取值为4，所述参考时钟的分频比为112.5T。

在一个优选例中，所述误差校准类型为偏置误差时，所述发送端电路发送的数据类型为：当前校准的子数模转换器的输入为正最大、负最大依次循环的数据，其他子数模转换器的输入全为0，所述校准电路的偏置误差校准过程包括：根据正最大和负最大或寄存器配置计算目标值；计算偏置误差；更新偏置误差控制字。

在一个优选例中，所述误差校准类型为比例误差时，所述发送端电路发送的数据类型为：当前校准的子数模转换器的输入为正最大、负最大依次循环的数据，其他子数模转换器的输入全为0，所述校准电路的比例误差校准过程包括：根据正最大和负最大或寄存器配置计算目标值；计算比例误差；更新比例误差控制字。

在一个优选例中，所述校准电路判断所述模数转换器输出的数据为正最大或负最大的过程包括：判断有且仅有一个值大于正阈值门限/小于负阈值门限，如满足该值为正最大/负最大；判断有两个以上值大于正阈值门限/小于负阈值门限，如满足则正阈值门限加1或负阈值门限减1；判断没有值大于正阈值门限/小于负阈值门限，如满足则计数器加1，如计数器达到计数门限，则正阈值门限减1或负阈值门限加1。

在一个优选例中，所述误差校准类型为参考时钟校准时，所述发送端电路发送的数据类型为：当前校准的子数模转换器的输入为正最大的数据，其他子数模转换器的输入全为负最大的数据；所述校准电路采用二分法或扫描法对所述模数转换器对数模转换器的输出波形的上升沿的采样结果进行处理得到所述参考时钟校准字。

在一个优选例中，所述校准电路进行子数模转换器顺序定位过程时，所述发送端电路发送的数据类型为：当前校准的子数模转换器的输入为PRBS3序列，其他子数模转换器的输入全为负最大的数据，所述子数模转换器顺序定位过程包括：确定找到第一个1，依次判断经过16、8、8、24个数据是否找到后续的1，如是则锁定这些1是来自哪个子数模转换器以及是PRBS3的哪一位数据并分别表示为dac_idx和prbs_idx。

在一个优选例中，所述校准电路进行相位延时误差校准时，所述发送端电路发送的数据类型为PRBS3序列，所述校准电路的相位延时误差校准过程包括：根据子数模转换器顺序定位过程中得到的dac_idx和prbs_idx确定上升沿的位置，并根据公式hr(n+1)＝hr(n)+g*(Dr(n)-Vth)计算相位延时控制字，其中，hr(n+1)和hr(n)分别是n+1时刻和n时刻的相位延时控制字，g是调整速率，Dr(n)是n时刻的上升沿的采样值，Vth是寄存器配置的偏移值。

在一个优选例中，所述校准电路进行单位延时误差校准时，所述发送端电路发送的数据类型为PRBS3序列，所述校准电路的单位延时误差校准过程包括：根据子数模转换器顺序定位过程中得到的dac_idx和prbs_idx确定下降沿的位置，并根据公式hf(n+1)＝hf(n)+g*(Df(n)-Vth)计算单位延时控制字，其中，hf(n+1)和hr(n)分别是n+1时刻和n时刻的单位延时控制字，g是调整速率，Df(n)是n时刻的下降沿的采样值，Vth是寄存器配置的偏移值。

在一个优选例中，还包括：定位失败保护电路，如相位延时控制字或单位延时控制字全为1或全为0，将子数模转换器顺序定位过程中得到的dac_idx逐渐加1，prbs_idx保持不变，并逐次计算每个子数模转换器对应的相位延时控制字或单位延时控制字，若每次计算获得的若干个子数模转换器中均具有饱和的相位延时控制字或单位延时控制字，则选择饱和的相位延时控制字或单位延时控制字个数最少的一组相位延时控制字或单位延时控制字。

本申请实施方式中，具有以下有益效果：

1.采用DAC和ADC结合的方法，利用合理的参考时钟频率，设计了DAC校准电路，具有较高的校准精度。采用前台校准(在芯片正式工作前进行校准)，对功耗没有影响。只需增加一个低速率ADC和数字电路，面积影响较小。

2.利用采样电路对DAC输出信号进行采样，数字电路根据校准方法，包括偏置误差、比例误差、相位延时误差和单位延时误差的校准方法，以及参考时钟的校准方法和子DAC顺序的定位方法，完成DAC的误差校准，具有全面的误差类型校准，大幅度提高了DAC的性能。

3.设计了子DAC定位失败的保护电路，提高了系统的稳定性和鲁棒性。

本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。

附图说明

图1是根据本申请一个实施例中的高速数模转换器的误差校准电路的结构示意图。

图2是根据本申请一个实施例中的DAC输出波形及ADC采样点。

图3是根据本申请一个实施例中的ADC和DAC的采样关系。

图4是根据本申请一个实施例中的DAC校准流程的示意图。

图5是根据本申请一个实施例中的偏置误差校准流程的示意图。

图6是根据本申请一个实施例中的比例误差校准流程的示意图。

图7是根据本申请一个实施例中的正最大值的判断方法的流程示意图。

图8是根据本申请一个实施例中的参考时钟校准方法的流程示意图。

图9是根据本申请一个实施例中的子DAC顺序定位方法的流程示意图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。

本申请的一个实施例中涉及一种高速数模转换器的误差校准电路，其结构如图1所示，包括：顺序耦合的发送端电路101、串并转换电路102、数模转换器(DAC)103、模数转换器(ADC)104、数模转换器的校准电路105和参考时钟发生电路106。可以理解，数模转换器104负责把离散数字信号转换成连续模拟信号，并送给后级的模拟电路进行处理，或者直接通过信道发送至接受侧电路。为了实现高速率DAC的误差校准，本申请设计了一种结合了高速DAC和高速模数转换器(ADC)的校准电路。

具体的，发送端电路101根据校准电路的控制信号发送不同的数据类型，不同的数据类型适用于不同误差的校准。发送端电路101的发送数据经过串并转换电路102后送入数模转换器(DAC)103中，转换为模拟信号后送入模数转换器(ADC)104中，随后转换为数字信号并送入校准电路105中进行校准，ADC 104的输出数据由寄存器转为并行数据(并行度4，不局限于4)送入校准电路105。参考时钟发生电路106产生参考时钟送给ADC 104并作为ADC104的采样触发信号。数模转换器校准电路105通过分析送入的数据，得到参考时钟校准字并送入参考时钟发生电路106，并得到偏置误差、比例误差、相位延时误差和单位延时误差的校准字并送入DAC 103中进行校准。

在一个实施例中，DAC 103由多个子数模转换器(子DAC)组成(例如，可以采用四个子DAC1、子DAC2、子DAC3、子DAC4组成)，多个子DAC顺序采样，从而利用低速的子DAC实现高速率的DAC。

其中，所述参考时钟的分频比等于所述子数模转换器的个数*任意整数*所述发送端电路采用序列的长度+0.5。在一个实施例中，所述发送端电路采用PRBS3、PRBS7或PRBS9序列。

通过设计合理的发送端数据类型、子DAC个数以及参考时钟频率，可以实现如图2和图3所示的采样顺序。实际上，参考时钟频率和子DAC数目的关系需要满足：参考时钟分频比＝子DAC个数*发送端电路数据序列的长度*M+0.5，其中M是任意整数。比如，发送端采用PRBS3序列(周期为7的伪随机序列，0010111或者0100111)，子DAC个数为4，参考时钟频率为112.5T。那么每间隔112.5T，ADC 104可以采样一个DAC 103的输出。假设DAC 103的输入为1011(每一位分别对应子DAC1、子DAC2、子DAC3、子DAC4的输入)，那么DAC 103的输出模拟电压波形如图2的曲线所示，ADC 104的每次采样点是在曲线上前移0.5UI，如图2中的圆点所示。图3进一步给出了ADC和DAC的采样关系，ADC可以完整采样得到PRBS3序列点以及序列之间0.5UI的点。

图4是根据本申请一个实施例中的DAC校准流程的示意图。所述校准电路对所述数模转换器的校准过程为偏置误差校准、比例误差校准、参考时钟校准、相位延时误差校准和单位延时误差校准。所述参考时钟校准和所述相位延时误差校准之间还包括子数模转换器顺序定位过程。图5是根据本申请一个实施例中的偏置误差校准流程的示意图。为了对不同误差进行校准，发送端需要发送不同类型的数据，如表1所示。

表1发送端电路在不同校准流程中发送的数据类型

在一个实施例中，所述误差校准类型为偏置误差时，所述发送端电路发送的数据类型为：当前校准的子数模转换器的输入为正最大、负最大依次循环的数据，其他子数模转换器的输入全为0。所述校准电路的偏置误差校准过程包括：根据正最大和负最大或寄存器配置计算目标值；计算偏置误差；更新偏置误差控制字；判断全部子DAC是否校准完成，如果是则结束，如果不是则切换子DAC和发送端数据。图5是根据本申请一个实施例中的偏置误差校准流程的示意图。

在一个实施例中，所述误差校准类型为比例误差时，所述发送端电路发送的数据类型为：当前校准的子数模转换器的输入为正最大、负最大依次循环的数据，其他子数模转换器的输入全为0。所述校准电路的比例误差校准过程包括：根据正最大和负最大或寄存器配置计算目标值；计算比例误差；更新比例误差控制字；判断全部子DAC是否校准完成，如果是则结束，如果不是则切换子DAC和发送端数据。图6是根据本申请一个实施例中的比例误差校准流程的示意图。

实际上，上文提到了正最大值和负最大值需要通过算法判断每拍收到的4个数据中是否有正最大值和负最大值，如图7所示。图7给出了利用正阈值判断每拍是否有正最大值的方法，同理负阈值可以用相同方法得到，也可以利用正阈值加上寄存器配置值得到。

具体的，所述校准电路判断所述模数转换器输出的数据为正最大或负最大的过程包括：判断有且仅有一个值大于正阈值门限/小于负阈值门限，如满足该值为正最大/负最大；判断有两个以上值大于正阈值门限/小于负阈值门限，如满足则正阈值门限加1或负阈值门限减1；判断没有值大于正阈值门限/小于负阈值门限，如满足则计数器加1，如计数器达到计数门限，则正阈值门限减1或负阈值门限加1。

参考时钟被用于触发ADC 104进行采样，如果参考时钟偏离数据中心点过远，会导致ADC 104无法采样到准确的信号，等效于DAC 103上存在一个较大的延时误差。参考时钟校准方法通过对上升沿的采样，利用二分法或者扫描法找到最优控制字。

在一个实施例中，所述误差校准类型为参考时钟校准时，所述发送端电路发送的数据类型为：当前校准的子数模转换器的输入为正最大的数据，其他子数模转换器的输入全为负最大的数据。所述校准电路采用二分法或扫描法对所述模数转换器对数模转换器的输出波形的上升沿的采样结果进行处理得到所述参考时钟校准字。

图8是根据本申请一个实施例中的参考时钟校准方法的流程示意图。具体的，首先找到最大值，得到上升沿的值，多次采样得到平均值，判断全部子DAC是否校准完成，如果不是则切换子DAC和发送端数据，如果是则判断当前状态，利用用二分法或者扫描法找到控制字，判断是否达到停止条件，如果是则结束，如果不是则切换控制字。

在一个实施例中，所述校准电路进行子数模转换器顺序定位过程时，所述发送端电路发送的数据类型为：当前校准的子数模转换器的输入为PRBS3序列，其他子数模转换器的输入全为负最大的数据。所述子数模转换器顺序定位过程包括：确定找到第一个1，依次判断经过16、8、8、24个数据是否找到后续的1，如是则锁定这些1是来自哪个子数模转换器以及是PRBS3的哪一位数据并分别表示为dac_idx和prbs_idx。

如上文所述，除非采用特殊的数据类型(只有一个子DAC有值)，在正常的PRBS3序列下，我们无法知道校准电路中接收到的第一个数据来源于哪一个子DAC，因此需要进行子DAC顺序定位。如图9所示，此时发送端电路发送的数据类型是1个子DAC为PRBS3的数据，其他子DAC全为负最大。因此我们对收到的数据进行判决，大于正阈值的为1，小于的为0。那么有值的子DAC收到的数据应当为0010111或者0100111的顺序。以0010111为例，电路在第一次收到1的时候开始计数，如果收到的是0010111中的第一个1，那么在收到第16个数据的时候(例如，4个子DAC)，此刻数据应当为0010111中的第二个1，以此类推可以判断接下来的多个1，其计数门限为16、8、8、24、16、8、8、……。图9所示的设计是找到第5个1后即认为锁定了序列。此刻电路可以判断得到送入校准电路的四个数据，分别是哪一个子DAC采样得到，以及是PRBS3序列中的哪一位数据。结果分别命名为dac_idx和prbs_idx，将会在相位延迟误差和单位延迟误差校准中使用。

在一个实施例中，所述校准电路进行相位延时误差校准时，所述发送端电路发送的数据类型为PRBS3序列，所述校准电路的相位延时误差校准过程包括：根据子数模转换器顺序定位过程中得到的dac_idx和prbs_idx确定上升沿的位置，并根据公式hr(n+1)＝hr(n)+g*(Dr(n)-Vth)计算相位延时控制字，其中，hr(n+1)和hr(n)分别是n+1时刻和n时刻的相位延时控制字，g是调整速率，Dr(n)是n时刻的上升沿的采样值，Vth是寄存器配置的偏移值。

在一个实施例中，所述校准电路进行单位延时误差校准时，所述发送端电路发送的数据类型为PRBS3序列，所述校准电路的单位延时误差校准过程包括：根据子数模转换器顺序定位过程中得到的dac_idx和prbs_idx确定下降沿的位置，并根据公式hf(n+1)＝hf(n)+g*(Df(n)-Vth)计算单位延时控制字，其中，hf(n+1)和hr(n)分别是n+1时刻和n时刻的单位延时控制字，g是调整速率，Df(n)是n时刻的下降沿的采样值，Vth是寄存器配置的偏移值。

对于校准电路每次收到的数据(ADC送过来的)，都用两个值(dac_idx，prbs_idx)来标注，dac_idx指示这个数据是哪个子DAC采样到的，prbs_idx指示这个数据是PRBS3序列中的哪个数据。当prbs_idx是已知PRBS3序列(0010111)的上升沿(第二和第三个数之间、第四和第五个数之间)和下降沿(第三和第四个数之间，第七和第一个数之间)的时候，这个数就是我们要找的数。校准电路就根据这个数去计算误差，然后根据dac_idx去更新对应子DAC的控制字(每个子DAC有独立的控制字).

通过采样上升沿和下降沿的值得到相位延时和单位延时的校准误差，并将误差送至更新电路，利用LMS算法得到误差控制字。同时，上升沿和下降沿位置的定位是利用子DAC顺序定位方法中结果直接得到。由于相位延时和单位延时会同时影响上升沿和下降沿的值，但影响方向相反，而输出的控制字实际上是控制上升沿和下降沿，因此两个控制字的计算方法如公式(1)和(2)所示：

上升沿：hr(n+1)＝hr(n)+g*(Dr(n)-Vth)(1)

下降沿：hf(n+1)＝hf(n)+g*(Df(n)-Vth)(2)

其中hr(n+1)和hr(n)分别是n+1时刻和n时刻的上升沿控制字，hf(n+1)和hf(n)分别是n+1时刻和n时刻的下降沿控制字。g是调整速率，能够根据持续时间自适应调整。Dr(n)和Df(n)分别是n时刻的上升沿和下降沿的采样值，Vth是寄存器配置的偏移值。

在一个实施例中，校准电路还包括：定位失败保护电路，如相位延时控制字或单位延时控制字全为1或全为0，将子数模转换器顺序定位过程中得到的dac_idx逐渐加1，prbs_idx保持不变，并逐次计算每个子数模转换器对应的相位延时控制字或单位延时控制字，若每次计算获得的若干个子数模转换器中均具有饱和的相位延时控制字或单位延时控制字，则选择饱和的相位延时控制字或单位延时控制字个数最少的一组相位延时控制字或单位延时控制字。

子DAC顺序定位会决定相位延时校准和单位延时校准的结果，因此需要设计保护电路，在子DAC定位失败时候仍然能够正确完成后续流程。当检测到skew饱和时候，将子DAC定位方法得到的dac_idx顺序加1，prbs_idx(即PRBS的顺序)保持不变，重新进行相位延时误差和单位延时误差的校准。最多重复4次(子DAC数)，若4次均出现饱和，则选择饱和数最少的那一次，作为最后输出结果。

需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

可以在本文中使用术语“耦合到”及其派生词。“耦合”可以表示两个或更多个元件直接物理或电接触。然而，“耦合”还可以意味着两个或更多个元件间接地彼此接触，但是仍然彼此协作或相互作用，并且可以意味着一个或多个其他元件在被称为彼此耦合的元素之间耦合或连接。

本说明书包括本文所描述的各种实施例的组合。对实施例的单独提及(例如“一个实施例”或“一些实施例”或“优选实施例”)不一定是指相同的实施例；然而，除非指示为是互斥的或者本领域技术人员很清楚是互斥的，否则这些实施例并不互斥。应当注意的是，除非上下文另外明确指示或者要求，否则在本说明书中以非排他性的意义使用“或者”一词。

在本说明书提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。

Claims (10)

1.一种高速数模转换器的误差校准电路，其特征在于，包括：顺序连接的发送端电路、串并转换电路、数模转换器、模数转换器、校准电路和参考时钟发生电路，所述参考时钟发生电路输出参考时钟到所述模数转换器，所述数模转换器包括若干个子数模转换器，其中，所述参考时钟的分频比等于所述子数模转换器的个数*任意整数*所述发送端电路采用序列的长度+0.5，所述校准电路根据误差校准类型发送控制信号到所述发送端电路并控制所述发送端电路发送到所述串并转换电路的数据类型，对于不同的误差校准类型，所述校准电路根据所述模数转换器的输出计算误差校准字并输出到所述数模转换器进行相应的误差校准，所述校准电路根据所述模数转换器对数模转换器的输出波形的上升沿的采样结果得到参考时钟校准字并输出到所述参考时钟发生电路；

其中，所述校准电路对所述数模转换器的校准过程为偏置误差校准、比例误差校准、参考时钟校准、相位延时误差校准和单位延时误差校准，其中，所述参考时钟校准和所述相位延时误差校准之间还包括子数模转换器顺序定位过程。

2.如权利要求1所述的电路，其特征在于，所述发送端电路采用PRBS3、PRBS7或PRBS9序列，所述PRBS3序列的长度为7，所述发送端电路采用PRBS3序列时，所述子数模转换器的个数为4，所述任意整数取值为4，所述参考时钟的分频比为112.5T。

3.如权利要求1所述的电路，其特征在于，所述误差校准类型为偏置误差时，所述发送端电路发送的数据类型为：当前校准的子数模转换器的输入为正最大、负最大依次循环的数据，其他子数模转换器的输入全为0，所述校准电路的偏置误差校准过程包括：根据正最大和负最大或寄存器配置计算目标值；计算偏置误差；更新偏置误差控制字。

4.如权利要求1所述的电路，其特征在于，所述误差校准类型为比例误差时，所述发送端电路发送的数据类型为：当前校准的子数模转换器的输入为正最大、负最大依次循环的数据，其他子数模转换器的输入全为0，所述校准电路的比例误差校准过程包括：根据正最大和负最大或寄存器配置计算目标值；计算比例误差；更新比例误差控制字。

5.如权利要求3或4所述的电路，其特征在于，所述校准电路判断所述模数转换器输出的数据为正最大或负最大的过程包括：判断有且仅有一个值大于正阈值门限/小于负阈值门限，如满足该值为正最大/负最大；判断有两个以上值大于正阈值门限/小于负阈值门限，如满足则正阈值门限加1或负阈值门限减1；判断没有值大于正阈值门限/小于负阈值门限，如满足则计数器加1，如计数器达到计数门限，则正阈值门限减1或负阈值门限加1。

6.如权利要求1所述的电路，其特征在于，所述误差校准类型为参考时钟校准时，所述发送端电路发送的数据类型为：当前校准的子数模转换器的输入为正最大的数据，其他子数模转换器的输入全为负最大的数据；所述校准电路采用二分法或扫描法对所述模数转换器对数模转换器的输出波形的上升沿的采样结果进行处理得到所述参考时钟校准字。

7.如权利要求1所述的电路，其特征在于，所述校准电路进行子数模转换器顺序定位过程时，所述发送端电路发送的数据类型为：当前校准的子数模转换器的输入为PRBS3序列，其他子数模转换器的输入全为负最大的数据，所述子数模转换器顺序定位过程包括：确定找到第一个1，依次判断经过16、8、8、24个数据是否找到后续的1，如是则锁定这些1是来自哪个子数模转换器以及是PRBS3的哪一位数据并分别表示为dac_idx和prbs_idx。

8.如权利要求7所述的电路，其特征在于，所述校准电路进行相位延时误差校准时，所述发送端电路发送的数据类型为PRBS3序列，所述校准电路的相位延时误差校准过程包括：根据子数模转换器顺序定位过程中得到的dac_idx和prbs_idx确定上升沿的位置，并根据公式hr(n+1)＝hr(n)+g*(Dr(n)-Vth)计算相位延时控制字，其中，hr(n+1)和hr(n)分别是n+1时刻和n时刻的相位延时控制字，g是调整速率，Dr(n)是n时刻的上升沿的采样值，Vth是寄存器配置的偏移值。

9.如权利要求7所述的电路，其特征在于，所述校准电路进行单位延时误差校准时，所述发送端电路发送的数据类型为PRBS3序列，所述校准电路的单位延时误差校准过程包括：根据子数模转换器顺序定位过程中得到的dac_idx和prbs_idx确定下降沿的位置，并根据公式hf(n+1)＝hf(n)+g*(Df(n)-Vth)计算单位延时控制字，其中，hf(n+1)和hr(n)分别是n+1时刻和n时刻的单位延时控制字，g是调整速率，Df(n)是n时刻的下降沿的采样值，Vth是寄存器配置的偏移值。

10.如权利要求8或9所述的电路，其特征在于，还包括：定位失败保护电路，如相位延时控制字或单位延时控制字全为1或全为0，将子数模转换器顺序定位过程中得到的dac_idx逐渐加1，prbs_idx保持不变，并逐次计算每个子数模转换器对应的相位延时控制字或单位延时控制字，若每次计算获得的若干个子数模转换器中均具有饱和的相位延时控制字或单位延时控制字，则选择饱和的相位延时控制字或单位延时控制字个数最少的一组相位延时控制字或单位延时控制字。

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