CN116314338B - 一种半导体结构及其制备方法 - Google Patents
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Abstract
本发明涉及半导体技术领域，提供了一种半导体结构及其制备方法。一种半导体结构包括漏极；N+型衬底层，第一P型基区、第二P型基区以及第三P型基区；第一P+离子注入区、第三P+离子注入区、第四P+离子注入区；第一N+离子注入区，连接所述第一P型基区与所述第二P型基区；所述第一N+离子注入区作为所述半导体结构的部分导电沟道；第二P+离子注入区；第二N+离子注入区，与所述第一N+离子注入区之间设置有所述第三P+离子注入区；第三N+离子注入区；第一栅极区；第二栅极区；源极。本发明具有改善雪崩电流通路、降低体二极管性能退化以及提高器件高可靠性的特性。
Description
技术领域
本发明属于半导体器件技术领域，具体涉及一种半导体结构及其制备方法。
背景技术
碳化硅材料作为宽禁带半导体材料，比硅材料具有更优异的特性，禁带宽度是硅的3倍，临界击穿电场是硅的10倍，热导率是硅的4倍。使用碳化硅材料制成的功率器件比硅器件具有更高的工作频率、更小的损耗以及更高的工作温度和功率密度，热别适合应用于高压、大功率、高温、抗辐射的电力电子器件中。
近年来，碳化硅金属氧化物场效应晶体管（SiC MOSFET）被推向功率器件市场。在相同耐压能力下，SiC MOSFET比传统的硅绝缘栅双极场效应晶体管（Si IGBT）具有更高的工作温度、更低的开关损耗以及更高的开关频率。虽然SiC MOSFET性能优异，但是SiCMOSFET器件内部由于材料缺陷以及位错等原因，重复雪崩状态下体二极管性能退化严重，降低器件可靠性。同时，体二极管性能的退化，导致器件性能稳定性差异，大大增加应用系统的风险。如何解决SiC MOSFET在雪崩状态下的性能退化问题，提升器件稳定性，成为了亟待解决的技术问题。
发明内容
为了解决背景技术中的至少一个技术问题，本发明提出了一种半导体结构，在通过在SiC MOSFET旁集成耗尽型JFET结构，利用JFET与MOSFET沟道夹断能力的差异，改变器件雪崩电流路径，提升SiC MOSFET器件抗雪崩能力以及器件可靠性。
根据本发明的第一个方面，本发明首先提供了一种半导体结构，所该结构包括：
漏极；
N+型衬底层，与所述漏极欧姆接触；
N-型外延层，位于所述N+型衬底层上，且远离所述N+型衬底层的一侧依次形成有间隔分布的第一P型基区、第二P型基区以及第三P型基区；
第一P+离子注入区、第三P+离子注入区、第四P+离子注入区，分别覆盖所述第一P型基区、所述第二P型基区以及所述第三P型基区的部分顶面；
第一N+离子注入区，连接所述第一P型基区与所述第二P型基区，且覆盖所述第一P型基区以及所述第二P型基区的部分顶面；所述第一N+离子注入区作为所述半导体结构的部分导电沟道；
第二P+离子注入区，覆盖所述第一N+离子注入区的部分顶面；
第二N+离子注入区，覆盖所述第二P型基区部分顶面，与所述第一N+离子注入区之间设置有所述第三P+离子注入区；
第三N+离子注入区，覆盖所述第三P型基区，位于所述第四P+离子注入区靠近第二P型基区的一侧；
第一栅极区，位于所述第一N+离子注入区的上方，且覆盖所述第二P+离子注入区顶面；
第二栅极区，横跨所述第二P型基区以及所述第三P型基区的上方；
源极，位于所述N-型外延层上方，且覆盖第一栅极区与第二栅极区。
进一步的，所述第一N+离子注入区底面分别低于所述第一P+离子注入区、第二P+离子注入区以及第三P+离子注入区的底面；
所述第二N+离子注入区底面低于所述第三P+离子注入区底面；
所述第三N+离子注入区底面低于所述第四P+离子注入区底面。
进一步的，所述第一P+离子注入区、第二P+离子注入区、第三P+离子注入区、第四P+离子注入区均与所述N-型外延层顶面齐平；
所述第一N+离子注入区、第二N+离子注入区、第三N+离子注入区均与所述N-型外延层顶面齐平。
进一步的，所述第一N+离子注入区呈现U型结构，所述第二N+离子注入区与所述第三N+离子注入区均为方形结构。
进一步的，所述第一P型基区、第二P型基区、第三P型基区掺杂介质均为P型离子且掺杂浓度相同，所述P型离子掺杂浓度范围为1e16-5e18cm-3。
进一步的，所述第一P+离子注入区、第二P+离子注入区、第三P+离子注入区和第四P+离子注入区掺杂介质均为P型离子且掺杂浓度相同，所述P型离子掺杂浓度范围为6e18-5e19cm-3。
进一步的，所述第一N+离子注入区、第二N+离子注入区与第三N+离子注入区掺杂介质均为N型离子且掺杂浓度相同，所述N型离子的掺杂浓度范围为1e17-1e19cm-3。
进一步的，所述第一栅极区包括第一栅极和第一绝缘介质层；
所述第一栅极，覆盖所述第二P+离子注入区的部分顶面；
所述第一绝缘介质层，包裹所述第一栅极外周，以使所述第一栅极与所述源极绝缘接触。
进一步的，所述第二栅极区包括栅极氧化层、第二栅极以及第二绝缘介质层，
所述栅极氧化层，横跨所述第二P型基区和第三P型基区，且覆盖所述第二N+离子注入区和第三N+离子注入区的部分顶面；
所述第二栅极，位于所述栅极氧化层上；
所述第二绝缘介质层，包裹所述第二栅极与栅极氧化层的外周，以使所述第二栅极与所述源极绝缘接触。
进一步的，所述半导体结构还包括：依次间隔分布的第一源极欧姆接触区、第二源极欧姆接触区和第三源极欧姆接触区；
所述第一源极欧姆接触区，覆盖所述第一P+离子注入区顶面和第一N+离子注入区的部分顶面；
所述第二源极欧姆接触区，设置于所述第一栅极区和第二栅极区之间，覆盖所述第三P+离子注入区顶面以及第一N+离子注入区和第二N+离子注入区的部分顶面；
所述第三源极欧姆接触区，覆盖所述第三N+离子注入区的部分顶面和所述第四P+离子注入区顶面。
根据本发明的第二个方面，本发明还提供了一种半导体的制备方法，包括：
S100，提供一N+型衬底，并在所述N+型衬底上生长N-型外延层；
S200，在所述N-型外延层远离所述N+型衬底的表面进行P型离子注入，依次形成间隔分布的第一P型基区、第二P型基区以及第三P型基区；
S300，在所述第一P型基区与第二P型基区的部分顶面进行N型离子注入，形成连接所述第一P型基区与第二P型基区的第一N+离子注入区；并在所述第二P型基区和第三P型基区的部分顶面进行N型离子注入，形成第二N+离子注入区和第三离子注入区；
S400，在所述第一P型基区、第二P型基区以及第三P型基区的部分顶面进行P型离子注入，分别形成第一P+离子注入区、第三P+离子注入区和第四P+离子注入区；并在所述第一N+离子注入区的部分顶面进行P型离子注入，形成第二P+离子注入区；
S500，对进行P型和N型离子注入之后的半导体结构进行退火，所述退火温度为1700-2000℃；
S600，形成位于所述第一N+离子注入区上的第一栅极区，以及横跨所述第二P型基区以及所述第三P型基区上方的第二栅极区；
S700，在所述N-型外延层上沉积形成覆盖所述第一栅极区和第二栅极区的源极；
S800，在所述N+型衬底层远离所述N-型外延层的一侧沉积形成漏极。
进一步的，所述S600包括：
S610，在所述N-型外延层上生长栅极氧化层；
S620，蚀刻所述栅极氧化层，形成横跨所述第二P型基区和第三P型基区的栅极氧化层，该栅极氧化层覆盖所述第二N+离子注入区和第三N+离子注入区部分顶面；
S630，在所述N-型外延层表面沉积金属材料形成栅极层，并蚀刻所述栅极层形成位于所述第二P+离子注入区顶面的第一栅极，以及位于所述栅极氧化层顶面的第二栅极；
S640，在所述N-型外延层和所述第一栅极、第二栅极表面沉积介质层薄膜并蚀刻所述介质层薄膜，形成包裹所述第一栅极的第一绝缘介质层，以及包裹所述第二栅极和栅极氧化层的第二绝缘介质层。
进一步的，在所述S640之后，S700之前，所述制备方法还包括：
S650，在所述N-型外延层剩余表面沉积欧姆接触金属材料并退火，形成相间隔的第一源极欧姆接触区、第二源极欧姆接触区和第三源极欧姆接触区。
通过本发明技术方案，可以获得如下技术效果：
（1）本发明中带耗尽型JFET结构的SiC MOSFET可改变雪崩电流泄放路径，降低MOSFET结构体二极管性能退化，改善器件抗雪崩能力以及提升器件可靠性；
（2）本发明制作工艺与主流SiC MOSFET制作工艺兼容，工艺流程简单，成本低，适合于大规模生产。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明中的一种半导体结构示意图；
图2为本发明中的一种半导体结构各区域示意图；
图3为传统SiC MOSFET器件体二极管结构及雪崩状态下电流路径示意图；
图4为本发明的一种半导体结构在雪崩状态下的电流路径示意图；
图5为实验中本发明的一种半导体结构在雪崩状态下的电流路径示意图；
图6至图14为本发明的一种半导体结构制备方法中各步骤中间产物的结构示意图；
附图标记：1-N+型衬底层，2-N-型外延层，3-第一P型基区，4-第二P型基区，5-第三P型基区，6-第一N+离子注入区，7-第二N+离子注入区，8-第三N+离子注入区，9-第一P+离子注入区，10-第二P+离子注入区，11-第三P+离子注入区，12-第四P+离子注入区，13-第一源极欧姆接触区，14-第二源极欧姆接触区，15-第三源极欧姆接触区，16-第一栅极，17-第二栅极，18-栅极氧化层，19-第一绝缘介质层，20-第二绝缘介质层，21-源极，22-漏极欧姆接触层，23-漏极，24-第一端部，25-第二端部，26-连接部。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的全部其他实施例，都属于本发明保护的范围。
需要说明的是，本申请的说明书和权利要求书中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同的对象，而不是用于描述特定顺序。本申请实施例的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。
相关技术中，如说明书附图3所示的传统SiC MOSFET器件体二极管结构及雪崩状态下的电流路径，传统SiC MOSFET结构在发生雪崩击穿时，击穿点位于体二极管内，容易导致体二极管性能退化，引起电特性漂移，降低器件可靠性。因此，本发明提供一种区别于传统SiC MOSFET器件的半导体结构，解决SiC MOSFET器件在雪崩状态下的性能退化问题。
根据本发明的一个实施例，图1为本发明中的一种半导体结构示意图，如图1所示，本发明提供的一种半导体结构，该结构包括：
漏极23；
N+型衬底层1，与漏极23欧姆接触；
N-型外延层2，位于N+型衬底层1上，且远离N+型衬底层1的一侧依次形成有间隔分布的第一P型基区3、第二P型基区4以及第三P型基区5；
第一P+离子注入区9、第三P+离子注入区11、第四P+离子注入区12，分别覆盖第一P型基区3、第二P型基区4以及第三P型基区5的部分顶面；
第一N+离子注入区6，连接第一P型基区3与第二P型基区4，且覆盖第一P型基区3以及第二P型基区4的部分顶面；第一N+离子注入区6作为半导体结构的部分导电沟道；
第二P+离子注入区10，覆盖第一N+离子注入区6的部分顶面；
第二N+离子注入区7，覆盖第二P型基区4部分顶面，与第一N+离子注入区6之间设置有第三P+离子注入区11；
第三N+离子注入区8，覆盖第三P型基区5，位于第四P+离子注入区12靠近第二P型基区4的一侧；
第一栅极区，位于第一N+离子注入区6的上方，且覆盖第二P+离子注入区10顶面；
第二栅极区，横跨第二P型基区4以及第三P型基区5的上方；
源极21，位于N-型外延层2上方，且覆盖第一栅极区与第二栅极区。
在本实施例中，上述半导体结构由下到上依次分布有漏极23、N+型衬底层1、N-型外延层2、P型基区、N+离子注入区、P+离子注入区、栅极区和源极21；其中，P型基区、N+离子注入区、P+离子注入区被N-型外延层2包裹，P型基区包括第一P型基区3、第二P型基区4以及第三P型基区5，N+离子注入区包括第一N+离子注入区6、第二N+离子注入区7和第三N+离子注入区8，栅极区包括第一栅极区和第二栅极区。
所述漏极23设置于半导体结构的最底层，可选的，漏极23材料为Ti、Ni和Ag等金属材料，具体可根据实际需求选择。可选的，在漏极23靠近衬底层的表面形成有漏极欧姆接触层22，其材料为Ti和Ni等金属材料，具体掺杂浓度值可根据实际需求选择。
所述N+型衬底层1通过所述漏极欧姆接触层22与所述漏极23欧姆接触。所述N+型衬底层1为在碳化硅材料中掺杂N型离子形成的衬底层，可选的，N+型衬底层1掺杂介质为N，掺杂浓度为1e19-5e19cm-3，衬底厚度范围为200-400微米，具体掺杂浓度值可根据实际需求选择。
所述N-型外延层2通过在所述N+型衬底层1远离所述漏极23的表面外延生长形成。可选的，所述N-型外延层2掺杂介质为N，掺杂浓度为1e14-1e17cm-3，外延层厚度范围为2-40微米，具体掺杂浓度值可根据实际需求选择。
所述P型基区、N+型离子注入区以及P+离子注入区均设置于所述N-型外延层2内，具体结构不限。其中，所述P型基区包括间隔设置的第一P型基区3、第二P型基区4以及第三P型基区5，可选的，所述第一P型基区3、第二P型基区4以及第三P型基区5底面齐平。所述第一P型基区3、第二P型基区4和第三P型基区5掺杂介质均为P型离子且掺杂浓度相同，P型离子掺杂浓度范围为1e16-5e18cm-3，具体掺杂浓度值可根据实际需求选择。本实施例中，所述P型基区的掺杂介质为Al离子。
需要说明的是，基于所述P型基区、N+型离子注入区以及P+离子注入区的位置设计，如图4所示，所述第一P型基区3处形成有第一体二极管，所述第二P型基区4处形成有第二体二极管，所述第三P型基区5处形成有第三体二极管。
所述N+离子注入区包括间隔分布的第一N+离子注入区6、第二N+离子注入区7和第三N+离子注入区8。所述第一N+离子注入区6、第二N+离子注入区7、第三N+离子注入区8均与所述N-型外延层2顶面齐平。所述第一N+离子注入区6、第二N+离子注入区7与第三N+离子注入区8掺杂介质均为N型离子且掺杂浓度相同，N型离子的掺杂浓度范围为1e17-1e19cm-3，具体掺杂浓度值可根据实际需求选择。
其中，所述第一N+离子注入区6包括第一端部24、连接部26以及第二端部25，所述第一端部24位于所述第一P型基区3的上方，所述第二端部25位于所述第二P型基区4的上方，所述连接部26连接所述第一端部24和第二端部25，且桥接所述第一P型基区3与第二P型基区4。本实施例中，所述第一N+离子注入区6呈U型结构。
所述第二N+离子注入区7和第三N+离子注入区8均与所述第一N+离子注入区6底面齐平。可选的，三个N+离子注入区的深度相同，所述深度为垂直于三个N+离子注入区的间隔设置方向。本实施例中，所述第二N+离子注入区7和第三N+离子注入区8均呈现方形结构。
所述P+离子注入区包括间隔设置的第一P+离子注入区9、第二P+离子注入区10、第三P+离子注入区11和第四P+离子注入区12，所述第一P+离子注入区9、第二P+离子注入区10、第三P+离子注入区11和第四P+离子注入区12均与所述N-型外延层2顶面齐平。可选的，四个P+离子注入区的深度相同。可选的，四个P+离子注入区底面齐平。所述第一P+离子注入区9、第二P+离子注入区10、第三P+离子注入区11和第四P+离子注入区12的掺杂介质均为P型离子且掺杂浓度相同，P型离子掺杂浓度范围为6e18-5e19cm-3，具体掺杂浓度值可根据实际需求选择。需要注意的是，P+离子注入区P型离子的掺杂浓度不同于P型基区P型离子的掺杂浓度，掺杂浓度值均根据需要器件耐压设计而定。
其中，第二P+离子注入区10位于所述第一N+离子注入区6中所述连接部26的上方，且覆盖所述连接部26的顶面；所述第二P+离子注入区10的侧壁被所述第一N+离子注入区6包裹。
所述第一P+离子注入区9位于所述第一P型基区3的上方，且所述第一P+离子注入区9与所述第一N+离子注入区6相邻。所述第三P+离子注入区11连接所述第一N+离子注入区6和第二N+离子注入区7；所述第四P+离子注入区12位于所述第三P型基区5的上方，且与所述第三N+离子注入区8相邻。可以理解为，所述第三P型基区5、第三N+离子注入区8以及第四P+离子注入区12形成MOSFET的第一结构，所述部分第二P型基区4、第二N+离子注入区7以及部分第三P+离子注入区11形成MOSFET的第二结构，所述第一结构与第二结构对称。
其中，所述第一N+离子注入区6底面分别低于所述第一P+离子注入区9、第二P+离子注入区10以及第三P+离子注入区11的底面；所述第二N+离子注入区7底面低于所述第三P+离子注入区11底面；所述第三N+离子注入区8底面低于所述第四P+离子注入区12底面。也就是说，三个P型基区的底面均低于三个N+离子注入区的底面，三个N+离子注入区的底面均低于所有P+离子注入区的底面。
所述栅极区包括第一栅极区和第二栅极区，其中，所述第一栅极区又包括第一栅极16和第一绝缘介质层19，第一栅极16位于所述第二P+离子注入区10的上方，覆盖所述第二P+离子注入区10的部分顶面，即所述第二P+离子注入区10在水平方向上的长度大于所述第一栅极16长度。
所述第一绝缘介质层19位于所述第一N+离子注入区6上方，同时包裹所述第一栅极16的上表面和左右两侧，以使所述第一栅极16与源极21绝缘接触。所述第二P+离子注入区10长度小于所述第一绝缘介质层19长度，所述第一绝缘介质层19长度小于所述第一N+离子注入区6长度。需要说明的是，所述第一栅极16为耗尽型JFET结构的栅极。
所述第二栅极区包括栅极氧化层18、第二栅极17和第二绝缘介质层20，所述栅极氧化层18，横跨所述第二P型基区4和第三P型基区5，且覆盖所述第二N+离子注入区7和第三N+离子注入区8的部分顶面。具体的，所述栅极氧化层18一侧覆盖所述第二P型基区4和第二N+离子注入区7部分顶面，相对的另一侧覆盖所述第三P型基区5和第三N+离子注入区8部分顶面，栅极氧化层18中间区域覆盖N-外延层部分顶面。
所述第二栅极17，位于所述栅极氧化层18上，覆盖所述栅极氧化层18的顶面。需要说明的是，所述第二栅极17为碳化硅MOSFET结构的栅极，与所述第一栅极16相互独立工作，互不影响。
所述第二绝缘介质层20，包裹所述第二栅极17与栅极氧化层18的外周，以使所述第二栅极17与所述源极21绝缘接触。具体的，所述第二栅极17的侧壁和上表面、以及栅极氧化层18侧壁均被所述第二绝缘介质层20包裹。
进一步地，上述半导体结构还包括依次间隔分布的第一源极欧姆接触区13、第二源极欧姆接触区14和第三源极欧姆接触区15。所述第一源极欧姆接触区13，覆盖所述第一P+离子注入区9顶面和第一N+离子注入区6的部分顶面；所述第二源极欧姆接触区14，设置于所述第一栅极区和第二栅极区之间，覆盖所述第三P+离子注入区11顶面以及第一N+离子注入区6和第二N+离子注入区7的部分顶面；所述第三源极欧姆接触区15，覆盖所述第三N+离子注入区8的部分顶面和所述第四P+离子注入区12顶面。
具体的，所述第一绝缘介质层19设置于所述第一源极欧姆接触区13和所述第二源极欧姆接触区14之间，所述第二绝缘介质层20设置于所述第二源极欧姆接触区14和所述第三源极欧姆接触区15之间；所述第一源极欧姆接触区13与所述第一P+离子注入区9和部分第一N+离子注入区6有交叠、所述第二源极欧姆接触区14与所述第二P+离子注入区10、部分第一N+离子注入区6和部分第二N+离子注入区7有交叠，以及所述第三源极欧姆接触区15与所述第三P+离子注入区11和部分第三N+离子注入区8有交叠，如此可以提升器件导通电流能力，并有效抑制MOSFET寄生BJT的导通。可选的，三个源极21欧姆接触区的材料包括但不限于Ti、Ni或W等金属材料。
所述源极21设置于N-型外延层2的上方，且覆盖所述第一栅极区、所述第二栅极区和三个源极21欧姆接触区，可选的，所述源极21材料为Al、AlSi、AlCu或AlSiCu等金属材料。
在本实施例中，上述半导体结构中，所述半导体结构中左侧结构构成耗尽型JFET结构，所述左侧为所述第一P型基区3所在位置的一侧；所述半导体结构的右侧结构构成碳化硅MOSFET结构，所述右侧为所述第三P型基区5所在位置的一侧。可以理解为，JFET结构与MOSFET结构共用漏极23和源极21。
在耗尽型JFET结构中，第一P+离子注入区9和第三P+离子注入区11左侧区域作为源极21欧姆接触区的一部分，位于P型基区内，第二P+离子注入区10位于第一N+离子注入区6内，第一P型基区3与第二P+离子注入区10之间形成的第一N+离子注入区6形成耗尽型JFET结构的导电沟道。当半导体结构处于雪崩状态下，电流将从漏极23依次经过所述N+型衬底层1、第一P型基区3与第二P型基区4之间的N-型外延层2流入所述第一N+离子注入区6的连接部26，之后两组电流分别流经所述第一端部24和第二端部25进行泄放，该过程中，泄放电流并不会经过所述第一P型基区3或第二P型基区4进入所述第一N+离子注入区6，也就避免了对所述第一体二极管性能的影响。
在MOSFET结构中，第二P型基区4、第二N+离子注入区7和栅极氧化层18底面在水平方向有交叠区域形成导电沟道，同样的，第三P型基区5、第三N+离子注入区8和栅极氧化层18底面在水平方向有交叠部分形成导电沟道。当半导体结构处于雪崩状态下，电流基本不会经过所述第二P型基区4和第三P型基区5之间的导电沟道进行泄放，也就是说，本发明提供的半导体结构在电流泄放时，电流几乎全部通过所述第一N+离子注入区6进行泄放，此时可认为不经过所述第二体二极管和第三体二极管，从而能够解决SiC MOSFET器件在雪崩状态下的性能退化问题。
在本发明一种半导体结构中，耗尽型JFET结构与MOSFET结构具有两种不同的驱动电压以及沟道导通能力，通过调节两种器件不同的驱动压差，可以实现对集成于同一芯片的JFET结构与MOSFET结构同时实现器件的关闭与开启。同时，JFET结构利用PN结端的耗尽来实现器件的关闭，MOSFET结构利用栅氧层下方的反型层的形成与消失实现器件的开启与关闭，因此两种结构的沟道导通能力以及关闭能力是存在差异的。利用碳化硅JFET器件与SiC MOSFET器件在关闭时，具有两种不同的沟道耗尽能力，有效解决雪崩状态下电流通过体二极管的泄放路径，改善器件抗雪崩能力及提升器件可靠性。
图4示出了半导体结构在雪崩状态下电流泄放路径示意图，如图4所示，向半导体结构中耗尽型JFET结构的栅极施加-18V驱动电压实现JFET关闭，在MOSFET结构的栅极上施加-5V驱动电压实现MOSFET关闭，得到如图5所示的仿真结果示意图。从图4和图5可以看出，半导体结构处于雪崩状态下，电流几乎全部从耗尽型JFET结构的导电通道进行泄放，并不会经过JFET结构中体二极管，并且碳化硅MOSFET结构的导电通道几乎没有电流通过，实现了降低MOSFET结构体二极管性能退化，改善器件抗雪崩能力以及提升器件可靠性的效果。
本发明通过设计三个P型基区、三个N+离子注入区以及四个P+离子注入区的位置关系、掺杂介质以及掺杂浓度，来形成耗尽型JFET结构导电通道和碳化硅MOSFET结构导电通道。可以理解为，本发明通过在同一器件中形成碳化硅MOSFET结构与耗尽型JFET结构，使半导体结构在雪崩状态下，电流几乎全部从耗尽型JFET结构的导电通道进行泄放，并不会经过JFET结构中体二极管，并且碳化硅MOSFET结构的导电通道几乎没有电流通过，从而降低雪崩状态下碳化硅MOSFET结构中体二极管性能退化。
本发明还提供了一种半导体结构的制备方法，包括：
S100，提供一N+型衬底，并在N+型衬底上生长N-型外延层2，得到如图6所示结构；
S200，在N-型外延层2远离N+型衬底的表面进行P型离子注入，依次形成间隔分布的第一P型基区、第二P型基区以及第三P型基区，得到如图7所示结构；
S300，在第一P型基区与第二P型基区的部分顶面进行N型离子注入，形成连接第一P型基区与第二P型基区的第一N+离子注入区；并在第二P型基区和第三P型基区的部分顶面进行N型离子注入，形成第二N+离子注入区和第三N+离子注入区，得到如图8所示结构；
S400，在第一P型基区、第二P型基区以及第三P型基区的部分顶面进行P型离子注入，分别形成第一P+离子注入区9、第三P+离子注入区11和第四P+离子注入区12；并在第一N+离子注入区的部分顶面进行P型离子注入，形成第二P+离子注入区10，得到如图9所示结构；
S500，对进行P型和N型离子注入之后的半导体结构进行退火，所述退火温度为1700-2000℃；
S600，形成位于第一N+离子注入区上的第一栅极区，以及横跨第二P型基区以及第三P型基区上方的第二栅极区；
S700，在N-型外延层2上沉积形成覆盖第一栅极区和第二栅极区的源极21，得到如图14所示结构；
S800，在N+型衬底层1远离N-型外延层2的一侧沉积形成漏极23，得到如图1所示结构。
在步骤S100之后，所述方法还包括：在N-型外延层2表面制作第一离子注入阻挡层，通过第一离子注入阻挡层的辅助，在高温条件下进行P型离子注入，依次形成间隔分布的第一P型基区、第二P型基区以及第三P型基区，完成P+型离子注入后，将所述第一离子注入层去除，得到如图6所示结构图。可选的，P型离子为Al离子或其他金属离子，离子注入剂量在5e11-1e14cm-3，注入能量在300keV-1000keV，具体可根据实际需求进行选择。
步骤S300具体包括：在第一P型基区3、第二P型基区4、第三P型基区5制作完成后，在所述N-型外延层2的表面继续制作第二离子注入阻挡层，通过第二离子注入阻挡层的辅助，在高温条件下进行N离子注入，形成连接第一P型基区与第二P型基区的第一N+离子注入区；同时形成位于所述第二P型基区内的第二N+离子注入区和位于所述第三P型基区的第三离子注入区；完成N+型离子注入后，去除所述第二离子注入阻挡层，得到如图8所示结构图。可选的，离子注入剂量在1e13-5e14cm-3，能量范围在100-300keV，具体可根据实际需求进行选择。
步骤S400和步骤S500具体包括：在第一N+离子注入区6、第二N+离子注入区7、第三N+离子注入区8制作完成后，在所述N-型外延层2继续制作第三离子阻挡层，通过所述第三离子注入阻挡层的辅助，在高温条件下进行P型离子注入，分别形成第一P+离子注入区9、第二P+离子注入区10、第三P+离子注入区11和第四P+离子注入区12；完成P+型离子注入后，去除所述第三离子注入阻挡层，并在高温条件下进行对当前半导体结构进行退火激活，激活后得到如图9所示结构图。可选的，P型离子为Al离子或其他金属离子，离子注入剂量在1e14-5e15cm-3，能量范围在50-200keV。可选的，退火温度为1700-2000℃，具体可根据实际需求进行选择。
需要说明的是，步骤S500形成的半导体结构中，在第一P型基区注入第一N+离子注入区6和第一P+离子注入区9后剩余区域即为第一P型基区3，同样的在第二P型基区完成P+型和N+型离子注入后剩余区域即为第二P型基区4，在第三P型基区内完成P+型和N+型离子注入后剩余区域即为第三P型基区5。在第一N+离子注入区6注入P+型离子后剩余区域即为第一N+离子注入区6，第二N+离子注入区和第三离子注入区内均为注入任何离子，即所述第二N+离子注入区为第二N+离子注入区7，第三N+离子注入区为第三N+离子注入区8。
本实施例中，所述第一离子注入阻挡层、第二离子注入阻挡层、第三离子注入阻挡层均为硬掩膜层，三个掩膜层的结构不同。所述第一离子注入阻挡层的结构与所述P型基区的分布位置相关；所述第二离子注入阻挡层的结构与所述N+离子注入区的分布位置相关；所述第三离子注入阻挡层的结构与所述P+离子注入区的分布位置相关。
进一步，步骤S600中形成位于第一N+离子注入区上的第一栅极区，包括：
S610，在所述N-型外延层2上生长栅极氧化层18；可选的，氧化层厚度约为50nm；
S620，蚀刻所述栅极氧化层18，形成横跨所述第二P型基区4和第三P型基区5的栅极氧化层18，该栅极氧化层18覆盖所述第二N+离子注入区7和第三N+离子注入区8部分顶面。
该步骤中，可在栅极氧化层18上方制作光刻阻挡层，之后采用干法刻蚀方法刻蚀栅极氧化层18，形成栅极氧化层18，具体如图10所示。
S630，在所述N-型外延层2表面沉积金属材料形成栅极层，并蚀刻所述栅极层形成位于所述第二P+离子注入区10顶面的第一栅极16，以及位于所述栅极氧化层18顶面的第二栅极17；
该步骤中，可通过光刻这一蚀刻方法对所述栅极层进行蚀刻，形成如图11所示的第一栅极16和第二栅极17。可选的，所述金属材料为多晶硅材料。
S640，在所述N-型外延层2和所述第一栅极16、第二栅极17表面沉积介质层薄膜并蚀刻所述介质层薄膜，形成包裹所述第一栅极16的第一绝缘介质层19，以及包裹所述第二栅极17和栅极氧化层18的第二绝缘介质层20。
该步骤中，可采用化学气相沉积方法在N-型外延层2和所述第一栅极16、第二栅极17表面沉积形成所述介质层薄膜；之后在第一栅极16和第二栅极17之外区域通过光刻刻蚀掉多余的介质层薄膜，分别形成相互独立的第一绝缘介质层19和第二绝缘介质层20，具体如如图12所示。
进一步，在所述步骤S640之后，S700之前，所述制备方法还包括：
S650，在所述N-型外延层2剩余表面沉积欧姆接触金属材料并退火，形成相间隔的第一源极欧姆接触区13、第二源极欧姆接触区14和第三源极欧姆接触区15，具体如图13所示。
该步骤中，可选的，所述退火温度范围为900-1100℃，退火时间为60s-250s。可选的，所述欧姆接触金属包括但不限于Ti、Ni或W等金属。
所述步骤S700具体包括：在N-型外延层2上沉积电极金属形成覆盖第一栅极区、第二栅极区和三个源极欧姆接触区的源极21，具体如图14所示。可选的，所述电极金属包括但不限于Al、AlSi、AlCu或AlSiCu等。所述电极金属的厚度具体可根据实际需求进行选择。本实施例中，所述电极金属厚度为5微米。
所述步骤S800具体包括：对所述N+型衬底进行背部减薄，在背部沉积欧姆接触金属，通过高温退火形成漏极欧姆接触层22，在漏极欧姆接触层22上沉积漏极金属层，形成漏极23，具体如图1所示。可选的，所述欧姆接触金属包括但不限于Ti或Ni等金属。所述漏极23金属层材料包括但不限于Ti、Ni或Ag等材料，具体可根据实际需求进行选择。
本发明的有益效果为：第一，本发明提供的半导体结构为带耗尽型JFET结构的SiCMOSFET，通过改变雪崩电流泄放路径，从而降低MOSFET结构体二极管性能退化，改善了器件抗雪崩能力以及提升器件可靠性；第二，本发明提供的半导体结构的制备方法与主流SiCMOSFET制作工艺兼容，无需新增任何工艺，工艺流程简单，成本低，适合于大规模生产。
专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的装置和设备的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本发明所提供的实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的。
本领域技术人员应当理解，本发明中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本发明中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
应理解，本发明的发明内容及实施例中各步骤的序号的大小并不绝对意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。
Claims (13)
1.一种半导体结构，其特征在于，该结构包括：
漏极；
N+型衬底层，与所述漏极欧姆接触；
N-型外延层，位于所述N+型衬底层上，且远离所述N+型衬底层的一侧依次形成有间隔分布的第一P型基区、第二P型基区以及第三P型基区；
第一P+离子注入区、第三P+离子注入区、第四P+离子注入区，分别覆盖所述第一P型基区、所述第二P型基区以及所述第三P型基区的部分顶面；
第一N+离子注入区，连接所述第一P型基区与所述第二P型基区，且覆盖所述第一P型基区以及所述第二P型基区的部分顶面；所述第一N+离子注入区作为所述半导体结构的部分导电沟道；
第二P+离子注入区，覆盖所述第一N+离子注入区的部分顶面；
第二N+离子注入区，覆盖所述第二P型基区部分顶面，与所述第一N+离子注入区之间设置有所述第三P+离子注入区；
第三N+离子注入区，覆盖所述第三P型基区，位于所述第四P+离子注入区靠近第二P型基区的一侧；
第一栅极区，位于所述第一N+离子注入区的上方，且覆盖所述第二P+离子注入区顶面；
第二栅极区，横跨所述第二P型基区以及所述第三P型基区的上方；
源极，位于所述N-型外延层上方，且覆盖第一栅极区与第二栅极区。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一N+离子注入区底面分别低于所述第一P+离子注入区、第二P+离子注入区以及第三P+离子注入区的底面；
所述第二N+离子注入区底面低于所述第三P+离子注入区底面；
所述第三N+离子注入区底面低于所述第四P+离子注入区底面。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一P+离子注入区、第二P+离子注入区、第三P+离子注入区、第四P+离子注入区均与所述N-型外延层顶面齐平；
所述第一N+离子注入区、第二N+离子注入区、第三N+离子注入区均与所述N-型外延层顶面齐平。
4.根据权利要求1所述的半导体结构，其特征在于，所述第一N+离子注入区呈现U型结构，所述第二N+离子注入区与所述第三N+离子注入区均为方形结构。
5.根据权利要求1所述的半导体结构，其特征在于，所述第一P型基区、第二P型基区、第三P型基区掺杂介质均为P型离子且掺杂浓度相同，所述P型离子掺杂浓度范围为1e16-5e18cm-3。
6.根据权利要求1所述的半导体结构，其特征在于，所述第一P+离子注入区、第二P+离子注入区、第三P+离子注入区和第四P+离子注入区掺杂介质均为P型离子且掺杂浓度相同，所述P型离子掺杂浓度范围为6e18-5e19cm-3。
7.根据权利要求1所述的半导体结构，其特征在于，所述第一N+离子注入区、第二N+离子注入区与第三N+离子注入区掺杂介质均为N型离子且掺杂浓度相同，所述N型离子的掺杂浓度范围为1e17-1e19cm-3。
8.根据权利要求1所述的半导体结构，其特征在于，所述第一栅极区包括第一栅极和第一绝缘介质层；
所述第一栅极，覆盖所述第二P+离子注入区的部分顶面；
所述第一绝缘介质层，包裹所述第一栅极外周，以使所述第一栅极与所述源极绝缘接触。
9.根据权利要求1所述的半导体结构，其特征在于，所述第二栅极区包括栅极氧化层、第二栅极以及第二绝缘介质层，
所述栅极氧化层，横跨所述第二P型基区和第三P型基区，且覆盖所述第二N+离子注入区和第三N+离子注入区的部分顶面；
所述第二栅极，位于所述栅极氧化层上；
所述第二绝缘介质层，包裹所述第二栅极与栅极氧化层的外周，以使所述第二栅极与所述源极绝缘接触。
10.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：依次间隔分布的第一源极欧姆接触区、第二源极欧姆接触区和第三源极欧姆接触区；
所述第一源极欧姆接触区，覆盖所述第一P+离子注入区顶面和第一N+离子注入区的部分顶面；
所述第二源极欧姆接触区，设置于所述第一栅极区和第二栅极区之间，覆盖所述第三P+离子注入区顶面以及第一N+离子注入区和第二N+离子注入区的部分顶面；
所述第三源极欧姆接触区，覆盖所述第三N+离子注入区的部分顶面和所述第四P+离子注入区顶面。
11.一种如权利要求1至10任一所述半导体结构的制备方法，其特征在于，包括：
S100，提供一N+型衬底，并在所述N+型衬底上生长N-型外延层；
S200，在所述N-型外延层远离所述N+型衬底的表面进行P型离子注入，依次形成间隔分布的第一P型基区、第二P型基区以及第三P型基区；
S300，在所述第一P型基区与第二P型基区的部分顶面进行N型离子注入，形成连接所述第一P型基区与第二P型基区的第一N+离子注入区；并在所述第二P型基区和第三P型基区的部分顶面进行N型离子注入，形成第二N+离子注入区和第三N+离子注入区；
S400，在所述第一P型基区、第二P型基区以及第三P型基区的部分顶面进行P型离子注入，分别形成第一P+离子注入区、第三P+离子注入区和第四P+离子注入区；并在所述第一N+离子注入区的部分顶面进行P型离子注入，形成第二P+离子注入区；
S500，对进行P型和N型离子注入之后的半导体结构进行退火，所述退火温度为1700-2000℃；
S600，形成位于所述第一N+离子注入区上的第一栅极区，以及横跨所述第二P型基区以及所述第三P型基区上方的第二栅极区；
S700，在所述N-型外延层上沉积形成覆盖所述第一栅极区和第二栅极区的源极；
S800，在所述N+型衬底层远离所述N-型外延层的一侧沉积形成漏极。
12.根据权利要求11所述的制备方法，其特征在于，所述S600包括：
S610，在所述N-型外延层上生长栅极氧化层；
S620，蚀刻所述栅极氧化层，形成横跨所述第二P型基区和第三P型基区的栅极氧化层，该栅极氧化层覆盖所述第二N+离子注入区和第三N+离子注入区部分顶面；
S630，在所述N-型外延层表面沉积金属材料形成栅极层，并蚀刻所述栅极层形成位于所述第二P+离子注入区顶面的第一栅极，以及位于所述栅极氧化层顶面的第二栅极；
S640，在所述N-型外延层和所述第一栅极、第二栅极表面沉积介质层薄膜并蚀刻所述介质层薄膜，形成包裹所述第一栅极的第一绝缘介质层，以及包裹所述第二栅极和栅极氧化层的第二绝缘介质层。
13.根据权利要求12所述的制备方法，其特征在于，在所述S640之后，S700之前，所述制备方法还包括：
S650，在所述N-型外延层剩余表面沉积欧姆接触金属材料并退火，形成相间隔的第一源极欧姆接触区、第二源极欧姆接触区和第三源极欧姆接触区。
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