CN116264221A - 用于微电子组装件的分解熵服务 - Google Patents

Abstract

公开了用于微电子组装件的分解熵服务。提供了一种微电子组装件，包括：在第一层级中的第一多个集成电路(IC)管芯，第一多个IC管芯中的每个具有相应的第一物理不可克隆功能(PUF)电路；第二IC管芯，其具有第二PUF电路和安全电路；在第二层级中的第二多个IC管芯，第二层级与第一层级不共面，第一层级和第二层级是利用互连耦合的，互连具有在互连中的相邻互连之间的小于10微米的间距；以及在第一多个IC管芯与第二IC管芯之间的导电通路，用于在第一PUF电路与第二PUF电路之间的通信，导电通路包括互连的一部分。

Description

用于微电子组装件的分解熵服务

技术领域

本公开涉及针对用于包括集成电路(IC)封装的微电子组装件的分解熵服务的技术、方法和装置。

背景技术

当电子电路通常被在半导体材料(诸如硅)的晶片上制备时，其被称为IC。具有这样的IC的晶片典型地被切割成许多单独的管芯。管芯可以被封装到IC封装中，IC封装连同诸如电阻器、电容器和电感器之类的其它电子组件一起包含一个或多个管芯。IC封装可以被集成到诸如消费品电子系统的电子系统上。

附图说明

通过结合随附附图的‎以下详细描述，将容易理解实施例。为了有利于该描述，同样的参考标号‎指明同样的结构要素。在随附附图的各图中，通过‎示例的方式而不是通过限制的方式图示实施例。

图1A是根据本公开的一些实施例的示例微电子组装件的示意性框图。

图1B是图1A的示例微电子组装件的一部分的示意性横截面视图。

图1C是图1A的示例微电子组装件中的混合接合的示意性横截面视图。

图2是根据本公开的一些实施例的包括微电子组装件的示例IC封装架构的示意性横截面视图。

图3是根据本公开的一些实施例的另一示例IC封装架构的示意性横截面视图。

图4A至图4C是根据本公开的一些实施例的又一示例IC封装架构的示意性框图。

图5是根据本公开的一些实施例的用于分解熵服务的示例微电子组装件的框图。

图6A是根据本公开的一些实施例的用于图5的示例微电子组装件中的分解熵服务的架构的框图。

图6B是根据本公开的一些实施例的图5的示例微电子组装件中的数字随机数生成器的框图。

图7是根据本公开的一些实施例的图5的微电子组装件的示例实施例的简化横截面视图。

图8是根据本公开的一些实施例的图5的微电子组装件的另一示例实施例的简化横截面视图。

图9是根据本公开的一些实施例的图5的微电子组装件的又一示例实施例的简化横截面视图。

图10是根据本公开的一些实施例的图5的微电子组装件的又一示例实施例的简化横截面视图。

图11是根据本公开的一些实施例的图5的微电子组装件中的示例物理(或在物理上)不可克隆功能(PUF)电路的框图。

图12是包括根据在此公开的任何实施例的一个或多个微电子组装件的器件封装的横截面视图。

图13是包括根据在此公开的任何实施例的一个或多个微电子组装件的器件组装件的横截面侧视图。

图14是包括根据在此公开的任何实施例的一个或多个微电子组装件的示例计算设备的框图。

具体实施方式

概述

为了说明在此描述的IC封装，理解在IC的组装和封装期间可能起作用的现象是重要的。以下基本信息可以被视为根据其可以适当地解释本公开的基础。提供这样的信息仅用于解释的目的，并且因此不应当被以任何方式解释为限制本公开的广泛范围以及其潜在应用。

半导体处理和逻辑设计上的进步已经准许增加可以被包括在处理器和其它IC器件中的逻辑电路的数量。作为结果，许多处理器现在具有单片集成在单个管芯上的多个核。一般地，这些类型的单片IC也被描述为平面的，因为它们采取平坦表面的形式并且典型地被构建在由单晶硅锭制成的单个硅晶片上。用于这样的单片IC的典型制造处理被称为平面处理，允许在晶片表面上发生平版印刷、蚀刻、热扩散、氧化和其它这样的处理，使得在硅晶片的平面表面上形成有源电路元件(例如晶体管和二极管)。

当前技术准许在单个管芯上形成成百上千个这样的有源电路元件，从而可以使得能够在单个管芯上有许多逻辑电路。在这样的单片管芯中，必须针对所有电路同等地优化制造处理，造成在不同电路之间的折衷。此外，因为不得不将电路放置在平面表面上的限制，所以一些电路与一些其它电路隔开得更远，造成降低的性能，诸如更长的延迟。制造产出也可能受到严重影响，因为即使一个电路功能失常，整个管芯也可能不得不被丢弃。

克服单片管芯的这样的负面影响的一种解决方案是将电路分解到通过互连桥电耦合的更小的管芯(例如芯粒、小芯片)中。更小的管芯是互连管芯的组装件的一部分，互连管芯在应用和/或功能方面一同形成完整的IC——诸如存储器芯片、微处理器、微控制器、商品IC(例如，用于重复处理例程、简单任务、专用IC等的芯片)——以及片上系统(SoC)。换句话说，单独的管芯被连接在一起以创建单片IC的功能。通过使用分离的管芯，可以针对特定功能优化地设计和制造每个单独的管芯。例如，包含逻辑电路的处理器核可能专注于性能方面，并且因此可能要求非常速度优化的布局。与USB控制器相比，这具有不同的制造要求，USB控制器被构建为满足某些USB标准，而不是处理速度。因此，通过将整体设计的不同部分分离到不同的管芯中，使每个管芯在设计和制造方面被优化，可以改进组合管芯解决方案的总的产出和成本。

这些管芯之间的连接是通过许多不同的方式可实现的。例如，在2.5D封装解决方案中，硅中介体和贯通硅通孔(TSV)在最小占位区中以硅互连速度连接各管芯。在称为嵌入式多管芯互连桥(EMIB)的另一示例中，嵌入在两个互连管芯的边缘下方的硅桥促进它们之间的电耦合。在三维(3D)架构中，管芯是一个堆叠在另一个之上的，创建总体上更小的占位区。典型地，使用TSV和基于高间距焊料的凸块(例如，C2互连)来实现这样的3D架构中的电连接和机械耦合。EMIB和3D堆叠的架构还可以是使用全向互连(ODI)组合的，这允许顶部封装的芯片使用EMIB水平地与其它芯片通信，并且使用典型地大于TSV的贯通模制通孔(TMV)竖向地与其它芯片通信。然而，这些当前的互连技术将焊料或其等同物使用于连接，结果具有低的竖向和水平互连密度。

缓解低的竖向互连密度的一种方法是使用中介体，其改进竖向互连密度，但是如果中介体的基底晶片是无源的，则遭受低的横向互连密度。在一般意义上，“中介体”通常用于指代互连两个管芯的硅基底件。通过将有源线路包括在中介体中，可以改进横向速度，但是其要求更昂贵的制造处理，特别是当使用大的基底管芯来互连更小的管芯时。附加地，并非所有界面都要求细间距连接，细间距连接可能导致附加的制造和处理开销而没有细间距的益处。

在本公开的一个方面中，半导体管芯的准单片分等级集成的示例包括递归地耦合多个管芯以形成处理系统的微电子组装件。多个管芯可以包括有源管芯和/或无源管芯，并且多个管芯中的至少一部分是使用高密度互连耦合的。如在此使用的那样，“高密度互连”包括具有亚10微米间距的管芯到管芯(DTD)互连。换句话说，相邻的高密度互连之间的中心到中心分离小于或等于10微米。在一个示例实施例中，高密度互连可以包括混合接合。

本公开的结构、组装件、封装、方法、器件和系统中的每个可以具有若干创新方面，其中没有单个方面单独地负责在此公开的所有合期望的属性。在以下的描述和随附附图中阐述本说明书中描述的主题的一个或多个实现的细节。

在以下详细描述中，可以使用本领域技术人员通常采用的术语来描述说明性实现的各个方面，以将其工作的实质传达给本领域技术人员。

术语“电路”和“线路”意味着被布置成彼此协作以提供合期望的功能的一个或多个无源和/或有源的电气和/或电子组件。这些术语还指代模拟线路、数字线路、硬布线线路、可编程线路、微控制器线路和/或任何其它类型的物理硬件电气和/或电子组件。

术语“集成电路”意味着集成到单片半导体或类似材料中的电路。

在一些实施例中，在此公开的IC管芯可以包括诸如硅或锗的实质上单晶的半导体作为基底材料(例如衬底、本体)，在其上利用传统半导体处理方法制备集成电路。半导体基底材料可以包括例如N型材料或P型材料。管芯例如可以包括使用块体硅(或其它块体半导体材料)或绝缘体上半导体(SOI，例如绝缘体上硅)结构形成的晶体基底材料。在一些其它实施例中，一个或多个IC管芯的基底材料可以包括替换的材料，其可以与硅组合或可以不与硅组合，替换的材料包括但是不限制于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓或者III族N材料、III-V族材料、II-VI族材料或IV族材料的其它组合。在又一些其它实施例中，基底材料可以包括化合物半导体，例如具有来自周期表的III族的至少一个元素(例如，Al、Ga、In)的第一子晶格以及周期表的第V族的至少一个元素(例如，P、As、Sb)的第二子晶格。在又一些其它实施例中，基底材料可以包括本征IV族或III-V族半导体材料或合金，其非有意地掺杂有任何电活性杂质；在替换的实施例中，可以提供标称杂质掺杂剂水平。在还一些其它实施例中，管芯可以包括非晶材料，诸如聚合物；例如，基底材料可以包括二氧化硅填充的环氧树脂。在其它实施例中，基底材料可以包括高迁移率氧化物半导体材料，诸如氧化锡、氧化锑、氧化铟、氧化铟锡、氧化钛、氧化锌、氧化铟锌、氧化铟镓锌(IGZO)、氧化镓、氮氧化钛、氧化钌或氧化钨。一般而言，基底材料可以包括如下中的一种或多种：氧化锡、氧化钴、氧化铜、氧化锑、氧化钌、氧化钨、氧化锌、氧化镓、氧化钛、氧化铟、氮氧化钛、氧化铟锡、氧化铟锌、氧化镍、氧化铌、过氧化铜、IGZO、碲化铟、辉钼矿、二硒化钼、二硒化钨、二硫化钨、N型或P型非晶或多晶硅、锗、砷化铟镓、硅锗、氮化镓、氮化铝镓、磷化铟和黑磷，它们中的每个可以可能地掺杂有镓、铟、铝、氟、硼、磷、砷、氮、钽、钨和镁等中的一种或多种。虽然在此描述了用于管芯的材料的几个示例，但是可以用作在其上可以构建如在此描述的IC电路和结构的基础(例如，基底材料)的任何材料或结构落在本公开的精神和范围内。

除非另外描述，否则在此描述的IC管芯包括实现(即，被配置为执行)某些功能的一个或多个IC结构(或简单地，“IC”)。在一个这样的示例中，术语“存储器管芯”可以被用于描述包括实现存储器线路的一个或多个IC(例如，实现存储器器件、存储器阵列、被配置为控制存储器器件和阵列的控制逻辑等中的一个或多个的IC)的管芯。在另一个这样的示例中，术语“计算管芯”可以被用于描述包括实现逻辑/计算线路的一个或多个IC(例如，实现I/O功能、算术运算、数据的流水线等中的一个或多个的IC)的管芯。

在另一示例中，术语“封装”和“IC封装”是同义的，术语“管芯”和“IC管芯”也是同义的。注意，术语“芯片”、“管芯”和“IC管芯”在此可互换地使用。

术语“绝缘”意味着“电绝缘”，术语“传导”意味着“电传导”，除非另外指明。关于光信号和/或操作于或使用光信号的设备、组件和元件，术语“传导”也可以意味着“光传导”。

术语“氧化物”、“碳化物”、“氮化物”等指代分别包含氧、碳、氮等的化合物。

术语“高k电介质”指代具有比氧化硅高的介电常数的材料，而术语“低k电介质”指代具有比氧化硅低的介电常数的材料。

术语“绝缘材料”或“绝缘体”(在此也称为”电介质材料“或”电介质“)指代实质上电气不传导的固体材料(和/或如在此描述的处理之后固化的液体材料)。作为示例而不是限制，它们可以包括有机聚合物和塑料以及无机材料，诸如离子晶体、瓷器、玻璃、硅、氧化硅、碳化硅、碳氮化硅、氮化硅和氧化铝或它们的组合。它们可以包括电介质材料、高极化率材料和/或压电材料。它们可以是透明的或不透明的，而不脱离本公开的范围。绝缘材料的进一步的示例是底部填料和在封装应用中使用的模制物或类似模制物的材料，包括例如在有机中介体、封装支承物和其它这样的组件中使用的材料。

在各种实施例中，与IC关联的元件可以包括例如晶体管、二极管、功率源、电阻器、电容器、电感器、传感器、收发器、接收器、天线等。在各种实施例中，与IC关联的元件可以包括单片集成在IC内、安装在IC上的元件，或者连接到IC的元件。在此描述的IC可以是模拟的或数字的，并且可以被使用在许多应用中，诸如微处理器、光电子器件、逻辑块、音频放大器等，这取决于与IC关联的组件。在此描述的IC可以被采用在单个IC管芯中或者作为芯片组的一部分，以用于在计算机中执行一个或多个相关功能。

在本公开的各种实施例中，在此描述的晶体管可以是场效应晶体管(FET)，例如金属氧化物半导体场效应晶体管(MOSFET)。一般而言，FET是三端子器件，其包括源极端子、漏极端子和栅极端子，并且使用电场来控制流动通过器件的电流。FET典型地包括沟道材料、提供在沟道材料中和/或上方的源极区和漏极区、以及栅极堆叠，栅极堆叠包括提供在源极区和漏极区之间的沟道材料的一部分(“沟道部分”)上方的栅极电极材料，替换地被称为”功函数“材料，并且可选地还包括在栅极电极材料和沟道材料之间的栅极电介质材料。

在一般意义上，“互连”指代在两个其它元件之间提供物理连接的任何元件。例如，电互连提供两个电组件之间的电连接，促进它们之间的电信号的通信；光互连提供两个光组件之间的光连接，促进它们之间的光信号的通信。如在此使用的那样，术语“互连”中包括电互连和光互连这两者。在此关于与之关联的信号介质来理解所描述的互连的性质。因此，当关于电子器件(诸如使用电信号工作的IC)使用时，术语“互连”描述由导电材料形成的任何元件，用于提供到与IC相关的一个或多个元件的电连接和/或在各种这样的元件之间的电连接。在这样的情况下，术语“互连”可以指代导电迹线(有时也称为“线”、“布线”、“金属线”或“沟槽”)和导电通孔(有时也称为“通孔”或“金属通孔”)这两者。有时，导电迹线和通孔可以分别被称为“导电迹线”和“导电通孔”，以强调这些元件包括诸如金属的导电材料的事实。同样，当关于也在光信号上工作的器件(诸如光子IC(PIC))使用时，“互连”还可以描述由进行光传导以用于提供到与PCI关联的一个或多个元件的光连接的材料形成的用于任何元件。在这样的情况下，术语“互连”可以指代光波导(例如，引导和界定光波的结构)，包括光纤、分光器、光组合器、光耦合器和光通孔。

术语“导电迹线”可以被用于描述由绝缘材料隔离的导电元件。在IC管芯中，这样的绝缘材料包括在IC管芯中提供的层间低k电介质。在封装衬底和印刷电路板(PCB)内，这样的绝缘材料包括有机材料，诸如味之素(Ajinomoto)堆积膜(ABF)、聚酰亚胺或环氧树脂。这样的线典型地被布置在金属化堆叠的若干个层级或若干个层中。

术语“导电通孔”可以被用于描述将金属化堆叠的不同层级的两个或更多个导电线互连的导电元件。为此，通孔可以被提供为实质上垂直于IC管芯/芯片的平面或其上提供有IC结构的支承结构，并且可以互连相邻层级中的两条导线或非相邻层级中的两条导线。

术语“封装衬底”可以被用于描述促进将半导体管芯和/或诸如无源电组件的其它电组件的任何集合封装在一起的任何衬底材料。如在此使用的那样，封装衬底可以由任何材料形成，包括但是不限制于绝缘材料，诸如树脂浸渍的玻璃纤维(例如PCB或印刷线路板(PWB))、玻璃、陶瓷、硅、碳化硅等。此外，如在此使用的那样，封装衬底可以指代包括堆积层(例如ABF层)的衬底。

术语“金属化堆叠”可以被用于指代用于提供到IC管芯/芯片和/或封装衬底的不同电路组件的连接的一个或多个互连的堆叠。

如在此使用的那样，术语互连的“间距”意味着相邻互连之间的中心到中心距离。

如在此使用的那样，术语“界面”指代边界、接头或不同材料的附接表面。

在管芯堆叠彼此耦合的上下文中或者在管芯耦合到封装衬底的上下文中，术语“互连”也可以分别指代DTD互连和管芯到封装衬底(DTPS)互连。

虽然为了不使附图混乱而没有在所有的所提出的说明中具体示出，但是当描述DTD或DTPS互连时，第一管芯的表面可以包括第一组导电接触，并且第二管芯或封装衬底的表面可以包括第二组导电接触。第一组的一个或多个导电接触于是可以被通过DTD或DTPS互连而电气地和机械地耦合到第二组的一些导电接触。

在一些实施例中，DTD互连的间距可以与DTPS互连的间距不同，虽然在其它实施例中，这些间距也可以实质上相同。

在此公开的DTPS互连可以采取任何适当的形式。在一些实施例中，一组DTPS互连可以包括焊料(例如经受热回流以形成DTPS互连的焊料凸块或球)。包括焊料的DTPS互连可以包括任何适当的焊料材料，诸如铅/锡、锡/铋、共晶锡/银、三元锡/银/铜、共晶锡/铜、锡/镍/铜、锡/铋/铜、锡/铟/铜、锡/锌/铟/铋、或其它合金。在一些实施例中，一组DTPS互连可以包括各向异性导电材料，诸如各向异性导电膜或各向异性导电膏。各向异性导电材料可以包括分散在非导电材料中的导电材料。在一些实施例中，各向异性导电材料可以包括嵌入在粘合剂或热固性粘接膜(例如热固性联苯型环氧树脂或丙烯酸基底材料料)中的微观导电颗粒。在一些实施例中，导电颗粒可以包括聚合物和/或一种或多种金属(例如镍或金)。例如，导电颗粒可以包括进而涂覆有聚合物的镍涂覆的金或银涂覆的铜。在另一示例中，导电颗粒可以包括镍。当各向异性导电材料未被压缩时，可能不存在从材料的一侧到另一侧的导电通路。然而，当各向异性导电材料被充分压缩时(例如通过在各向异性导电材料的任一侧上的导电接触)，在压缩区附近的导电材料可以彼此接触，以便在压缩区中形成从膜的一侧到另一侧的导电通路。

在此公开的DTD互连可以采取任何适当的形式。在一些实施例中，如在此描述的微电子组装件或IC封装中的DTD互连中的一些或全部可以是金属到金属互连(例如，铜到铜互连或镀覆互连)。在这样的实施例中，在DTD互连的任一侧上的导电接触可以被接合在一起(例如在升高的压力和/或温度下)，而不使用介于其间的焊料或各向异性导电材料。在一些金属到金属互连中，电介质材料(例如氧化硅、氮化硅、碳化硅)可以存在于接合在一起的金属之间(例如在提供关联的导电接触的铜焊盘或支柱之间)。在一些实施例中，DTD互连的一侧可以包括金属柱(例如铜柱)，并且DTD互连的另一侧可以包括凹入在电介质材料中的金属接触(例如铜接触)。在一些实施例中，金属到金属互连(例如，铜到铜互连)可以包括贵金属(例如金)或其氧化物是导电的金属(例如，银)。在一些实施例中，金属到金属互连可以包括可以具有降低的熔点的金属纳米结构(例如，纳米棒)。金属到金属互连能够比其它类型的互连可靠地传导更高的电流；例如，当电流流动时，一些焊料互连可以形成脆性金属间化合物，并且可以限制通过这样的互连提供的最大电流以缓解机械故障。

在一些实施例中，一组DTD互连的任一侧上的管芯可以是未封装的管芯。

在一些实施例中，DTD互连可以包括焊料。例如，DTD互连可以包括通过焊料附接到相应的导电接触的导电凸块或柱(例如，铜凸块或柱)。在一些实施例中，可以在金属到金属互连中使用焊料薄盖以适应平面性，并且该焊料可以在处理期间变成金属间化合物。在一些实施例中，在一些或所有DTD互连中使用的焊料可以具有比包括在一些或所有DTPS互连中的焊料高的熔点。例如，当在形成DTPS互连之前形成IC封装中的DTD互连时，基于焊料的DTD互连可以使用更高温度的焊料(例如，具有高于200摄氏度的熔点)，而DTPS互连可以使用更低温度的焊料(例如，具有低于200摄氏度的熔点)。在一些实施例中，更高温度的焊料可以包括锡；锡和金；或锡、银和铜(例如，96.5%锡、3%银和0.5%铜)。在一些实施例中，更低温度的焊料可以包括锡和铋(例如，共晶锡铋)、锡、银、铋、铟、铟和锡、或镓。

在一些实施例中，一组DTD互连可以包括各向异性导电材料，诸如上面讨论的用于DTPS互连的任何材料。在一些实施例中，除了其它方面之外，DTD互连还可以被用作数据传递通道，而DTPS互连还可以被用于电源线和地线等。

在如在此描述的微电子组装件或IC封装中，一些或所有DTD互连可以具有比DTPS互连细的间距。在一些实施例中，取决于DTD互连的类型，在此公开的DTPS互连可以具有约80微米和300微米之间的间距，而在此公开的DTD互连可以具有约0.5微米和100微米之间的间距。通过一些DTD互连的密度提供硅水平互连密度的示例。在一些实施例中，DTD互连可能具有太细的间距以至于不能直接耦合到封装衬底(例如，太细以至于不能用作DTPS互连)。由于与在一组DTPS互连的任一侧上的管芯和封装衬底之间相比在一组DTD互连的任一侧上的不同管芯中的材料的更大的相似性，DTD互连可以具有比DTPS互连小的间距。特别是，管芯和封装衬底的材料成分上的差异可能由于操作期间生成的热(以及各种制造操作期间施加的热)而造成(多个)管芯和封装衬底的差异膨胀和收缩。为了缓解由这种差异膨胀和收缩(例如破裂、焊料桥接等)引起的损坏，如在此描述的任何微电子组装件或IC封装中的DTPS互连与DTD相比可以被形成得更大并且隔开得更远，由于DTD互连的任一侧上的管芯对的更大的材料相似性，DTD互连可能经历更小的热应力。

将认识到的是，一个或多个层级的底部填料(例如，有机聚合物材料，诸如苯并三唑、咪唑、聚酰亚胺或环氧树脂)可以被提供在在此描述的IC封装中，并且可以不被标记以便避免使附图混乱。在各种实施例中，底部填料层级可以包括相同或不同的绝缘材料。在一些实施例中，底部填料层级可以包括具有氧化硅颗粒的热固性环氧树脂；在一些实施例中，底部填料层级可以包括能够执行底部填料功能的任何合适的材料，底部填料功能诸如为支承管芯和减小互连上的热应力。在一些实施例中，底部填料材料的选择可以基于设计考虑，诸如形状因数、尺寸、应力、工作条件等；在其它实施例中，除了其它因素之外，底部填料材料的选择还可以基于材料性质和处理条件，诸如固化温度、玻璃化转变温度、粘度和化学耐性；在一些实施例中，底部填料材料的选择可以基于设计考虑和处理考虑这两者。

在一些实施例中，一个或多个层级的阻焊剂(例如，环氧树脂液体、液体光可成像聚合物、干膜光可成像聚合物、丙烯酸树脂、溶剂)可以被提供在在此描述的IC封装中，并且可以不被标记或示出以避免使附图混乱。阻焊剂可以是包括光可成像聚合物的液体或干膜材料。在一些实施例中，阻焊剂可以是非光可成像的。

基于如在此描述或如本领域已知的特定值的上下文，术语“实质上”、“接近”、“近似地”、“近乎”和“大约”一般指代在目标值的+/-20%内(例如，在目标值的+/-5%或10%内)。

基于如在此描述或如本领域中已知的特定值的上下文，指示各种元件的定向的术语，例如“共面”、“垂直”、“正交”、“平行”或元件之间的任何其它角度一般指代在目标值的+/-5%-20%内。

术语“连接”意味着在被连接的事物之间的直接连接(其可以是机械、电气和/或热连接中的一个或多个)，而没有任何中间器件，而术语“耦合”意味着被连接的事物之间的直接连接，或者通过一个或多个无源或有源的中间器件的间接连接。

本描述使用短语“在实施例中”或“在多个实施例中”，其可以均指代相同或不同实施例中的一各或多个。

更进一步地，如关于本公开的实施例使用的术语“包括”、“包括有”、“具有”等是同义的。

本公开可以使用基于透视的描述，诸如“上方”、“下方”、“顶部”、“底部”和“侧面”；这样的描述被用于便于讨论而不是意图限制所公开的实施例的应用。

如在此使用的术语“上方”、“下方”、“之间”和“上”指代一个材料层或组件相对于其它层或组件的相对位置。例如，部署在另一层之上或之下的一层可以直接与另一层接触或者可以具有一个或多个介于其间的层。此外，部署在两层之间的一层可以直接与两层中的一层或两层接触，或者可以具有一个或多个介于其间的层。相反，被描述为在第二层“上”的第一层指代与该第二层直接接触的层。类似地，除非明确地另外说明，否则被部署在两个特征之间的一个特征可以与相邻的特征直接接触或可以具有一个或多个介于其间的层。

如在此使用的术语“部署”指代位置、定位、放置和/或布置，而不指代任何特定的形成方法。

当关于测量范围使用时，术语“之间”包括测量范围的端部。

为了本公开的目的，短语“A和/或B”意味着(A)、(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”意味着(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。当在此使用时，注释“A/B/C”意味着(A)、(B)和/或(C)。

虽然在此可能以单数形式指代了某些要素，但是这样的要素可以包括多个子要素。例如，“导电材料”可以包括一种或多种导电材料。在另一示例中，“电介质材料”可以包括一种或多种电介质材料。

除非另外指定，否则使用序数形容词“第一”、“第二”和“第三”等来描述共同对象仅指示指代了类似对象的不同实例，并且不意图暗示如此描述的对象必须在时间上、空间上、在等级上或以任何其它方式处于给定序列中。

在以下详细描述中，参照形成在此的一部分的随附附图，并且在附图中通过图示方式示出可以实践的实施例。要理解，在不脱离本公开的范围的情况下可以利用其它实施例，并且可以作出结构或逻辑上的改变。因此，以下详细描述不应被在限制的意义上看待。

随附附图未必是按比例绘制的。

在附图中，相同的参考标号指代所示出的相同或类似的要素/材料，从而除非另外声明，在附图之一的上下文中提供的具有给定参考标号的要素/材料的解释可应用于其中可以图示具有相同参考标号的要素/材料的其它附图。进一步地，标记的单数和复数形式可以与参考标号一起使用，以相应地指明相同或类似类型、种类或类别的单个一个和多个要素。

更进一步地，在附图中，在此描述的各种器件和组装件的示例结构的一些示意性示图可以是利用精确的直角和直线示出的，但是要理解，这样的示意性示图可能不反映实际处理限制，其在使用例如合适的表征工具的图像(诸如扫描电子显微镜(SEM)图像、透射电子显微镜(TEM)图像或非接触轮廓仪)检查在此描述的任何结构时可能引起特征看起来不是那么“理想”。在真实结构的这样的图像中，可能的处理和/或表面缺陷也可能是可见的，例如表面粗糙、弯曲或轮廓偏差、凹坑或划痕、材料的不完美笔直的边缘、锥形通孔或其它开口、角部的无意的倒圆角或不同材料层的厚度上的变化、在(多个)晶体区内的偶然的螺旋、边缘或组合位错、和/或单个原子或原子簇的偶然位错缺陷。可能存在在此未列出但是在器件制备和/或封装领域内常见的其它缺陷。

在附图中，出于说明的目的呈现了结构和组件的特定数目和布置，并且在各种实施例中可以呈现这样的结构和组件的任何合期望的数目或布置。

进一步地，除非另外指定，否则各图中示出的结构可以根据材料性质、制备处理和工作条件而采取任何合适的形式或形状。

为了方便，如果存在利用不同字母指明的附图集合(例如，图1A至图1C)，则这样的集合在此可以在没有字母的情况下被指代(例如，如“图1”)。类似地，如果存在利用不同字母指明的参考标号的集合(例如，112a至112e)，则这样的集合可以在没有字母的情况下被指代(例如作为“112”)。

各种操作可以进而是以最有助于理解要求保护的主题的方式描述为多个离散的动作或操作的。然而，描述的顺序不应当被解释为暗示这些操作必需依赖于顺序。特别是，这些操作可以不是以所呈现的顺序执行的。所描述的操作可以是以与所描述的实施例不同的顺序执行的。在附加的实施例中，可以执行各种附加的操作，和/或可以省略所描述的操作。

示例实施例

图1A是根据本公开的一些实施例的微电子组装件100的示意性顶视图和框图。微电子组装件100包括多个电路块102。如在此使用的那样，术语“电路块”指代知识产权(IP)块(也称为IP核)，其包括具有特定功能的逻辑、单元或IC布局设计的可重复使用单元的抽象电路(例如，与物理电路相对的虚拟电路)。例如，电路块102(1)可以包括一组存储器寄存器；电路块102(2)可以包括算术逻辑单元(ALU)；电路块102(3)可以包括功率转换器；电路块102(4)可以包括局部互连块；以及电路块102(5)可以包括全局互连块。在一些实施例中，多个电路块102的一部分可以一起作为处理元件(PE)104起作用。PE 104可以例如连同局部互连电路块102(4)和全局互连电路块102(5)一起包括存储器电路块102(1)、ALU电路块102(2)和功率转换器电路块102(3)的组合。与物理电路相反，类似于电路块102的PE 104是概念性电路(例如抽象电路)。

本公开的实施例可以促进复合的PE 104，其可以被组合在一起以形成更大的计算结构，其进而可以被进一步组合以形成更大数量的核。局部互连电路块102(4)可以表示同一PE 104中的电路块之间的电耦合，诸如存储器电路块102(1)和ALU电路块102(2)之间的电耦合，或功率转换器电路块102(2)和ALU电路块102(2)之间的电耦合，或ALU电路块102(2)的不同部分之间的电耦合。全局互连电路块102(5)可以表示不同PE 104中的电路块102之间的电耦合。

电路块102和PE 104的物理实施例包括微电子组装件100的位于至少三个层级上的IC管芯106、108和110，这三个层级分别为：第一层级112、第二层级114和第三层级116，其中第二层级114在第一层级112和第三层级116之间。在一些实施例中，一个或多个IC管芯106、108和110可以包括具有小于10平方毫米的占位区的超小半导体管芯。在一些其它实施例中，一个或多个IC管芯106、108和110可以包括任何尺寸的半导体管芯。在又一些其它实施例中，一个或多个IC管芯106、108和110可以包括采用递归(例如嵌套、分等级)布置的其它微电子组装件，诸如微电子组装件100。例如，IC管芯108可以包括实质上类似于微电子组装件100的结构和组件。在又一些其它实施例中，一个或多个IC管芯106、108和110可以包括一个堆叠在另一个顶部上的利用高密度互连电耦合的多个半导体管芯。

在一些实施例中(例如，如所示出那样)，PE 104可以被体现为微电子组装件100的一部分。在其它实施例中，每个PE 104可以被体现在分离的微电子组装件100中。在所示出的示例实施例中，电路块102(1)、102(2)和102(3)可以被体现在包括位于第一层级112处的第一层级IC管芯106的分离的管芯中；电路块102(4)可以被体现在包括位于第二层级114处的第二层级IC管芯108的管芯中；以及电路块102(5)可以被体现在包括位于第三层级处116的第三层级IC管芯110的管芯中。

在本公开的实施例的广泛范围内，可以使用各种电路块102和PE 104以及对应的IC管芯106、108和110的任何适当的组合、布局、配置或布置。例如，多个这样的微电子组装件可以被堆叠在单个封装内。在一些实施例中，微电子组装件100可以包括IC，诸如微处理器。在其它实施例中，微电子组装件100可以形成更大的IC(诸如微处理器)的一部分(例如系统控制器块)、中央处理单元(CPU)、存储器设备(例如，高带宽存储器设备)、逻辑电路、输入/输出线路、收发器(诸如现场可编程门阵列收发器)、功率输送线路、III-V族或III族N器件(诸如III族N或III族N放大器(例如，GaN放大器))、外围组件互连快速线路、双倍数据速率传递线路或本领域已知的其它电子组件的门阵列逻辑(诸如现场可编程门阵列逻辑)。

图1B是微电子组装件100的横截面BB'的示意性横截面，其更清楚地图示三个层级和嵌入的组件。IC管芯106、108和110可以被部署在绝缘体118中。在一些实施例中，绝缘体118可以包括无机电介质材料(诸如氧化硅、氮化硅、碳化硅、氮氧化硅等)；在其它实施例中，绝缘体118可以包括诸如模制化合物、聚酰亚胺等的有机材料。贯通电介质通孔(TDV)120(例如，在其中绝缘体118包括模制化合物的实施例中也称为TMV)可以被部署在第二层级114处的绝缘体118中。TDV 122可以被部署在第三层级116处的绝缘体118中。TDV 120和122可以促进向第一层级IC管芯106的功率输送和高速信令。第一层级112和第二层级114之间的界面124可以是利用DTD互连(例如，互连126)电耦合的。在一些实施例中，互连126可以包括混合接合互连。第二层级114和第三层级116之间的界面128可以是利用互连130电耦合的。

在一些实施例中，互连130的间距可以小于互连126的间距。在各种实施例中，互连130可以包括混合接合(例如，包括金属到金属和电介质到电介质接合，形成这样的接合的处理在此被称为“混合接合”)、微凸块、铜柱互连或倒装芯片互连。在一些实施例中，第二层级IC管芯108可以包括TSV 132，并且第三层级IC管芯110可以包括TSV 134。在其它实施例中，TSV可以不存在于第二层级IC管芯108及第三层级IC管芯110中的一个或两者中。在第三层级116的底表面138处的接合焊盘136可以促进将微电子组装件100电耦合到诸如封装衬底的其它组件，或者电耦合到其它微电子组装件。

图1C更详细地示出包括混合接合的互连126的示例实施例中的单独一个。注意，虽然示出了互连126中的一个，但是相同的结构和描述可以应用于微电子组装件100中包括混合接合的任何其它互连(例如，130)。在第一层级112与第二层级114之间的界面124处，属于第二层级114的导电接触140可以与第一层级112的导电接触142接合；同样，第二层级114中的电介质材料144(例如，氧化硅、氮化硅、氮氧化硅等)可以与第一层级112中的电介质146接合。接合的连接形成包括混合接合的互连126，提供在第一层级112与第二层级114之间的电气和机械耦合。

注意，图1A至图1C旨在示出组件在其组装件内的相对布置，并且一般而言，这样的组装件可以包括未图示的其它组件(例如，与光功能、电连接性或热缓解有关的各种界面层或各种其它组件)。例如，在一些进一步的实施例中，如图1A至图1B中示出的组装件可以连同其它电组件一起包括多个管芯和/或XPU。

附加地，虽然组装件的一些组件在图1A至图1B中被图示为平面矩形或由矩形实体形成，但是这仅仅是为了容易说明，并且这些组装件的实施例可以是弯曲的、倒圆角的或另外不规则地构形的，如由用于制备各种组件的制造处理所规定的并且由于此有时是不可避免的。

图2是根据本公开的一些实施例的微电子组装件100的示意性横截面示图。微电子组装件100包括至少三个层级：第一层级112、第二层级114和第三层级116。第一层级112包括一个或多个第一层级IC管芯106，例如，所示出的示例中的106(1)和106(2)，以及绝缘体202。第一层级IC管芯106可以包括或可以不包括TSV。第二层级114包括由绝缘体204围绕的一个或多个第二层级IC管芯108，通过绝缘体204部署一个或多个导电TDV 120(例如，TMV)。在一些实施例中，绝缘体204可以包括与绝缘体202或绝缘体118相同的材料；在其它实施例中，绝缘体204可以包括不同的材料。第二层级IC管芯108可以包括TSV 132。第一层级112与第二层级114之间的界面124可以是利用具有最小间距206的互连126电气耦合以及机械耦合的。在示例实施例中，间距206可以是近似2微米或更小。在其它示例实施例中，间距206可以是近似2微米或更大。

第三层级116可以包括一个或多个第三层级IC管芯110，其可以包括TSV 134。第三层级IC管芯110可以被绝缘体208围绕，TDV 122被部署在绝缘体208中。在一些实施例中，绝缘体208可以包括与第一层级112的绝缘体204或第二层级114的绝缘体204相同的材料；在其它实施例中，绝缘体204可以包括与任一者不同的材料。第二层级114与第三层级116之间的界面128可以是利用具有最小间距210的互连130电气耦合以及机械耦合的。在示例实施例中，间距210可以是10微米。在一些实施例中，互连130可以包括混合接合；在其它实施例中，互连130可以包括其它形式的DTD互连(例如，微凸块、铜柱互连或倒装芯片互连)。在各种实施例中，第三层级116可以是利用互连214电气耦合和机械耦合到封装衬底212的。

在一些实施例中，封装衬底212可以包括PCB，PCB包括嵌入在有机电介质材料中的多层导电迹线。例如，封装衬底212可以包括具有通过贯通孔镀覆通孔彼此互连的若干层金属平面或迹线的层压衬底，其中输入/输出路由平面在顶部层和底部层上，而内部层被用作接地和电源平面。在其它实施例中，封装衬底212可以包括有机中介体；在又一些其它实施例中，封装衬底可以包括无机中介体(例如，由玻璃、陶瓷或半导体材料制成)。在又一些其它实施例中，封装衬底212可以包括有机材料和无机材料的复合，例如，具有在有机衬底中的嵌入式半导体管芯。在一些实施例中，互连214可以包括DTPS互连；在其它实施例中，例如在其中封装衬底212包括半导体互连桥的情况下，互连214可以包括DTD互连。

在一些实施例中，绝缘体202、204和208中的任何一个可以包括电介质材料，诸如二氧化硅、氮化硅碳、氮化硅、氮氧化物、聚酰亚胺材料、玻璃增强环氧树脂基体材料、有机材料(诸如二氧化硅填充的环氧树脂)、或低k或超低k电介质(例如，碳掺杂电介质、氟掺杂电介质、多孔电介质、有机聚合物电介质、光可成像电介质、和/或基于苯并环丁烯的聚合物)。在一些实施例中，绝缘体202、204和208中的任何一个可以包括半导体材料，诸如硅、锗或III-V族材料(例如氮化镓)，以及一种或多种附加的材料。

在示例实施例中，一个或多个IC管芯106、108和110包括具有金属化堆叠216的半导体管芯，金属化堆叠216具有多个导电互连，诸如金属线和延伸通过绝缘体材料的使用已知半导体制造处理制造的通孔。在一些实施例中，一个或多个IC管芯106、108和110可以包括具有衬底218的半导体管芯，衬底218包括实质上单晶的半导体和/或已经描述的其它材料。

虽然为了不使附图混乱而没有在所有本说明中具体示出，但是在此描述的第一层级和第二层级这两个层级之间的任何界面(例如，124、128)包括两个表面：与第二层级的第二表面接触的第一层级的第一表面。

在各种实施例中，在第一层级112和第二层级114之间的界面124处的最小间距206可以小于或等于10微米；在第二层级114和第三层级116之间的界面128处的最小间距210可以大于10微米并且小于100微米；在第三层级116和封装衬底212之间的界面处的最小间距可以大于80微米，造成从第一层级112处的更细间距到第三层级116处的越来越粗间距的分等级的间距。因此，第二层级114中的TDV 120的间距可以小于第三层级116中的TDV122的间距。同样地，在一些实施例中，第二层级IC管芯108中的TSV 132的最小间距可以小于第三层级IC管芯110中的TSV 134的最小间距。在其它实施例中，相邻的层之间的各种互连可以包括相同类型的互连(例如，混合接合)，其在互连中的相邻互连之间具有小于2微米的实质上相似的间距。

涵盖分等级间距的架构允许完全不同的制造技术(例如，技术节点、或处理节点、或简单的节点)的管芯在微电子组装件100内无缝地耦合在一起。在一般意义上，不同的节点经常意指不同的电路世代和架构。技术节点越小(或越新)，特征尺寸越小，并且因此，所得到的晶体管更快并且更功率高效这两者。例如，微电子组装件100可以包括使用10nm处理制造的第一层级IC管芯106、使用22nm处理制造的第二层级IC管芯108和使用45nm处理制造的第三层级IC管芯110。

在各种实施例中，IC管芯106、108和110可以包括超小管芯。在一些实施例中，仅第一层级IC管芯106可以包括这样的超小管芯，而第二层级IC管芯106和第三层级IC管芯110可以具有更大的尺寸。在一些实施例中，第一层级IC管芯106可以包括如图中描绘的单侧连接。在一些实施例中，第二层级IC管芯108可以是无源的，并且可以促进第一层级IC管芯106之间的电耦合，例如第一层级IC管芯106(1)和106(2)之间的电耦合。在一些实施例中，第二层级IC管芯108可以进一步包括例如有源电路元件，以提供附加的联网功能。同样地，在一些实施例中，第三层级IC管芯110可以是无源的，并且可以仅促进与第二层级IC管芯108或与第一层级IC管芯106的电耦合。在其它实施例中，第三层级IC管芯110也可以包括有源电路元件。第二层级IC管芯108和第三层级IC管芯110可以包括例如在层级之间的两个相对界面处的双侧连接。在各种实施例中，第二层级114中的TDV 120和第三层级116中的TDV 122可以促进功率输送、高速信令或跨层连接。

在各种实施例中，用于绝缘体202、204和208的材料的选择可以适当地基于微电子组装件100的递归重新实现和分等级耦合。互连也可以是被分等级地描述的：单个管芯中的局部、微电子组装件中的管芯之间的中间、以及分等级的微电子组装件之间的全局。这样的准单片分等级集成架构允许针对每个单独电路块102的处理优化。在其中先前这样的电路块102被合并到一个大的单片半导体管芯中的情况下，本公开的实施例允许使用适合于电路块102的功能和/或设计的处理技术在单独的管芯中实现单独的电路块102，与全局处理节点改进相比使得能够有更好得多的产出和制造改进。本公开的实施例促进了CPU和其它处理器的更好的重复使用和可配置性，并且在处理选择和互连路由方面提供更高的粒度/可定制性。

该架构对于多核架构而言特别有用，其中可以使用两个管芯层级形成复合PE104，然后可以将这两个管芯层级组合在一起以形成更大的计算结构。更大的计算结构可以被进一步组合以形成更大数量的核。一些PE 104可以包括非布尔逻辑管芯，其中邻近的管芯中的一个或多个用作到存储器/外部系统的电气/逻辑互连。结构中的一个特定的灵活性可以是竖向地堆叠不同管芯以改进功能的能力。例如，存储器管芯可以一个堆叠在另一个的顶部上以增加容量。在另一示例中，如果热解决方案可以应对堆叠的ALU的增加的功率密度，则在单独的管芯中实现的ALU可以是一个堆叠在另一个顶部上的以用于改进的吞吐量。如果微电子组装件之间的互连密度可以满足更低密度的互连，则如在此描述的微电子组装件可以有助于降低成本并且改进线的利用。在此描述的各种实施例中公开的布置还可以允许与来自其它制造商或其它加速器的器件的互操作性。

图3是包括三个层级的微电子组装件100的简化横截面视图：第一层级112、第二层级114和第三层级116。微电子组装件100可以是利用表面302上的互连214耦合到封装衬底212的。在一些实施例中，微电子组装件100可以被耦合到在与表面302相对的表面306上的加强件304。在一些实施例中，加强件304可以包括硅；在其它实施例中，加强件304可以包括陶瓷材料；在又一些其它实施例中，加强件304可以包括金属；在又一些其它实施例中，加强件304可以包括硬塑料。可以使用能够提供机械强度的任何合适的材料。在一些实施例中，加强件304也可以被用作热沉。

图4A至图4C是不同形式的IC 400的简化顶视图。图4A表示以单片形式402体现的IC 400。在单片形式402中，对IC 400的功能有贡献的所有电路块102被体现在单个晶片中。图4B表示在多芯片模块404中体现的相同IC 400，其中一些电路块102是在分离的管芯406中体现的并且是使用管芯桥408互连的。图4C表示根据本公开的实施例的被体现为具有在三个层级处的IC管芯106、108和110的微电子组装件100的多芯片模块404的一部分410，每个IC管芯包括分离的电路块102。在各种实施例中，可以使用一个处理节点来制造一个或多个IC管芯106、108和110，并且可以使用另一处理节点来制造其它IC管芯106、108和110。处理节点可以通过微电子组装件100中的结构特征来区分；例如，数字电路优化处理节点可以包括比针对模拟电路优化的另一处理节点更小尺寸的晶体管。在另一示例中，第一处理节点可以造成与使用第二处理节点制造的晶体管相比具有更厚的栅极和更高的击穿电压的晶体管。在使用对应地完全不同的处理节点制造的两个IC管芯之间，各种其它结构差异可以是明显的。

图5是图示微电子组装件100的示例实施例的简化框图。微电子组装件100可以包括多个IC管芯106(例如，106(1)、106(2)、...106(N))。每个IC管芯106可以包括多个IP块，其可以与其它IC管芯106中的IP块相同或不同。在一些实施例中，每个这样的IP块可以包括使用混合接合或其它形式的DTD互连耦合到IC管芯106的分离的IC管芯。IC管芯106(1)-(N)中的IP块的示例包括：实用箱(ubox)502(例如，其控制寄存器访问、中断流、锁流和事件)；混合云扩展(HCX)块504，其将工作负载跨网络卸载到远程位置中的服务器或云；输入/输出(IO)块506；以及高速缓存(例如，存储器)508。在实施例的广泛范围内，各种其它IP块可以存在于IC管芯106中的每个中。

在各种实施例中，每个IC管芯106可以通过互连总线(未示出)电耦合到包括安全电路的IC管芯510(在此也称为安全IC管芯510)。安全电路可以工作以提供熵服务，其包括诸如信息的加密和解密、安全密码密钥的生成和分分发的安全功能，和/或作为用于在诸如IC管芯106的其它IC管芯中执行的安全功能的熵源起作用。它们还可以包括感测或监控环境条件，诸如输入电压、时钟频率或温度，以便检测对系统的整体安全执行侵入性或非侵入性攻击的尝试。在一些实施例中，安全电路可以包括至少一个数字随机数生成器(DRNG)512。DRNG 512可以被用于生成用于用户空间中文件系统(FUSE)加密、密码密钥和其它这样的用途的随机数。IC管芯510可以进一步包括至少一个PUF电路514，其可以被用于对由DRNG512生成的随机数序列进行加密，并且以可信任方式与存在于每个IC管芯106中的HCX块504(或其它地方)中的对应PUF电路516通信加密的信息。如在此使用的PUF指代采用制造变化得出独特的数字标识符(例如，安全密钥)的电路；其是在物理结构中体现的物理实体，针对给定的输入条件提供物理地限定的输出，该输出用作用于其中例如在半导体器件中体现PUF的物理结构的独特标识符。

在一般意义上，DRNG 512和PUF电路514和516可以被用于分别获取动态熵和静态熵。静态熵(例如，如在PUF中)以独特响应(例如，标识符)的形式显现，独特响应可以是以高精确度针对每个器件实例重复地创建的并且可以可靠地用于芯片标识和信任根。这是通过利用电路/技术采用制造引发的变化来实现的，该电路/技术增强/加强这样的空间实例特定的随机失配并且抑制时间可变性(例如，热噪声)。另一方面，动态熵电路(例如，DRNG)抑制空间处理/制造引发的变化以放大变化的时间随机源的影响。例如，DRNG 512生成动态变化的随机数序列(例如，每次其被生成时变化)，然后使用由PUF电路514生成的静态的、安全的、受信任的密钥对其进行加密，并且将其通信给IC管芯106中的PUF电路516，PUF电路516可以对所通信的数据进行解密并且提取所生成的随机数序列以用于进一步处理。

在各种实施例中，DRNG 512是出于各种安全目的而产生随机数(和/或随机比特)序列的电子电路(例如，数字电路)。一般而言，随机数是在一定区间(例如，在最小值(min)和最大值(max)之间，在范围[min，max]内)上生成的，使得值看起来不可预测。DRNG 512的输出是随机序列(或者简单地，“序列”)，并且其可以包括随机数和/或随机比特。随机序列可以是独立的(例如，随机序列中的每个新值在统计上独立于先前的值)、均匀分布的(例如，任何数字具有在随机序列中出现的均匀概率)以及不可预测的(例如，攻击者(诸如黑客软件、敌对软件、对于黑客、窥探的软件指令/命令等)可能无法猜测随机序列中的一些或全部的值)。

在一般意义上，随机数可以是使用伪随机数生成器(PRNG)算法或真随机数生成器(TRNG)算法生成的。PRNG是计算“看起来”随机的数字序列的确定性算法。PRNG算法要求用于初始化底层模型的状态的种子值。一旦被播种，其于是就可以生成如下的数字序列：其展现良好统计行为(例如独立性、均匀分布)但是可以是确定性的并且展现取决于其内部状态模型的尺寸的周期性(例如，在生成长随机数字序列之后，内部状态上的所有变化将被耗尽并且随后的下一数字序列将重复更早的序列；例如，具有32比特字长度的马特赛特旋转(Mersenne Twister) MT19937 PRNG具有2¹⁹⁹³⁷-1的周期性)。

与PRNG算法相反，TRNG算法从某种类型的物理源提取随机性(也称为熵)，并且然后使用它来生成随机数。物理源也被称为“熵源”，并且可以在自然可用或使得对计算系统可用的各种物理现象(例如，用户击键之间的时间、鼠标移动等)中选择。与PRNG算法不同，TRNG算法不需要被播种，并且其在任何给定随机序列中的随机值的选择是高度不可预测的。像这样，攻击者不能使用特定随机数序列的观察来以有效方式预测随后的值。这种性质还意指来自TRNG电路的输出没有周期性。虽然在随机序列中的重复是可能的(虽然不太可能)，但是它们不能被以对攻击者有用的方式预测。TRNG算法可能比PRNG算法在计算上更耗时或者是另外更昂贵的。

在现代操作系统和密码库中使用的进一步的方法是从熵源取得输入以供给熵的缓冲器或池。熵池然后被用于提供周期性地播种密码安全PRNG(CSPRNG)算法的非确定性随机数。该CSPRNG算法提供密码安全的随机数，该随机数呈现为真随机并且展现良好限定的计算攻击抗性水平。

在各种实施例中，DRNG 512促进硬件中的高质量、高性能熵和随机数生成。在各种实施例中，DRNG 512使用熵源(ES)来重复地对硬件实现的CSPRNG算法(即，在专用线路上运行的算法)进行播种。与软件方法不同，其包括高质量熵源实现，高质量熵源实现可以被快速采样以利用高质量熵重复地播种CSPRNG。更进一步地，其表示与对其内部状态的软件攻击隔离的独立硬件模块。从DRNG 512输出的随机序列具有高统计质量(独立性、均匀分布)、高不可预测性、高性能和对于攻击的保护。DRNG512在其对于真随机数生成的方法中是独特的，因为其是在硬件(例如，作为专用电路)中实现的，与在软件中的常规算法方法相反。在微电子组装件100中的所有特权级处运行的软件可以通过共用指令集，旁路中间软件栈、库或操作系统处理，来访问由DRNG 512生成的随机数。

在不使用微电子组装件100的实施例的常规应用中，微电子组装件中的每个管芯可以包括若干个DRNG，其中一些DRNG可以是停用的(例如，休眠的、暂时未使用的等)。一般而言，包括DRNG的任何IC管芯必须被针对可应用的安全标准分离地认证，这可能是耗费工作量的。附加地，在某些实施例中，DRNG包括作为ES起作用的模拟硬件IP(HIP)块，其跨处理、电压和温度(PVT)而经受性能变化。IC管芯中的DRNG的每个附加拷贝增加了ES未能满足由国家标准与技术研究院(NIST)(或其它标准组织)设置的标准的概率，这负面地影响了产出。此外，硅后测试时间随着微电子组装件中包括的DRNG的数量线性地增加。还进一步地，集成到单独的IC管芯中的DRNG引起遗留要求，这可能使得难以使产品系列适配于改进版本的DRNG，这对于缓解显现的威胁和/或响应于硅后学习是至关重要的。

根据在此描述的实施例的特征，在微电子组装件100中熵产生被从每个单独的IC管芯106移动到分离的IC管芯510。这可以是通过对由在IC管芯510和106上提供的PUF电路514使能的安全的封装内通信进行杠杆利用来实现的。由DRNG 512生成的随机数可以被利用PUF电路514加密，并且被分发到微电子组装件100中的IC管芯106。随机数可以是由接收IC管芯106针对各种目的适当地使用的，例如以生成用于虚拟机、FUSE和其它密码需要的密钥。因此，先前在单独的IC管芯106上执行的安全功能可以被卸载到安全IC管芯510中，其间具有加密的管芯到管芯通信以保持安全性。安全IC管芯510可以使得能够实时地同时生成高熵芯片标识符(ID)和加密密钥。

图6A是图示微电子组装件100中的分解熵服务的示例架构600的简化框图。PUF电路514和516可以被用于创建按需求生成的密钥。常规地，由PUF(无论是如在微电子组装件100中的硬件中还是在软件中体现)接受的输入或激励被称为“挑战”。PUF的在与激励相互作用之后的输出被称为“响应”。包括挑战和对应的响应的对被称为挑战-响应对。特定PUF的针对输入的输出仅能够使用作为该特定PUF的基础的特定物理系统来获得。器件拥有挑战-响应对是在某一时刻向作为PUF的基础的独特物理系统提供挑战的证据。

因此，来自PUF电路514和516的响应取决于随机物理因素，这些随机物理因素是不可预测和不可控的，并且固有地存在和/或是在制造处理期间偶然地引入的，使得其实质上不可能复制或克隆。影响PUF行为的物理因素是物理结构和电气特性，包括掺杂浓度、氧化物厚度、沟道长度、(例如金属层的)结构宽度、阈值电压和寄生效应(例如电阻、电容)。PUF电路514为其关联的安全IC管芯510生成数字指纹，其可以被用作独特密钥以支持密码算法和服务，包含加密/解密、认证和数字签名。同样，PUF电路516中的每个生成用于其所位于的相应的IC管芯106的对应密钥。PUF生成的密钥可以被用于在芯片上非易失性存储器508内构建安全库。在各种实施例中，每个IC管芯106可以是由相应的PUF电路516生成并且存储在存储器508中的独特的PUF标识符(ID)和密码密钥标识的。

在各种实施例中，PUF电路514可以存储对应于被授权与IC管芯510通信的不同IC管芯106和/或PUF电路516的被授权器件的标识信息的列表。对应的PUF电路516可以存储IC管芯510和/或PUF电路514的标识信息。换句话说，IC管芯106可以构成用于IC管芯510的被授权器件；而IC管芯510可以构成用于任何一个IC管芯106的被授权器件。在一些实施例中，包括PUF ID的标识信息可以被以加密形式存储在连同从用于被授权器件的密码密钥和相应的PUF响应的组合得到的挑战码和访问码一起使用密码密钥的对应的IC管芯(例如，510、106)中。PUF电路使用挑战码来生成PUF响应，并且该响应与访问码一起被用于在IC管芯和被授权器件之间的未来通信中重构密码密钥。注意，在实施例的广泛范围内，在微电子组装件100中可以使用任何适当的方案来确保使用PUF电路的被授权器件的标识信息的安全。

在示例实施例中，由IC管芯510中的PUF电路514或由IC管芯106中的PUF电路516生成的密码密钥可以包括64比特。在另一示例实施例中，密码密钥可以包括128比特。在实施例的广泛范围内，可以在密码密钥中包括任何数量的比特。每个密码密钥独立于其它密码密钥，并且是跨电压、温度和时间而稳定的。示例PUF电路514或516可以利用环形振荡器来生成密码密钥和/或PUFID。密码密钥的值取决于用于生成密钥的环形振荡器的物理结构和电气特性。在各种实施例中，在实施例的广泛范围内，可以利用所示出的PUF电路514和516实现任何安全特征(不仅DRNG)。

在各种实施例中，在工作期间，特定的IC管芯106可以从DRNG 512请求熵(例如，请求随机数或随机种子)。DRNG 512可以对应地生成随机数或随机种子。PUF电路514可以对所生成的输出进行加密并且将其通信给特定的IC管芯106，其使用用以认证特定的IC管芯106的密码密钥和PUF ID发送初始请求，由此确保特定的IC管芯106与安全IC管芯510之间的通信是加密的、安全的并且防篡改的。由于在IC管芯510和106之间的导电通路中存在包括混合接合的互连126，这种加密的管芯间通信的延时被最小化到与单个单片芯片中的管芯内通信相当的水平。

图6B是微电子组装件100中的DRNG 512的示例实施例的简化框图。在一般意义上，DRNG 512包括形成异步生产流水线的三个逻辑组件：硬件ES 602，还已知为非确定性随机比特生成器(NRBG)，其是从非确定性硬件处理产生随机比特(例如以大约3Gbps)的电路；硬件调节器604，其是在密码块链接消息认证码(CBC-MAC)模式中使用高级加密标准(AES)算法以将熵提取为高质量非确定性随机数的电路；以及两个并行输出：确定性随机比特生成器(DRBG)606，其为生成从硬件调节器604播种的随机数的电路；以及增强的非确定性随机数生成器(ENRNG)610，其是从硬件调节器604提供随机种子612的电路。通路与交替的开关614类似地起作用，其中来自硬件调节器604的一个输出(例如，种子)去往DRBG 606，并且下一个输出(例如，种子)去往ENRNG 610。

硬件熵源602提供采用零和一的形式的熵数据(例如，随机数据)的串行流。例如，硬件熵源602在自定时电路上异步运行，并且使用硅中的热噪声来以3GHz的速率输出随机比特流。硬件调节器604取得由硬件ES 602生成的256比特原始熵样本对并且将它们减少为单个256比特的经调节的熵样本，有效地将熵提取为更集中的样本。硬件DRBG 606将来自硬件调节器604的经调节的熵样本扩散到大的随机值集合中，通过使用符合标准的DRBG算法来生成随机数序列608并且利用来自硬件调节器604的经调节的熵样本连续地对其进行重新播种。来自硬件调节器604和硬件DRBG 606的有效输出可以等同于CSPRNG算法的有效输出。硬件ENRNG610将来自硬件调节器604的经调节的熵样本转换为随机种子612(例如，随机比特)，以用于由DRBG算法在其它管芯(例如，IC管芯106)上使用。由DRNG 512使用的算法可以是符合于各种标准的，例如NIST SP800-90A、B和C、FIPS-140-2以及ANSI X9.82。符合这些标准使得DRNG 512对于政府和商业中高度规范的应用领域而言是可行的解决方案。

在各种实施例中，随机数608和/或随机种子612可以被IC管芯510中的PUF电路514加密并且被通信到IC管芯106上的PUF电路516以用于进一步处理。因此，虽然随机数608和/或随机种子612是在分离的IC管芯510上生成的，但是它们的被由PUF电路514和516以及互连126(例如包括混合接合)的高密度和低延时促进的加密的和安全的通信使得IC管芯106能够如同在同一IC管芯106上生成那样使用随机数608和/或随机种子612。

图7是示例微电子组装件100的简化横截面视图。IC管芯106和510可以在第一层级112中并且IC管芯108可以在第二层级114中。在一些实施例中，第一层级112和第二层级114可以是通过包括混合接合的互连126耦合的。第二层级114可以是利用互连214耦合到封装衬底212的。IC管芯108可以被绝缘体118围绕，其中如在先前的各图(例如图1B、图2、图3)中描述的那样TDV在绝缘体118中通过。IC管芯108可以包括耦合第一层级112中的IC管芯(例如为两个或更多个IC管芯106，或IC管芯106和510)的导电通路。

IC管芯510中的PUF电路514可以包括衬底702中的有源组件和金属化堆叠704中的导电通路。同样，IC管芯106中的PUF电路516可以包括衬底706中的有源组件和金属化堆叠708中的导电通路。IC管芯108可以包括衬底710和金属化堆叠712。IC管芯510中的PUF电路514与IC管芯106中的PUF电路516之间的安全的、加密的通信可以在导电通路714上进行。在各种实施例中，仅出于说明的目的而非作为限制地描述了从IC管芯510到IC管芯106，导电通路714可以从IC管芯510中的PUF电路514通过金属化堆叠704、IC管芯510与108之间的互连126、IC管芯108中的金属化堆叠712、IC管芯106与108之间的互连126以及金属化堆叠708到达IC管芯106中的PUF电路516。

图8是示例微电子组装件100的简化横截面视图。除了第一层级112和第二层级114之间的重分布层802之外，如图8中示出的组件和结构与图7中示出的实质上相同。重分布层802可以包括电介质材料804和在其中通过的导电迹线806。在一些实施例中，重分布层802可以包括电介质材料804的一个或多个层，其具有耦合位于电介质材料804的两个或更多个层之间的导电迹线806的导电通孔。在一些实施例中，电介质材料804可以包括与绝缘体118相同的材料；在其它实施例中，电介质材料804可以包括不同的材料。在许多实施例中，电介质材料804包括硅与氧、氮和碳中的至少一个的化合物(例如，氧化硅、氮化硅、碳化硅、氮氧化硅等)。

重分布层802可以是利用互连126耦合到第一层级112和第二层级114的，互连126包括例如混合接合。在这样的实施例中，第一层级112和重分布层802之间的混合接合例如是由第一层级112中的接合焊盘和重分布层802中的导电迹线806的导电焊盘之间的金属到金属接合形成的，并且电介质到电介质接合是在第一层级112中的IC管芯的金属化堆叠中的电介质与第一层级112中的IC管芯和重分布层802中的电介质材料804间的绝缘体之间。第二层级114与重分布层802之间的混合接合例如是由第二层级114中的接合焊盘与重分布层802中的导电迹线806的导电焊盘之间的金属到金属接合形成的，并且电介质到电介质接合是在第二层级114中的IC管芯的金属化堆叠中的电介质与第二层级114中的IC管芯和重分布层802中的电介质材料804间的绝缘体之间。

在一些实施例中，IC管芯106和IC管芯510之间的导电通路的一部分可以在重分布层802中；并且导电通路的另一部分可以通过第二层级中的IC管芯108。IC管芯108可以耦合第一层级112中的IC管芯，例如，两个或更多个IC管芯106或者IC管芯106及510。IC管芯510中的PUF电路514与IC管芯106中的PUF电路516之间的安全的、加密的通信可以是在导电通路714上进行的。在各种实施例中，仅出于说明的目的而非作为限制地描述了从IC管芯510到IC管芯106，导电通路714可以从IC管芯510中的PUF电路514通过金属化堆叠704、IC管芯510与重分布层802之间的互连126、导电迹线806、IC管芯106与重分布层802之间的互连126以及IC管芯106中的金属化堆叠708。

图9是示例微电子组装件100的简化横截面视图。除了IC管芯510位于第二层级114中而不是第一层级112中之外，图9中示出的组件和结构与图8中示出的组件和结构实质上相同。IC管芯510中的PUF电路514与IC管芯106中的PUF电路516之间的安全的、加密的通信可以是在导电通路714上进行的。在各种实施例中，仅出于说明的目的而非作为限制地描述了从IC管芯510到IC管芯106，导电通路714可以从IC管芯510中的PUF电路514通过金属化堆叠704、IC管芯510与重分布层802之间的互连126、导电迹线806、IC管芯106与重分布层802之间的互连126以及IC管芯106中的金属化堆叠708。

图10是示例微电子组装件100的简化横截面视图。除了包括PUF电路516的IC管芯106可以直接在第二层级114中的IC管芯510之上使得PUF电路514和516之间的导电通路714比PUF电路516不直接在IC管芯510之上的情况短之外，图10中示出的组件和结构与图9中示出的组件和结构实质上相同。在这样的实施例中，当与更长的导电通路相比时PUF电路514与516之间的安全的加密的通信可以具有更低的延时。

图11是用于PUF电路514或516的示例电子电路的简化框图。PUF电路514或516典型地包括耦合到一个或多个DRNG 512的逻辑电路1102。逻辑电路1102包括任何合适的电路，例如现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、数字信号处理器(DSP)、微处理器等。PUF控制器1104控制PUF阵列1106，PUF阵列1106包括多个组件，多个组件的物理结构和电气特性可以被用于生成用于PUF电路514(或516)的PUF ID和密码密钥。系统监控器1108可以接收两个输入电压(例如，V1、V2)以及两个时钟读数(例如，CLK1、CLK2，其包括根据特定频率的在高值与低值之间的电压变化)。在一些实施例中，对于系统监控器1108的输入和时钟读数被适当地馈送到PUF控制器1104，其使用该信息来从PUF阵列1106生成PUF ID。在一些实施例中，逻辑电路1102可以使用PUF ID和其它输入，如为了生成用于对来自DRNG512的输出进行加密的密码密钥所需要的那样。在其它实施例中，PUF控制器1104可以生成密码密钥并且将其提供给逻辑电路1102，其使用该信息来加密来自DRNG 512的输出。虽然在此描述了一种方法，但是在实施例的广泛范围内，可以使用任何合适的方法来生成PUFID和密码密钥。

示例器件和组件

在此公开的封装或在此描述的任何进一步的实施例可以被包括在任何合适的电子组件中。图12至图14图示可以与在此公开的任何IC封装一起使用或包括在此公开的任何IC封装的封装、组装件和器件的各种示例。

图12是可以包括根据在此公开的任何实施例的IC封装的示例IC封装2200的侧面横截面视图。在一些实施例中，IC封装2200可以是系统级封装(SiP)。

如在图中示出那样，封装衬底2252可以由绝缘体(例如，陶瓷、堆积膜、其中具有填充物颗粒的环氧树脂膜等)形成，并且可以具有延伸通过在第一面2272和第二面2274之间或者在第一面2272上的不同位置之间以及/或者在第二面2274上的不同位置之间的绝缘体的导电通路。这些导电通路可以采用包括线和/或通孔的任何互连结构的形式。

封装衬底2252可以包括通过封装衬底2252耦合到导电通路2262的导电接触2263，允许管芯2256和/或中介体2257内的线路电耦合到导电接触2264中的各个导电接触2264(或耦合到封装衬底2252中包括的其它器件(未示出))。

IC封装2200可以包括中介体2257，其经由中介体2257的导电接触2261、第一层级互连2265、和封装衬底2252的导电接触2263耦合到封装衬底2252。在图中图示的第一层级互连2265是焊料凸块，但是可以使用任何合适的第一层级互连2265，诸如焊料凸块、焊料支柱或接合布线。

IC封装2200可以包括一个或多个管芯2256，其经由管芯2256的导电接触2254、第一层级互连2258、以及中介体2257的导电接触2260耦合到中介体2257。导电接触2260可以通过中介体2257耦合到导电通路(未示出)，允许管芯2256内的线路被电耦合到各个导电接触2261(或被电耦合到中介体2257中包括的其它器件(未示出))。在图中图示的第一层级互连2258是焊料凸块，但是可以使用任何合适的第一层级互连2258，诸如焊料凸块、焊料支柱、或接合布线。如在此使用的那样，“导电接触”可以指代导电材料(例如，金属)的一部分，其用作不同组件之间的界面；导电接触可以凹入组件的表面、与组件的表面齐平或者远离组件的表面而延伸，并且可以采取任何合适的形式(例如，导电焊盘或插槽)。

在一些实施例中，底部填料材料2266可以围绕第一层级互连2265部署在封装衬底2252和中介体2257之间，并且模制物2268可以围绕管芯2256和中介体2257部署并且与封装衬底2252接触。在一些实施例中，底部填料材料2266可以与模制物2268相同。可以用于底部填料材料2266和模制物2268的示例材料是合适的环氧树脂。第二层级互连2270可以被耦合到导电接触2264。在图中图示的第二层级互连2270是焊料球(例如用于球栅格阵列(BGA)布置)，但是可以使用任何合适的第二层级互连2270(例如，引脚栅格阵列布置中的引脚或岸面栅格阵列布置中的岸面)。如本领域中已知的以及在下面参照图13讨论的那样，第二层级互连2270可以被用于将IC封装2200耦合到另外的组件，诸如电路板(例如主板)、中介体、或另外的IC封装。

在各种实施例中，任何管芯2256可以是如在此描述的微电子组装件100。在其中IC封装2200包括多个管芯2256的实施例中，IC封装2200可以被称为多芯片封装(MCP)。管芯2256可以包括用以执行任何合期望的功能的线路。例如，除了一个或多个管芯2256作为如在此描述的微电子组装件100之外，一个或多个管芯2256还可以是逻辑管芯(例如，基于硅的管芯)，一个或多个管芯2256还可以是存储器管芯(例如高带宽存储器)等。在一些实施例中，任何管芯2256可以是如参照先前的各图中的任何一个讨论的那样实现的。在一些实施例中，至少一些管芯2256可以不包括如在此描述的实现。

虽然在图中图示的IC封装2200是倒装芯片封装，但是可以使用其它封装架构。例如，IC封装2200可以是BGA封装，诸如嵌入式晶片级球栅格阵列(eWLB)封装。在另一示例中，IC封装2200可以是晶片级芯片尺度封装(WLCSP)或面板扇出(FO)封装。虽然在IC封装2200中图示了两个管芯2256，但是IC封装2200可以包括任何合期望的数量的管芯2256。IC封装2200可以包括附加的无源组件，诸如部署在封装衬底2252的第一面2272或第二面2274之上或者在中介体2257的任一面上的表面安装电阻器、电容器和电感器。更一般地，IC封装2200可以包括本领域已知的任何其它有源或无源的组件。

在一些实施例中，IC封装2200中可以不包括中介体2257；相反，芯片2256可以被通过第一层级互连2265直接耦合到第一面2272处的导电接触2263。

图13是IC器件组装件2300的横截面侧视图，IC器件组装件2300可以包括具有根据在此公开的任何实施例的一个或多个微电子组装件200的组件。IC器件组装件2300包括部署在电路板2302(其可以是例如主板)上的多个组件。IC器件组装件2300包括部署在电路板2302的第一面2340和电路板2302的相对的第二面2342上的组件；一般地，组件可以被部署在面2340和2342中的一个或这两者上。特别是，IC器件组装件2300的组件中的任何合适的组件可以包括根据在此公开的任何实施例的一个或多个微电子组装件100中的任何微电子组装件100；例如，下面参照IC器件组装件2300讨论的任何IC封装可以采取上面参照图12讨论的IC封装2200的任何实施例的形式。

在一些实施例中，电路板2302可以是包括多个金属层的PCB，多个金属层被通过绝缘体层彼此分离并且被通过导电通孔互连。任何一个或多个金属层可以是按合期望的电路图案形成的，以在耦合到电路板2302的组件之间路由电信号(可选地与其它金属层结合)。在其它实施例中，电路板2302可以是非PCB封装衬底。

如在图中图示那样，在一些实施例中，IC器件组装件2300可以包括被通过耦合组件2316耦合到电路板2302的第一面2340的中介体上封装结构2336。耦合组件2316可以将中介体上封装结构2336电气地以及机械地耦合到电路板2302，并且可以包括焊料球(如所示出那样)、插槽的凸部分和凹部分、粘接剂、底部填料材料和/或任何其它合适的电气和/或机械耦合结构。

中介体上封装结构2336可以包括被通过耦合组件2318耦合到中介体2304的IC封装2320。耦合组件2318可以取决于合期望的功能而采取任何合适的形式，诸如上面参照耦合组件2316讨论的形式。在一些实施例中，IC封装2320可以是或包括IC封装2200，例如，如上面参照图12描述的那样。在一些实施例中，IC封装2320可以包括至少一个如在此描述的微电子组装件100。为了不使附图混乱，在图中没有具体示出微电子组装件100。

虽然在图中示出了单个IC封装2320，但是多个IC封装可以被耦合到中介体2304；实际上，附加的中介体可以被耦合到中介体2304。中介体2304可以提供用于桥接电路板2302和IC封装2320的介于其间的封装衬底。一般地，中介体2304可以将连接重分布到更宽的间距或者将连接重路由到不同的连接。例如，中介体2304可以将IC封装2320耦合到耦合组件2316的BGA以用于耦合到电路板2302。

在图中图示的实施例中，IC封装2320和电路板2302被附接到中介体2304的相对的侧。在其它实施例中，IC封装2320和电路板2302可以被附接到中介体2304的同一侧。在一些实施例中，可以通过中介体2304互连三个或更多个组件。

中介体2304可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实现中，中介体2304可以由替换的刚性或柔性的材料形成，替换的刚性或柔性的材料可以包括与上面描述的用于在半导体衬底中使用的材料相同的材料，诸如硅、锗、以及其它III-V族和IV族材料。中介体2304可以包括金属互连2308和通孔2310，包括但是不限制于TSV 2306。中介体2304可以进一步包括嵌入式器件2314，包括无源器件和有源器件这两者。这样的器件可以包括但是不限制于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(ESD)器件和存储器器件。还可以在中介体2304上形成更复杂的器件，诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统(MEMS)器件。中介体上封装结构2336可以采取本领域中已知的任何中介体上封装结构的形式。

在一些实施例中，IC器件组装件2300可以包括被通过耦合组件2322耦合到电路板2302的第一面2340的IC封装2324。耦合组件2322可以采取上面参照耦合组件2316讨论的任何实施例的形式，并且IC封装2324可以采取上面参照IC封装2320讨论的任何实施例的形式。

在一些实施例中，IC器件组装件2300可以包括被通过耦合组件2328耦合到电路板2302的第二面2342的层叠封装结构2334。层叠封装结构2334可以包括被通过耦合组件2330耦合在一起的IC封装2326和IC封装2332，使得IC封装2326被部署在电路板2302和IC封装2332之间。耦合组件2328和2330可以采取上面讨论的耦合组件2316的任何实施例的形式，并且IC封装2326和/或2332可以采取上面讨论的IC封装2320的任何实施例的形式。层叠封装结构2334可以是根据本领域中已知的任何层叠封装结构配置的。

图14是示例计算设备2400的框图，计算设备2400可以包括具有根据在此公开的任何实施例的一个或多个IC封装的一个或多个组件。例如，计算设备2400的组件中的任何合适的组件可以包括根据在此公开的任何实施例的具有微电子组装件(例如，100)的微电子组装件。在另一示例中，计算设备2400的组件中的任何一个或多个可以包括IC封装2200的任何实施例(例如，如在图12中示出那样)。在又一示例中，计算设备2400的组件中的任何一个或多个可以包括IC器件组装件2300(例如，如在图13中示出那样)。

虽然在图中图示了包括在计算设备2400中的多个组件，但是这些组件中的任何一个或多个可以被省略或复制，如对于应用而言适当的那样。在一些实施例中，包括在计算设备2400中的一些或所有组件可以被附接到一个或多个主板。在一些实施例中，这些组件中的一些或全部被制备到单个SoC管芯上。

附加地，在各种实施例中，虽然计算设备2400可以不包括在图中图示的组件中的一个或多个，但是计算设备2400可以包括用于耦合到一个或多个组件的接口线路。例如，计算设备2400可以不包括显示设备2406，但是可以包括显示设备2406可以耦合到其的显示设备接口线路(例如，连接器和驱动器线路)。在另一组示例中，计算设备2400可以不包括音频输入设备2418或音频输出设备2408，但是可以包括音频输入或输出设备接口线路(例如，连接器和支持线路)，音频输入设备2418或音频输出设备2408可以耦合到该音频输入或输出设备接口线路。

计算设备2400可以包括处理设备2402(例如，一个或多个处理设备)。如在此使用的那样，术语“处理设备”或“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以被存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。处理设备2402可以包括一个或多个数字信号处理器(DSP)、ASIC、CPU、GPU、密码处理器(在硬件内执行密码算法的专用处理器)、服务器处理器或任何其它合适的处理设备。计算设备2400可以包括存储器2404，其本身可以包括一个或多个存储器设备，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存、固态存储器和/或硬盘驱动器。在一些实施例中，存储器2404可以包括与处理设备2402共享管芯的存储器。该存储器可以被用作高速缓冲存储器并且可以包括嵌入式动态随机存取存储器(eDRAM)或自旋转移力矩磁性随机存取存储器(STT-MRAM)。

在一些实施例中，计算设备2400可以包括通信芯片2412(例如，一个或多个通信芯片)。例如，通信芯片2412可以被配置用于管理用于向计算设备2400传递数据和传递来自计算设备2400的数据的无线通信。术语“无线”及其派生词可以被用于描述可以通过使用调制的电磁辐射经由非固体介质来通信数据的电路、设备、系统、方法、技术、通信信道等。术语并不意味着关联的设备不包含任何布线，虽然在一些实施例中它们的确可能不包含。

通信芯片2412可以实现多个无线标准或协议中的任何一种，包括但是不限制于电气和电子工程师协(IEEE)标准，包括Wi-Fi(IEEE 802.11家族)、IEEE 802.16标准(例如，IEEE 802.16-2005修订版)、长期演进(LTE)项目以及任何修订版、更新版和/或修订版(例如，高级LTE项目、超移动宽带(UMB)项目(也称为“3GPP2”)等)。兼容IEEE 802.16的宽带无线接入(BWA)网络一般被称为WiMAX网络，WiMAX网络是代表微波接入全球互通的首字母缩写词，其是用于通过IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片2412可以根据全球移动通信系统(GSM)、通用分组无线业务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进HSPA(E-HSPA)或LTE网络来工作。通信芯片2412可以根据增强型数据速率GSM演进(EDGE)、GSM EDGE无线接入网(GERAN)、通用陆地无线接入网(UTRAN)或演进型UTRAN(E-UTRAN)来工作。通信芯片2412可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强无绳电信(DECT)、演进数据优化(EV-DO)及其派生物、以及被指定为3G、4G、5G及以上的任何其它无线协议来工作。在其它实施例中，通信芯片2412可以根据其它无线协议来进行操作。计算设备2400可以包括天线2422以促进无线通信和/或接收其它无线通信(诸如AM或FM无线电传输)。

在一些实施例中，通信芯片2412可以管理有线通信，诸如电、光或任何其它合适的通信协议(例如，以太网)。如上面指出那样，通信芯片2412可以包括多个通信芯片。例如，第一通信芯片2412可以专用于诸如Wi-Fi或蓝牙的更短范围的无线通信，并且第二通信芯片2412可以专用于诸如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其它的更长范围的无线通信。在一些实施例中，第一通信芯片2412可以专用于无线通信，并且第二通信芯片2412可以专用于有线通信。

计算设备2400可以包括电池/电源线路2414。电池/电源线路2414可以包括一个或多个能量存储设备(例如，电池或电容器)和/或用于将计算设备2400的组件耦合到与计算设备2400分离的能量源(例如交流线电源)的线路。

计算设备2400可以包括显示设备2406(或对应的接口线路，如上面讨论的那样)。例如，显示设备2406可以包括任何视觉指示器，诸如平视显示器、计算机监控器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。

计算设备2400可以包括音频输出设备2408(或对应的接口线路，如上面讨论的那样)。例如，音频输出设备2408可以包括生成可听指示符的任何设备，诸如扬声器、耳机或耳塞。

计算设备2400可以包括音频输入设备2418(或对应的接口线路，如上面讨论的那样)。音频输入设备2418可以包括生成表示声音的信号的任何设备，诸如麦克风、麦克风阵列或数字乐器(例如，具有音乐乐器数字接口(MIDI)输出的乐器)。

计算设备2400可以包括GPS设备2416(或对应的接口线路，如上面讨论的那样)。GPS设备2416可以与基于卫星的系统通信，并且可以接收计算设备2400的位置，如本领域中已知的那样。

计算设备2400可以包括其它输出设备2410(或对应的接口线路，如上面讨论的那样)。其它输出设备2410的示例可以包括音频编解码器、视频编解码器、打印机、用于向其它设备提供信息的有线或无线发射机、或者附加的存储设备。

计算设备2400可以包括其它输入设备2420(或对应的接口线路，如上面讨论的那样)。其它输入设备2420的示例可以包括加速度计、陀螺仪、罗盘、图像捕获设备、键盘、诸如鼠标、指示笔、触摸板的光标控制设备、条形码读取器、快速响应(QR)码读取器、任何传感器、或射频标识(RFID)读取器。

计算设备2400可以具有任何合期望的形状因子，诸如手持式或移动计算设备(例如，蜂窝电话、智能电话、移动互联网设备、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超级本计算机、个人数字助理(PDA)、超级移动个人计算机等)、台式计算设备、服务器或其它联网计算组件、打印机、扫描仪、监控器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字视频记录器、或可穿戴计算设备。在一些实施例中，计算设备2400可以是处理数据的任何其它电子设备。

选择示例

以下段落提供了在此公开的实施例的各种示例。

示例1提供了一种微电子组装件(例如，100，图7)，其包括：在第一层级(例如，112)中的第一多个IC管芯(例如，106)，第一多个IC管芯中的每个具有相应的第一物理不可克隆功能(PUF)电路(例如，516)，第一PUF电路中的每个被配置为生成相应的独特的第一PUF标识符；第二IC管芯(例如，510)，其具有第二PUF电路(例如，514)和安全电路(例如，512)，第二PUF电路被配置为生成独特的第二PUF标识符，安全电路被配置为熵源；在第二层级(例如，114)中的第二多个IC管芯(例如，108)，第二层级与第一层级不共面，第一层级和第二层级是利用互连(例如，126)耦合的，互连具有在互连中的相邻互连之间的小于10微米的间距；以及在第一多个IC管芯与第二IC管芯之间的导电通路(例如，714)，其用于第一PUF电路与第二PUF电路之间的通信，导电通路包括互连的一部分，其中：第一PUF电路中的每个被进一步配置为(例如，图6A)：通过第二PUF标识符标识第二PUF电路；以及生成第一密码密钥，其加密向安全电路要求熵的请求，以及第二PUF电路配置为：通过相应的第一PUF标识符来标识第一PUF电路中的每个；以及生成第二密码密钥，其加密来自安全电路的对于请求的响应。

示例2提供了示例1的微电子组装件，其中(例如，图7)：第二IC管芯在第一层级中，并且导电通路的一部分通过第二层级中的第二多个IC管芯。

示例3提供了示例1的微电子组装件，进一步包括在第一层级和第二层级之间的重分布层(例如，802)，其中重分布层是利用互连耦合到第一层级和第二层级的。

示例4提供了示例3的微电子组装件，其中(例如，图8)：第二IC管芯在第一层级中，并且导电通路的一部分通过重分布层。

示例5提供了示例3的微电子组装件，其中(例如，图9)：第二IC管芯在第二层级中，并且导电通路的一部分通过重分布层。

示例6提供了示例5的微电子组装件，其中第一IC管芯直接位于第二IC管芯之上(例如，图10)。

示例7提供了示例1-6中的任何一项的微电子组装件，其中(例如，图6B)安全电路包括数字随机数生成器电路，其包括硬件熵源、硬件调节器、以及硬件确定性随机比特生成器和硬件非确定性随机比特生成器中的至少一个。

示例8提供了示例1-7中的任何一项的微电子组装件，其中熵包括随机数和随机比特中的至少之一的序列。

示例9提供了示例1-8中的任何一项的微电子组装件，其中导电通路中的任何一个通过第一多个IC管芯之一的第一金属化堆叠、第二IC管芯的第二金属化堆叠和互连的部分。

示例10提供了示例1-9中的任何一项的微电子组装件，其中(例如，图11)第一PUF电路和第二PUF电路包括相应的PUF阵列、用于控制PUF阵列的PUF控制器以及用于分别生成第一独特标识符和第二独特标识符的逻辑电路。

示例11，一种IC封装，包括：第一IC管芯(例如，106)，其包括用于生成第一PUF标识符和第一密码密钥的第一PUF电路；第二IC管芯(例如，510)，其包括用于生成第二PUF标识符和第二密码密钥的第二PUF电路，第二IC管芯进一步包括用于生成随机数或随机比特的数字随机数生成器电路；第三IC管芯(例如，108)；以及至少耦合到第三IC管芯的封装衬底(例如，212)，其中：第一IC管芯在第一层级中，第三IC管芯在与第一层级不共面的第二层级中，第一层级和第二层级被通过互连耦合，互连具有在互连中的相邻互连之间的小于10微米的间距，并且第一PUF电路与第二PUF电路之间的通信被配置为通过导电通路，导电通路包括互连的一部分并且通信是使用第一PUF标识符、第一密码密钥、第二PUF标识符和第二密码密钥加密的。

示例12提供了示例11的IC封装，其中第二IC管芯在第一层级中(例如，图7、图8)。

示例13提供了示例11的IC封装，其中第二IC管芯在第二层级中(例如，图9、图10)。

示例14提供了示例13的IC封装，其中第一层级中的第一IC管芯直接在第二层级中的第二IC管芯之上(例如，图10)。

示例15提供了示例11-12中的任何一项的IC封装，其中导电通路的一部分通过第二层级中的第三IC管芯(例如，图7)。

示例16提供了示例11的IC封装，进一步包括在第一层级与第二层级之间的重分布层(例如802)，其中导电通路的一部分通过重分布层。

示例17提供了示例16的IC封装，其中重分布层包括电介质材料(例如，804)中的导电迹线(例如，806)。

示例18提供了示例17的IC封装，其中重分布层包括电介质材料的多个层，具有在电介质材料的相邻层之间的导电迹线，并且导电通孔通过电介质材料的层连接导电迹线。

示例19提供了一种IC器件(例如，510)，其包括：安全电路(例如512)；以及第一PUF电路(例如，514)，其中：IC器件被耦合到具有相应的第二PUF电路(例如516)的多个IC管芯(例如106)，IC器件和多个IC管芯在IC封装中被耦合在一起，第一PUF电路和第二PUF电路被配置为通过IC封装中的导电通路彼此安全地通信，安全电路被配置为向多个IC管芯提供熵服务，并且熵服务包括提供随机数或随机比特的序列。

示例20提供了示例19的IC器件，其中导电通路包括互连，互连具有在互连中的相邻互连之间的小于10微米的间距。

示例21提供了示例19-20中的任何一项的IC器件，其中第一PUF电路被配置为生成第一PUF标识符以标识IC器件，并且第二PUF电路被配置为生成相应的第二PUF标识符以标识多个IC管芯中的相应的IC管芯。

示例22提供了示例19-21中的任何一项的IC器件，其中第二PUF电路包括逻辑电路、系统监控器、控制器和PUF阵列(例如，图11)。

示例23提供了示例22的IC器件，其中PUF阵列包括环形振荡器阵列。

示例24提供了示例19-23中的任何一项的IC器件，其中安全电路包括数字随机数生成器电路，数字随机数生成器电路包括硬件熵源、硬件调节器、以及硬件确定性随机比特生成器和硬件非确定性随机比特生成器中的至少一个(例如，图6B)。

示例25提供了示例24的IC器件，其中：硬件熵源被配置为从非确定性硬件处理产生随机比特，硬件调节器被配置为将随机比特提取为高质量非确定性随机数，硬件确定性随机比特生成器被配置为生成从硬件调节器播种的随机数，并且硬件非确定性随机比特生成器被配置为提供从硬件调节器生成的随机种子。

示例26提供了一种IC封装，包括：第一IC管芯，其中第一IC管芯将使用熵服务，第一IC管芯包括PUF电路，并且没有随机数生成器(RNG)电路；第二IC管芯，其包括另一PUF电路；以及RNG电路，用于生成用于熵服务的随机数；在第一IC管芯和第二IC管芯之间的导电通路，其中使用PUF电路使得能够进行导电通路的加密；以及封装支承结构。

示例27提供了示例26的IC封装，进一步包括在第一IC管芯和封装支承之间的第三IC管芯。

示例28提供了示例27的IC封装，其中第三IC管芯在第二IC管芯和封装支承之间。

示例29提供了示例26的IC封装，其中第二IC管芯在第一IC管芯和封装支承之间。

示例30提供了示例27的IC封装，进一步包括在第一IC管芯和第三IC管芯之间的重分布层(RDL)。

示例31提供了示例30的IC封装，进一步包括在第一IC管芯和RDL之间的混合接合层。

示例32提供了示例27的IC封装，进一步包括在第二IC管芯和第三IC管芯之间的重分布层(RDL)。

示例33提供了示例32的IC封装，进一步包括在第二IC管芯和RDL之间的混合接合层。

示例34提供了示例26的IC封装，进一步包括在第一IC管芯和第二IC管芯之间的重分布层(RDL)。

示例35提供了示例26的IC封装，进一步包括第四IC管芯，其中第四IC管芯遮蔽第二IC管芯。

示例36提供了示例35的IC封装，其中第二IC管芯在封装支承与第四IC管芯之间。

示例37提供了示例35的IC封装，进一步包括在第二IC管芯和第四IC管芯之间的重分布层(RDL)。

示例38提供了示例27的IC封装，进一步包括在第一IC管芯和第三IC管芯之间的混合接合层。

示例39提供了示例27的IC封装，进一步包括在第二IC管芯和第三IC管芯之间的混合接合层。

示例40提供了示例26的IC封装，进一步包括在第一IC管芯和第二IC管芯之间的混合接合层。

示例41提供了示例26的IC封装，其中第一IC管芯包括硬知识产权核。

示例42提供了示例26-41中的任何一项的IC封装，其中第二IC管芯包括用于安全功能的有源线路。

示例43提供了示例27的IC封装，其中第三IC管芯被经由互连结构连接到第一IC管芯和第二IC管芯，第三IC管芯提供第一IC管芯和第三IC管芯之间的连接。

示例44提供了一种微电子组装件，包括：第一IC管芯，其中第一IC管芯没有RNG；以及电耦合到第一IC管芯的第二IC管芯，第二IC管芯用于使用第二IC管芯与第一IC管芯之间的导电通路来向第一IC管芯提供熵服务，其中导电通路被加密。

示例45提供了示例44的微电子组装件，其中使用第一IC管芯的PUF和第二IC管芯的PUF来使得能够进行导电通路的加密。

示例46提供了示例44-45中的任何一项的微电子组装件，其中第一IC管芯包括多个第一IC管芯，并且其中第二IC管芯被电耦合到多个第一IC管芯以向多个第一IC管芯提供熵服务。

示例47提供了示例44-46中的任何一项的微电子组装件，其中第二IC管芯包括至少一个RNG。

示例48提供了示例47的微电子组装件，其中RNG包括数字RNG(DRNG)。

示例49提供了示例44-48中的任何一项的微电子组装件，其中第二IC管芯包括多个RNG。

示例50提供了示例44的微电子组装件，其中第一IC管芯包括用于加密在导电通路上通信的数据的PUF。

示例51提供了示例44-50中的任何一项的微电子组装件，其中第一IC管芯包括存储元件以存储由第一IC管芯的PUF使用的密码密钥。

示例52提供了示例44的微电子组装件，其中第二IC管芯包括PUF，其中通过PUF来使得能够进行导电通路的加密。

示例53提供了示例52的微电子组装件，其中PUF包括PUF阵列，第二IC管芯进一步包括PUF控制器以控制PUF阵列的PUF的操作。

示例54提供了一种IC器件，包括用于向第二IC管芯提供熵服务的第一IC管芯，其中第二IC管芯包括PUF并且没有RNG，第一IC管芯包括：用于生成用于第二IC管芯的密码密钥的RNG；以及用于向第二IC管芯提供密码密钥PUF。

示例55提供了示例54的IC器件，其中RNG包括DRNG。

示例56提供了示例54-55中的任何一项的IC器件，其中RNG包括多个RNG。

示例57提供了示例54-56中的任何一项的IC器件，进一步包括在第一IC管芯和第二IC管芯之间的导电通路，其中导电通路被加密。

示例58提供了示例54-57中的任何一项的IC器件，其中第一IC管芯的PUF包括PUF阵列。

示例59提供了示例58的IC器件，其中第一IC管芯进一步包括PUF控制器以控制PUF的操作。

示例60提供了示例54-59中的任何一项的IC器件，其中PUF包括物理安全基元。

示例61提供了示例54-59中的任何一项的IC器件，其中RNG包括物理安全基元。

以上对本公开的所图示的实现的描述——包括在摘要中描述的内容——不意图穷举或将本公开限制于所公开的精确形式。虽然在此为了说明的目的描述了本公开的具体实现和用于本公开的示例，但是如相关领域的技术人员将认识到的那样，在本公开的范围内各种等同的修改是可能的。

Claims (25)

1.一种微电子组装件，包括：

在第一层级中的第一多个集成电路(IC)管芯，第一多个IC管芯中的每个IC管芯具有相应的第一物理不可克隆功能(PUF)电路，第一PUF电路中的每个PUF电路被配置为生成相应的独特的第一PUF标识符；

第二IC管芯，其具有第二PUF电路和安全电路，第二PUF电路被配置为生成独特的第二PUF标识符，安全电路被配置为熵源；

在第二层级中的第二多个IC管芯，第二层级与第一层级不共面，第一层级和第二层级是利用互连耦合的，互连具有在互连中的相邻互连之间的小于10微米的间距；以及

第一多个IC管芯与第二IC管芯之间的导电通路，用于第一PUF电路与第二PUF电路之间的通信，导电通路包括互连的一部分，

其中：

第一PUF电路中的每个被进一步配置为：

通过第二PUF标识符标识第二PUF电路，以及

生成第一密码密钥，其加密向安全电路要求熵的请求，以及

第二PUF电路被配置为：

通过相应的第一PUF标识符来标识第一PUF电路中的每个，以及

生成第二密码密钥，其加密来自安全电路的对于请求的响应。

2.根据权利要求1所述的微电子组装件，其中：

第二IC管芯在第一层级中，以及

导电通路的一部分通过第二层级中的第二多个IC管芯。

3.根据权利要求1所述的微电子组装件，进一步包括在第一层级与第二层级之间的重分布层，其中重分布层被利用互连耦合到第一层级和第二层级。

4.根据权利要求3所述的微电子组装件，其中：

第二IC管芯在第一层级中，以及

导电通路的一部分通过重分布层。

5.根据权利要求3所述的微电子组装件，其中：

第二IC管芯在第二层级中，以及

导电通路的一部分通过重分布层。

6.根据权利要求5所述的微电子组装件，其中第一IC管芯直接在第二IC管芯之上。

7.根据权利要求1所述的微电子组装件，其中安全电路包括数字随机数生成器电路，数字随机数生成器电路包括硬件熵源、硬件调节器以及硬件确定性随机比特生成器和硬件非确定性随机比特生成器中的至少一个。

8.根据权利要求1所述的微电子组装件，其中熵包括随机数和随机比特中的至少之一的序列。

9.根据权利要求1所述的微电子组装件，其中导电通路中的任何一个通过第一多个IC管芯之一的第一金属化堆叠、第二IC管芯的第二金属化堆叠和互连的部分。

10.根据权利要求1至9中的任何一项所述的微电子组装件，其中第一PUF电路和第二PUF电路包括相应的PUF阵列、用于控制PUF阵列的PUF控制器以及用于分别生成第一独特标识符和第二独特标识符的逻辑电路。

11.一种IC封装，包括：

第一IC管芯，其包括用于生成第一PUF标识符和第一密码密钥的第一PUF电路；

第二IC管芯，其包括用于生成第二PUF标识符和第二密码密钥的第二PUF电路，第二IC管芯进一步包括用于生成随机数或随机比特的数字随机数生成器电路；

第三IC管芯；以及

封装衬底，其至少耦合到第三IC管芯，

其中：

第一IC管芯在第一层级中，

第三IC管芯在与第一层级不共面的第二层级中，

第一层级和第二层级被通过互连耦合，互连具有在互连中的相邻互连之间的小于10微米的间距，以及

第一PUF电路与第二PUF电路之间的通信被配置为通过导电通路，导电通路包括互连的一部分并且通信是使用第一PUF标识符、第一密码密钥、第二PUF标识符和第二密码密钥加密的。

12.根据权利要求11所述的IC封装，其中第二IC管芯在第一层级中。

13.根据权利要求11所述的IC封装，其中第二IC管芯在第二层级中。

14.根据权利要求13所述的IC封装，其中第一层级中的第一IC管芯直接在第二层级中的第二IC管芯之上。

15.根据权利要求11至12中的任何一项所述的IC封装，其中导电通路的一部分通过第二层级中的第三IC管芯。

16.根据权利要求11所述的IC封装，进一步包括在第一层级与第二层级之间的重分布层，其中导电通路的一部分通过重分布层。

17.根据权利要求16所述的IC封装，其中重分布层包括在电介质材料中的导电迹线。

18.根据权利要求17所述的IC封装，其中重分布层包括电介质材料的多个层，具有在电介质材料的相邻层之间的导电迹线，并且导电通孔通过电介质材料的层连接导电迹线。

19.一种IC器件，包括：

安全电路；以及

第一PUF电路，

其中：

IC器件被耦合到具有相应的第二PUF电路的多个IC管芯，

IC器件和所述多个IC管芯在IC封装中被耦合在一起，

第一PUF电路和第二PUF电路被配置为通过IC封装中的导电通路彼此安全地通信，

安全电路被配置为向所述多个IC管芯提供熵服务，以及

熵服务包括提供随机数或随机比特的序列。

20.根据权利要求19所述的IC器件，其中导电通路包括互连，互连具有在互连中的相邻互连之间的小于10微米的间距。

21.根据权利要求19所述的IC器件，其中第一PUF电路被配置为生成第一PUF标识符以标识所述IC器件，并且第二PUF电路被配置为生成相应的第二PUF标识符以标识所述多个IC管芯中的相应的IC管芯。

22.根据权利要求19所述的IC器件，其中第二PUF电路包括逻辑电路、系统监控器、控制器和PUF阵列。

23.根据权利要求22所述的IC器件，其中PUF阵列包括环形振荡器阵列。

24.根据权利要求19至23中的任何一项所述的IC器件，其中安全电路包括数字随机数生成器电路，数字随机数生成器电路包括硬件熵源、硬件调节器以及硬件确定性随机比特生成器和硬件非确定性随机比特生成器中的至少一个。

25.根据权利要求24所述的IC器件，其中：

硬件熵源被配置为从非确定性硬件处理产生随机比特，

硬件调节器被配置为将随机比特提取为高质量非确定性随机数，

硬件确定性随机比特生成器被配置为生成从硬件调节器播种的随机数，以及

硬件非确定性随机比特生成器被配置为提供从硬件调节器生成的随机种子。

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