CN116248542B - 一种用于数字通信中抖动容限测试的装置、方法及系统 - Google Patents

Abstract

本申请提供一种用于数字通信中抖动容限测试的装置、方法及系统。装置包括：第一模块，用于生成第一控制信号和第二控制信号；第二模块，用于根据第一控制信号生成与多个频率对应的多个时钟信号，以及针对多个频率中的每一个，通过改变第二控制信号从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列，其作用于噪声电容阵列的多个控制端以便控制对噪声电容阵列注入与该频率对应的抖动生成控制信号阵列，用于在接收端生成与该频率对应的抖动测试信号，噪声电容阵列是接收端的时钟数据恢复电路的一部分，抖动测试信号被叠加到时钟数据恢复电路的输出从而用于测试在该频率的抖动容限。如此提高测试精度和降低复杂度。

Description

一种用于数字通信中抖动容限测试的装置、方法及系统

技术领域

本申请涉及数字通信技术领域，尤其涉及一种用于数字通信中抖动容限测试的装置、方法及系统。

背景技术

高速数字通信技术通过高速数字链路从发送端到接收端传输高速信号。考虑到例如网络拥塞、延迟、抖动等因素的影响，需要评估整个高速数字链路性能特别是评估接收端对恶化条件的容忍程度。一种评估方法是通过比特误码率测试（Bit Error Ratio Test，BERT）提供端到端性能的有效指标，具体计算方法是将错误接收的比特数除以在同一时间段内发送的比特总数。在BERT中产生错误接收的比特的可能原因有丢包（网络拥塞、设备过度使用和网络硬件问题等造成数据包丢失）、延迟（光纤铺设长度、存储延迟和路由器/交换错误等造成的网络延迟）和抖动（jitter）等。抖动指的是由于延迟不一致，每个数据包从开始到结束需要的时间略有不同。抖动被定义为通过网络接收的数据包延迟的差异。数据包之间的差异太大可能是有害的，过度抖动会导致拥塞或丢包。评估接收端对恶化条件的容忍程度包括测试接收端的抖动容限（jitter tolerance）。抖动容限指的是接收端，如通信设备或者通信系统的接口，承受输入抖动的能力。不同的标准或者协议往往对接收端的抖动容限提出不同的要求，例如外围组件接口互联标准（Peripheral Componentinterconnect Express，PCIE）的1.0版本和2.0版本还有其它的适合的高速数字通信标准等可以提出具体的规范，包括遵循行业内惯例形成的规范。有必要在芯片设计阶段对系统或者芯片的接收端的抖动容限及其抗抖动能力进行测试，这样有助于提前发现设计中存在的缺陷并且降低流片风险。

现有技术中，测试接收端的抖动容限，一般是通过BERT测试仪进行。BERT测试仪根据协议和标准对抖动容限的具体要求调节抖动源，并且通过抖动源对输入数据进行调制从而在输入数据中加入特定规范的抖动，进而模拟实际应用中的可能恶化条件。但是，这样通过BERT测试仪在输入数据中加入抖动的方式，受到BERT测试仪和芯片之间的连接线的状态等外部因素影响，而且需要通过复杂且昂贵的BERT测试仪来生成抖动并在数据端加入生成的抖动，增加了电路复杂度也不利于提升测量精度。

为此，本申请提出了一种用于数字通信中抖动容限测试的装置、方法及系统，用于应对现有技术中的技术难题。

发明内容

第一方面，本申请提供了一种用于数字通信系统的接收端的抖动容限测试的装置。所述装置包括：第一模块，用于生成第一控制信号和第二控制信号；第二模块，用于根据所述第一控制信号生成与多个频率一一对应的多个时钟信号，以及针对所述多个频率中的每一个频率，通过改变所述第二控制信号从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列，所述具有该频率的噪声幅度控制信号阵列作用于噪声电容阵列的多个控制端以便控制对所述噪声电容阵列注入与该频率对应的抖动生成控制信号阵列，所述抖动生成控制信号阵列用于在所述接收端生成与该频率对应的抖动测试信号，所述噪声电容阵列是所述接收端的时钟数据恢复电路的一部分，所述抖动测试信号被叠加到所述时钟数据恢复电路的输出从而用于测试所述接收端在该频率的抖动容限。

通过本申请的第一方面，实现了在频率上可调可控和幅度上可调可控的抖动测试信号，通过第一控制信号和第二控制信号来在频率和幅度上调控抖动测试信号，从而实现了根据特定要求（例如参考特定协议、标准对抖动容限的要求以及模拟实际应用中的恶化条件等）来生成满足相应规范的抖动信号（例如通过控制注入的周期性抖动的幅度和频率），有利于达到对接收端的抖动容限和抗抖动能力进行测试的目的，并且，在达到测试抖动容限的目的同时还节省了部署额外的BERT设备的消耗、避免了连接线状态等外部因素对测试结果的精度的影响以及降低了电路复杂度。另外可以便利地开启和关闭对接收端的抖动容限进行测试，有利于大幅度降低测试成本和时间。

在本申请的第一方面的一种可能的实现方式中，针对所述多个频率中的每一个频率，在所述接收端生成的与该频率对应的所述抖动测试信号具有特定幅度，所述特定幅度至少基于所述具有该频率的噪声幅度控制信号阵列。

在本申请的第一方面的一种可能的实现方式中，所述第一模块还用于生成第三控制信号，所述第三控制信号用于对通过改变所述第二控制信号从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列的过程进行校准。

在本申请的第一方面的一种可能的实现方式中，所述特定幅度还基于所述第三控制信号。

在本申请的第一方面的一种可能的实现方式中，所述第二控制信号和所述第三控制信号用于调节所述抖动测试信号的所述特定幅度的最大范围和最小分辨率。

在本申请的第一方面的一种可能的实现方式中，所述第三控制信号的生成是基于对所述时钟数据恢复电路的输出抖动的测量。

在本申请的第一方面的一种可能的实现方式中，所述第一模块与抖动测量模块连接，所述抖动测量模块用于测量所述时钟数据恢复电路的输出抖动。

在本申请的第一方面的一种可能的实现方式中，针对所述多个频率中的每一个频率，所述接收端在该频率的抖动容限是基于所述接收端反馈的对所述时钟数据恢复电路的输出结果的误码检测结果。

在本申请的第一方面的一种可能的实现方式中，所述时钟数据恢复电路的输出结果是所述时钟数据恢复电路所恢复的数据和时钟信号。

在本申请的第一方面的一种可能的实现方式中，所述第二模块还包括逻辑处理电路，针对所述多个频率中的每一个频率，通过改变所述第二控制信号从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列，包括：将所述第二控制信号和与该频率对应的时钟信号输入所述逻辑处理电路。

在本申请的第一方面的一种可能的实现方式中，所述逻辑处理电路是与非门逻辑电路。

在本申请的第一方面的一种可能的实现方式中，所述第二模块还包括电平转换器和反相器，针对所述多个频率中的每一个频率，所述逻辑处理电路的输出经过所述电平转换器和反相器处理后得到具有该频率的噪声幅度控制信号阵列。

在本申请的第一方面的一种可能的实现方式中，所述第一模块还用于生成第三控制信号，针对所述多个频率中的每一个频率，所述第三控制信号用于控制所述电平转换器和反相器以便实现：对通过改变所述第二控制信号从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列的过程进行校准。

在本申请的第一方面的一种可能的实现方式中，所述第三控制信号经过低压差线性稳压器进行降压处理后作为所述电平转换器和反相器的工作电压。

在本申请的第一方面的一种可能的实现方式中，所述第一模块是数字电路，所述第二模块是模拟电路。

在本申请的第一方面的一种可能的实现方式中，所述第二模块还包括分频器，所述第一控制信号用于控制所述分频器的分频比从而对参考时钟信号按照所述分频比进行分频以便生成与所述多个频率一一对应的所述多个时钟信号。

在本申请的第一方面的一种可能的实现方式中，所述参考时钟信号来自相对于所述数字通信系统的外部，或者，所述参考时钟信号是所述装置从所述接收端接收的所述时钟数据恢复电路的压控振荡器的输出时钟信号或者所述输出时钟信号的分频结果。

在本申请的第一方面的一种可能的实现方式中，所述时钟数据恢复电路包括压控振荡器，构成所述压控振荡器的电感电容谐振回路的固定电容中的至少一部分作为所述噪声电容阵列。

在本申请的第一方面的一种可能的实现方式中，所述固定电容中的所述至少一部分被划分为等效的并联的多个子电容，所述多个子电容是所述噪声电容阵列，所述多个子电容与所述噪声电容阵列的多个控制端一一对应，其中针对所述多个频率中的每一个频率，所述具有该频率的噪声幅度控制信号阵列作用于所述多个子电容以便控制分别对所述多个子电容注入与该频率对应的抖动生成控制信号阵列。

在本申请的第一方面的一种可能的实现方式中，所述时钟数据恢复电路包括电感电容压控振荡器，所述噪声电容阵列是所述电感电容压控振荡器用于生成所述时钟数据恢复电路的输出的电感电容谐振回路的固定电容中的至少一部分。

在本申请的第一方面的一种可能的实现方式中，所述数字通信系统的接收端是待测试设计，所述装置是部署在所述数字通信系统的内置自检装置，所述内置自检装置用于对所述待测试设计进行功能验证。

在本申请的第一方面的一种可能的实现方式中，所述数字通信系统的接收端通过数字通信芯片实现，所述装置是与所述数字通信芯片通信地连接的内置自检装置，所述内置自检装置用于测试所述数字通信芯片的抖动容限或者用于对与所述数字通信芯片对应的待测试设计进行功能验证。

第二方面，本申请提供了一种用于数字通信中接收端的抖动容限测试的系统。所述系统包括：生成模块，用于生成第一控制信号、第二控制信号和第三控制信号；分频器，用于根据所述第一控制信号对参考时钟信号进行分频从而生成与多个频率一一对应的多个时钟信号，其中所述分频器的分频比基于所述第一控制信号；逻辑处理电路，用于对所述多个时钟信号中的每一个时钟信号分别与所述第二控制信号进行逻辑计算；和电平转换器和反相器，用于对所述逻辑处理电路的输出进行电平转换和反相运算；其中，针对所述多个频率中的每一个频率，利用所述逻辑处理电路、所述电平转换器和反相器，通过改变所述第二控制信号从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列，所述具有该频率的噪声幅度控制信号阵列作用于噪声电容阵列的多个控制端以便控制对所述噪声电容阵列注入与该频率对应的抖动生成控制信号阵列，所述抖动生成控制信号阵列用于在所述接收端生成与该频率对应的抖动测试信号，所述噪声电容阵列是所述接收端的时钟数据恢复电路的一部分，所述抖动测试信号被叠加到所述时钟数据恢复电路的输出从而用于测试所述接收端在该频率的抖动容限，所述第三控制信号用于对通过改变所述第二控制信号从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列的过程进行校准。

通过本申请的第二方面，实现了在频率上可调可控和幅度上可调可控的抖动测试信号，通过第一控制信号和第二控制信号来在频率和幅度上调控抖动测试信号，从而实现了根据特定要求（例如参考特定协议、标准对抖动容限的要求以及模拟实际应用中的恶化条件等）来生成满足相应规范的抖动信号（例如通过控制注入的周期性抖动的幅度和频率），有利于达到对接收端的抖动容限和抗抖动能力进行测试的目的，并且，在达到测试抖动容限的目的同时还节省了部署额外的BERT设备的消耗、避免了连接线状态等外部因素对测试结果的精度的影响以及降低了电路复杂度。另外可以便利地开启和关闭对接收端的抖动容限进行测试，有利于大幅度降低测试成本和时间。

在本申请的第二方面的一种可能的实现方式中，针对所述多个频率中的每一个频率，在所述接收端生成的与该频率对应的所述抖动测试信号具有特定幅度，所述特定幅度至少基于所述具有该频率的噪声幅度控制信号阵列和所述第三控制信号，所述第二控制信号和所述第三控制信号用于调节所述抖动测试信号的所述特定幅度的最大范围和最小分辨率。

在本申请的第二方面的一种可能的实现方式中，所述逻辑处理电路是与非门逻辑电路，其中针对所述多个频率中的每一个频率，所述逻辑处理电路的输出经过所述电平转换器和反相器处理后得到具有该频率的噪声幅度控制信号阵列，所述第三控制信号经过低压差线性稳压器进行降压处理后作为所述电平转换器和反相器的工作电压，所述第三控制信号用于控制所述电平转换器和反相器。

在本申请的第二方面的一种可能的实现方式中，所述时钟数据恢复电路包括压控振荡器，构成所述压控振荡器的电感电容谐振回路的固定电容中的至少一部分作为所述噪声电容阵列，所述固定电容中的所述至少一部分被划分为等效的并联的多个子电容，所述多个子电容是所述噪声电容阵列，所述多个子电容与所述噪声电容阵列的多个控制端一一对应，其中针对所述多个频率中的每一个频率，所述具有该频率的噪声幅度控制信号阵列作用于所述多个子电容以便控制分别对所述多个子电容注入与该频率对应的抖动生成控制信号阵列。

在本申请的第二方面的一种可能的实现方式中，所述时钟数据恢复电路包括电感电容压控振荡器，所述噪声电容阵列是所述电感电容压控振荡器用于生成所述时钟数据恢复电路的输出的电感电容谐振回路的固定电容中的至少一部分。

第三方面，本申请提供了一种用于数字通信系统的接收端的抖动容限测试的方法。所述方法包括：通过第一模块，生成第一控制信号和第二控制信号；通过第二模块，根据所述第一控制信号生成与多个频率一一对应的多个时钟信号，以及针对所述多个频率中的每一个频率，通过改变所述第二控制信号从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列，所述具有该频率的噪声幅度控制信号阵列作用于噪声电容阵列的多个控制端以便控制对所述噪声电容阵列注入与该频率对应的抖动生成控制信号阵列，所述抖动生成控制信号阵列用于在所述接收端生成与该频率对应的抖动测试信号，所述噪声电容阵列是所述接收端的时钟数据恢复电路的一部分，所述抖动测试信号被叠加到所述时钟数据恢复电路的输出从而用于测试所述接收端在该频率的抖动容限。

通过本申请的第三方面，实现了在频率上可调可控和幅度上可调可控的抖动测试信号，通过第一控制信号和第二控制信号来在频率和幅度上调控抖动测试信号，从而实现了根据特定要求（例如参考特定协议、标准对抖动容限的要求以及模拟实际应用中的恶化条件等）来生成满足相应规范的抖动信号（例如通过控制注入的周期性抖动的幅度和频率），有利于达到对接收端的抖动容限和抗抖动能力进行测试的目的，并且，在达到测试抖动容限的目的同时还节省了部署额外的BERT设备的消耗、避免了连接线状态等外部因素对测试结果的精度的影响以及降低了电路复杂度。另外可以便利地开启和关闭对接收端的抖动容限进行测试，有利于大幅度降低测试成本和时间。

在本申请的第三方面的一种可能的实现方式中，针对所述多个频率中的每一个频率，在所述接收端生成的与该频率对应的所述抖动测试信号具有特定幅度，所述特定幅度至少基于所述具有该频率的噪声幅度控制信号阵列，所述方法还包括：通过所述第一模块，生成第三控制信号，所述第三控制信号用于对通过改变所述第二控制信号从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列的过程进行校准，所述特定幅度还基于所述第三控制信号，所述第二控制信号和所述第三控制信号用于调节所述抖动测试信号的所述特定幅度的最大范围和最小分辨率。

在本申请的第三方面的一种可能的实现方式中，所述时钟数据恢复电路包括压控振荡器，构成所述压控振荡器的电感电容谐振回路的固定电容中的至少一部分作为所述噪声电容阵列，所述固定电容中的所述至少一部分被划分为等效的并联的多个子电容，所述多个子电容是所述噪声电容阵列，所述多个子电容与所述噪声电容阵列的多个控制端一一对应，其中针对所述多个频率中的每一个频率，所述具有该频率的噪声幅度控制信号阵列作用于所述多个子电容以便控制分别对所述多个子电容注入与该频率对应的抖动生成控制信号阵列。

第四方面，本申请实施例还提供了一种计算机设备，所述计算机设备包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现根据上述任一方面的任一种实现方式的方法。

第五方面，本申请实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，当所述计算机指令在计算机设备上运行时使得所述计算机设备执行根据上述任一方面的任一种实现方式的方法。

第六方面，本申请实施例还提供了一种计算机程序产品，所述计算机程序产品包括存储在计算机可读存储介质上的指令，当所述指令在计算机设备上运行时使得所述计算机设备执行根据上述任一方面的任一种实现方式的方法。

附图说明

为了更清楚地说明本申请实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种数字通信系统的接收端的抖动容限测试的应用场景的示意图；

图2为本申请实施例提供的一种用于数字通信系统的接收端的抖动容限测试的装置的示意图；

图3为本申请实施例提供的一种用于数字通信中接收端的抖动容限测试的系统的示意图；

图4为本申请实施例提供的一种用于数字通信系统的接收端的抖动容限测试的方法的流程示意图；

图5为本申请实施例提供的一种计算设备的结构示意图。

具体实施方式

下面将结合附图对本申请实施例作进一步地详细描述。

应当理解的是，在本申请的描述中，“至少一个”指一个或一个以上，“多个”指两个或两个以上。另外，“第一”、“第二”等词汇，除非另有说明，否则仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。

图1为本申请实施例提供的一种数字通信系统的接收端的抖动容限测试的应用场景的示意图。如图1所示，发送端A100通过数字链路A110传输信号到接收端A120，发送端A100和接收端A120分别代表了数字通信系统的发送侧和接收侧。图1所示的数字通信系统，采用高速数字通信技术，通过数字链路A110从发送端A100到接收端A120传输高速信号。在一种可能的实施方式中，图1所示的数字通信系统采用的高速数字通信技术是串行器/解串器（SERializer/DESerializer，SERDES）。具体地，通过串行器/解串器技术也就是SERDES技术，在发送端A100将多路低速并行信号转换成高速串行信号然后经传输后在接收端A120将高速串行信号转换成低速并行信号。为了评估图1所示的数字通信系统，例如基于SERDES技术的高速数字通信系统，其整个高速数字链路（如图1的数字链路A110）的性能特别是评估接收端（如图1的接收端A120）对恶化条件的容忍程度，可以通过比特误码率测试（BitError Ratio Test，BERT）提供端到端性能的有效指标。BERT测试的计算方式是将错误接收的比特数除以在同一时间段内发送的比特总数。在BERT中产生错误接收的比特的可能原因有丢包（网络拥塞、设备过度使用和网络硬件问题等造成数据包丢失）、延迟（光纤铺设长度、存储延迟和路由器/交换错误等造成的网络延迟）和抖动（jitter）等。这里，抖动指的是由于延迟不一致，每个数据包从开始到结束需要的时间略有不同。抖动被定义为通过网络接收的数据包延迟的差异。数据包之间的差异太大可能是有害的，过度抖动会导致拥塞或丢包。总抖动（Total Jitter，TJ）可以由多种抖动构成，例如周期性抖动（PeriodicJitter，PJ）和数据相关抖动（Data Dependent Jitter，DDJ）、随机抖动（Random Jitter，RJ）等。评估接收端（如图1的接收端A120）对恶化条件的容忍程度，包括测试接收端的抖动容限（jitter tolerance）。抖动容限指的是接收端，如通信设备或者通信系统的接口，承受输入抖动的能力。一般以正弦调制的随机序列作输入测试序列，并将产生某一指定的误码性能（如误码功率代价准则和误码出现准则）的劣化量的正弦抖动幅度定义为抖动容限。不同的标准或者协议往往对接收端的抖动容限提出不同的要求，例如外围组件接口互联标准（Peripheral Component interconnect Express，PCIE）的1.0版本和2.0版本还有其它的适合的高速数字通信标准等可以提出具体的规范，包括遵循行业内惯例形成的规范。有必要在芯片设计阶段对系统或者芯片的接收端的抖动容限及其抗抖动能力进行测试，这样有助于提前发现设计中存在的缺陷并且降低流片风险。

继续参阅图1，发送端A100通过数字链路A110传输信号到接收端A120，发送端A100和接收端A120分别代表了数字通信系统的发送侧和接收侧。图1的数字通信系统可以采用任意合适的标准或者协议，也因此可能对接收端A120的抖动容限提出不同的要求，这也就意味着有必要结合实际的业务场景和特定标准协议等来设计对接收端A120的抖动容限的测试方案。为此，需要根据协议和标准对抖动容限的具体要求来注入特定规范的抖动，从而模拟实际应用中接收端A120可能面临的恶化条件，例如可能需要设定抖动的频率和幅度等。如图1所示，接收端A120包括数据采样模块122，时钟数据恢复电路（Clock and DataRecovery，CDR）A130，还有内置自检装置124。数据采样模块122用于从数字链路A110获取传输过来的数据信号并提供数据采样给时钟数据恢复电路A130。当图1所示的数字通信系统采用SERDES技术或者类似的串口数据传输方式，数据采样模块122提供的数据采样是串行数据采样。以SERDES为例，在发送端A100将多路低速并行信号转换成高速串行信号然后经传输后在接收端A120被数据采样模块122接收，数据采样模块122输出高速串行信号给时钟数据恢复电路A130。基于SERDES技术的高速数据通信系统，使用差分线传输高速串行信号，时钟数据恢复电路A130用于从高速串行信号中恢复时钟信号然后恢复数据信号。时钟数据恢复电路A130一般采用锁相环（phase-locked loop，PLL）方式并且包括锁相环140和对齐模块132。锁相环140用于生成各个模块需要的时钟信号也就是从数据采样模块122输出的高速串行信号中得到恢复的时钟信号162。对齐模块132用于根据锁相环140得到的恢复的时钟信号162，从数据采样模块122输出的高速串行信号中得到恢复的数据信号160。在一些实施例中，对齐模块132还用于在串行数据中搜索特征码字等方式确定数据的位置和对齐逻辑。锁相环140包括鉴相器（phase detector，PD）142，环路滤波器（loop filter，LF）144以及压控振荡器（voltage controlled oscillator，VCO）146。锁相环140的基本工作原理是基于反馈原理，对压控振荡器146的相位误差进行比较并产生相应的相位误差电压，使得压控振荡器146的频率与信号频率一致从而让压控振荡器146输出所需的恢复的时钟信号162。压控振荡器146，可以是例如电感电容压控振荡器（LC VCO），也就是包括电感电容谐振回路的压控振荡器。压控振荡器146用于根据输入控制电压也即调制信号来生成被调制的输出频率。压控振荡器146，例如电感电容压控振荡器，包括多个电容，其中有回路电容和基于变容二极管（Varactor Diodes）的可变电容。可变电容利用PN结反偏时结电容大小随外加电压而变化的特性。可变电容和其他电容如耦合电容、回路电容一起插入电感电容谐振回路，当施加在可变电容上的电压变化时会导致可变电容的电容值发生变化，进而导致电感电容谐振回路的振荡频率也发生变化，从而实现了电感电容压控振荡器的频率控制功能。压控振荡器146的输出通过反馈环路（图1中未示出反馈环路）被输入到鉴相器142，鉴相器142用于进行相位探测，例如通过比较两个输入信号的边沿。由鉴相器142输出的电压，通过环路滤波器144进行滤波处理并滤掉高频成分，得到压控振荡器146的控制电压，从而可以改变压控振荡器146的输出信号的频率。这样，锁相环140在内部通过鉴相器142、环路滤波器144以及压控振荡器146，基于反馈原理实现了负反馈机制，使得压控振荡器146的输出频率经过负反馈处理从而与信号频率（也即数据采样模块122输出给时钟数据恢复电路A130的高速串行信号）一致，也就是让压控振荡器146输出所需的恢复的时钟信号162。在一些实施例中，压控振荡器146的输出频率还通过分频后再输入到鉴相器142。

继续参阅图1，为了测试接收端A120的抖动容限，需要生成特定的抖动，例如符合特定规范的抖动的频率和幅度等，并且考虑到协议和标准对抖动容限的要求还有模拟实际应用中的可能的恶化条件。在数据端加入抖动，例如在图1所示的发送端A100上连接比特误码率测试（Bit Error Ratio Test，BERT）设备如BERT仪，通过BERT设备将带有抖动的输入数据（如叠加了特定频率和特定时钟偏斜的差分串行数据）输出给接收端A120并被时钟数据恢复电路A130用于恢复时钟信号和数据信号。但是，在数据端加入抖动或者在输入数据上加入抖动的方式，受到连接线的状态等外部因素影响，例如受到BERT设备和接收端A120之间的连接线状态的影响，不利于提升测试结果的精度。另外，在数据端加入抖动或者在输入数据上加入抖动的方式，需要额外的BERT设备来生成特定规范的抖动，还需要部署额外的BERT设备与接收端A120连接，因此增加了电路复杂度。不同于在数据端加入抖动或者在输入数据上加入抖动的方式，本申请实施例提供的一种用于数字通信中抖动容限测试的装置、方法及系统，通过直接在接收端上加入抖动的方式，具体地，通过直接在接收端的时钟数据恢复电路中的压控振荡器上注入抖动（例如在图1所示的接收端A120的时钟数据恢复电路A130中的压控振荡器146上注入抖动）。经过理论分析可以证明，压控振荡器输出端抖动在时钟数据恢复电路的闭环误差传递函数与输入数据端抖动的误差传递函数是完全一致的，因此，通过直接在接收端的时钟数据恢复电路中的压控振荡器上注入周期性抖动在理论分析上可以取得与在输入数据端注入周期性抖动的完全一致的结果，也就是可以通过叠加抖动信号到所述时钟数据恢复电路的输出从而用于测试所述接收端在该频率的抖动容限。具体地，通过图1中示例性示出的内置自检（Built In Self Test，BIST）装置124，内置自检装置124（也可以简称为BIST装置）与接收端A120的时钟数据恢复电路A130中的锁相环140中的压控振荡器146连接，内置自检装置124输出的控制信号可以对压控振荡器146的电感电容谐振回路施加影响，进而在压控振荡器146的输出中注入幅度和频率可调可控的周期性抖动，从而有利于实现根据特定要求（例如参考特定协议、标准对抖动容限的要求以及模拟实际应用中的恶化条件等）来生成满足相应规范的抖动信号（通过控制注入的周期性抖动的幅度和频率），这样达到了对接收端的抖动容限和抗抖动能力进行测试的目的。

并且，通过直接在接收端的时钟数据恢复电路中的压控振荡器上注入抖动，不需要额外的BERT设备来生成特定规范的抖动，也不需要部署额外的BERT设备的连接线，因此降低了电路复杂度，也避免了因为BERT设备的连接线的状态带来的测量结果精度的负面影响。只需要对接收端A120的时钟数据恢复电路A130做出少许改动，使得内置自检装置124与接收端A120的时钟数据恢复电路A130中的锁相环140中的压控振荡器146连接，可以便利地通过开启内置自检装置124来启动抖动容限的测试以及通过关闭内置自检装置124来避免影响接收端A120的运行。另外，内置自检装置124还可以结合数据自生成功能，实现单芯片的接收端抖动容限验证方案。也就是说，通过直接在接收端的时钟数据恢复电路中的压控振荡器上注入抖动的方式，例如通过图1所示的内置自检装置124输出控制信号来对压控振荡器146的电感电容谐振回路施加影响进而在压控振荡器146的输出中注入幅度和频率可调可控的周期性抖动，压控振荡器输出端抖动在时钟数据恢复电路的闭环误差传递函数与输入数据端抖动的误差传递函数是完全一致，因此可以提供等效的抖动容限的测试效果，并且具有改进后的电路复杂度和测量结果精度。下面结合本申请其他实施例进一步详细说明。

图2为本申请实施例提供的一种用于数字通信系统的接收端的抖动容限测试的装置的示意图。如图2所示，装置200包括：第一模块202，用于生成第一控制信号B206和第二控制信号B208；第二模块204，用于根据所述第一控制信号B206生成与多个频率一一对应的多个时钟信号，以及针对所述多个频率中的每一个频率，通过改变所述第二控制信号B208从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列B210。所述具有该频率的噪声幅度控制信号阵列B210作用于噪声电容阵列222的多个控制端以便控制对所述噪声电容阵列222注入与该频率对应的抖动生成控制信号阵列240。所述抖动生成控制信号阵列240用于在所述接收端B220生成与该频率对应的抖动测试信号242。所述噪声电容阵列222是所述接收端B220的时钟数据恢复电路B230的一部分。所述抖动测试信号242被叠加到所述时钟数据恢复电路B230的输出从而用于测试所述接收端B220在该频率的抖动容限。如此，第二模块204用于根据所述第一控制信号B206生成与多个频率一一对应的多个时钟信号，并且，针对所述多个频率中的每一个频率，第二模块204生成具有该频率的噪声幅度控制信号阵列B210；具有该频率的噪声幅度控制信号阵列B210作用于噪声电容阵列222的多个控制端以便控制对所述噪声电容阵列222注入与该频率对应的抖动生成控制信号阵列240，所述抖动测试信号242被叠加到所述时钟数据恢复电路B230的输出从而用于测试所述接收端B220在该频率的抖动容限。这意味着，通过管理第一控制信号B206，可以实现抖动测试信号242的频率可调可控，也就是说，第一控制信号B206提供了在频率上调控抖动测试信号242的管理维度。进一步地，第二模块204还用于，针对所述多个频率中的每一个频率，通过改变所述第二控制信号B208从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列B210；具有该频率的噪声幅度控制信号阵列B210作用于噪声电容阵列222的多个控制端以便控制对所述噪声电容阵列222注入与该频率对应的抖动生成控制信号阵列240，所述抖动测试信号242被叠加到所述时钟数据恢复电路B230的输出从而用于测试所述接收端B220在该频率的抖动容限。这意味着，通过管理第二控制信号B208，可以实现抖动测试信号242的幅度可调可控，也就是说，第二控制信号B208提供了在幅度上调控抖动测试信号242的管理维度。进一步地，通过第一控制信号B206结合第二控制信号B208，实现了在频率上可调可控和幅度上可调可控的抖动测试信号242，也就是对叠加到所述时钟数据恢复电路B230的输出的抖动测试信号242可以在频率和幅度上均进行调控。而第一模块202用于生成第一控制信号B206和第二控制信号B208，因此通过控制第一模块202，可以生成满足特定要求的第一控制信号B206和第二控制信号B208，进而可以通过第一控制信号B206和第二控制信号B208来在频率和幅度上调控抖动测试信号242，从而实现了根据特定要求（例如参考特定协议、标准对抖动容限的要求以及模拟实际应用中的恶化条件等）来生成满足相应规范的抖动信号（例如通过控制注入的周期性抖动的幅度和频率），有利于达到对接收端B220的抖动容限和抗抖动能力进行测试的目的。进一步地，所述噪声电容阵列222是所述接收端B220的时钟数据恢复电路B230的一部分。所述抖动测试信号242被叠加到所述时钟数据恢复电路B230的输出从而用于测试所述接收端B220在该频率的抖动容限。也就是说，通过具有该频率的噪声幅度控制信号阵列B210作用于噪声电容阵列222的多个控制端，进而控制了对所述噪声电容阵列222注入与该频率对应的抖动生成控制信号阵列240，从而对在所述接收端B220生成与该频率对应的抖动测试信号242的过程施加了影响。这意味着按照直接在接收端B220上加入抖动的方式来生成抖动测试信号242，也即如图2所示的，第二模块204生成的具有该频率的噪声幅度控制信号阵列B210作用于所述接收端B220的时钟数据恢复电路B230，具体地作用于时钟数据恢复电路B230中的一部分也即噪声电容阵列222的多个控制端。因此，参考图1所示的在接收端A120的时钟数据恢复电路A130中的压控振荡器146上注入抖动，压控振荡器输出端抖动在时钟数据恢复电路的闭环误差传递函数与输入数据端抖动的误差传递函数是完全一致的，也就是说，通过图2所示的装置200而在所述接收端B220生成的与该频率对应的抖动测试信号242，在理论分析上可以取得与在输入数据端注入周期性抖动的完全一致的结果。这意味着，图2所示的装置200，不仅实现了通过第一控制信号B206和第二控制信号B208来在频率和幅度上调控抖动测试信号242从而实现了根据特定要求来生成满足相应规范的抖动信号用于抖动容限测试，而且通过具有该频率的噪声幅度控制信号阵列B210作用于接收端B220的时钟数据恢复电路B230的噪声电容阵列222的多个控制端从而实现了控制对所述噪声电容阵列222注入与该频率对应的抖动生成控制信号阵列240，进而在达到测试抖动容限的目的同时还节省了部署额外的BERT设备的消耗、避免了连接线状态等外部因素对测试结果的精度的影响以及降低了电路复杂度。进一步地，可以通过开启装置200来启动对接收端B220的抖动容限的测试，以及可以通过关闭装置200来终止通过第二模块204生成噪声幅度控制信号阵列B210也就终止了叠加抖动测试信号242到接收端B220的输出从而避免了影响接收端B220的运行。换句话说，通过管理图2所示的装置200的第一模块202和第二模块204，可以便利地开启和关闭对接收端B220的抖动容限进行测试，并且在开启和关闭之间切换不需要涉及到额外的BERT设备的部署或者连接线的部署，因此不同于在数据端加入抖动或者在输入数据上加入抖动的方式（需要部署额外的BERT设备来开启测试以及需要移除BERT设备和连接线来关闭测试），有利于大幅度降低测试成本和时间。进一步地，通过管理第一模块202可以便利地改变第一控制信号B206和第二控制信号B208，进而可以在频率和幅度上调控抖动测试信号242从而实现特定的抖动容限的测试方案，例如可以通过改变第一控制信号B206和第二控制信号B208来使得抖动测试信号242按照特定规律改变其频率和/或幅度，如从某一个频率增加或者减少到另一个频率等。而且这样直接在接收端B220上加入抖动的方式来生成抖动测试信号242，因为压控振荡器输出端抖动在时钟数据恢复电路的闭环误差传递函数与输入数据端抖动的误差传递函数是完全一致，所以可以取得与在输入数据端注入周期性抖动的完全一致的结果，但是，通过改变第一控制信号B206和第二控制信号B208来实现特定的抖动容限的测试方案方式，相比于通过BERT设备将带有抖动的输入数据（如叠加了特定频率和特定时钟偏斜的差分串行数据）输出给接收端B220的方式，在控制设计和硬件实现上更为简单。并且，在一些实施例中，图2所示的装置200可以作为接收端B220的一部分，或者装置200可以部署在接收端B220。例如，装置200可以参考图1所示的位于接收端A120的内置自检装置124。这样意味着装置200与接收端B220的时钟数据恢复电路B230之间的交互属于芯片内部交互，也就是都位于接收端B220的内部，这样可以进一步降低外部影响，而且可以结合数据自生成功能，实现单芯片的接收端抖动容限验证方案。另外，如果芯片内部的发送端支持数据自生成的功能并能回馈到接收端的输入端，还可以实现单芯片自检功能，有利于排除传统抖动容限测试方案中外部缓存，印刷电路板等因素对测试的影响。采用单芯片自检功能，数据流完全在芯片内部流动，有利于避免外部因素对测试的影响。

继续参阅图2，在一些实施例中，第一控制信号B206用于生成可用于抖动容限测试的多种频率的周期性噪声的时钟信号（也即与多个频率一一对应的多个时钟信号），例如可以用于生成100千赫兹（KHz）、200千赫兹直到51.2兆赫兹（MHz）和100.24兆赫兹等各种频点上的抖动信号。第一控制信号可以编号为“PJ FREQ”信号。第二控制信号用于针对每一个抖动信号的频点，也就是针对所述多个频率中的每一个频率，例如频率为100千赫兹或者200千赫兹的周期性抖动时钟信号，实现在幅度上调控的维度。第二控制信号可以编号为“PJAMP”。可以结合数字通信系统的业务场景、通信协议和标准对抖动容限的要求、接收端的实际工作环境中可能面对的恶化条件等，对抖动信号的幅度、频率等提出具体的规范，从而通过设计出相应的第一控制信号B206和第二控制信号B208来分别在频率上对抖动信号进行调控以及在幅度上对抖动信号进行调控。上述的先在频率上调控然后在特定频点上进行幅度调控的方式，有利于更好地设计出抖动容限测试方案，达到更佳的扫描效果。在一种可能的实施方式中，可以通过改变第一控制信号B206来从低到高地逐步提高频点，例如从100千赫兹开始成倍数地提高频点，如按照100千赫兹、200千赫兹、400千赫兹这样的规律生成在多个频率上的多个时钟信号，然后针对每一个特定频率，通过改变第二控制信号B208来改变噪声幅度控制信号阵列B210，进而实现逐渐增加该特定频率上的抖动信号的幅度（例如抖动测试信号242的幅度），这样当该特定频率上的抖动信号的幅度足够大时，可能得到

误码信号的反馈，也就意味着测量了在该特定频率的频点上的抖动容限。

继续参阅图2，在一些实施例中，第一模块202可以通过数字电路的方式生成数字化的第二控制信号B208，例如第二控制信号B208可以是由N个二元化值（如0和1）组成的数组，如PJ AMP（N：0），N为大于等于1的正整数。这样通过逐渐增加数组PJ AMP（N：0）的码值，就可以实现逐渐增加该特定频率上的抖动信号的幅度。也就是说，第一模块202可以针对多个频率上的多个时钟信号，为每一个特定频率提供一个对应的数字化的第二控制信号B208例如一个N位的数组PJ AMP（N：0），这样有利于更便捷地设计出抖动容限的测试方案。在一些实施例中，可以通过改变第一控制信号B206来按照从高到低的方式逐步降低频点，或者按照任意可能的规律、数学公式、模型或者算法来改变频点，然后通过改变第二控制信号B208来在特定频点上生成该特定频点上的幅度不一的抖动信号，这样可以更好地结合业务场景和实际需要来分别地在频率上调控和在幅度上调控抖动信号，从而更好地进行数字通信中抖动容限的测试（例如可以围绕需要特别关注的频率区间设计更密集分布的幅度不一的抖动信号从而更好地更精确地测量出该频率区间的抖动容限，同时，可以对不需要特别关注的频率区间设计相对稀疏分布的幅度不一的抖动信号从而提高整体测量效率）。应当理解的是，第一模块202包括必要的电路、元件用于生成第一控制信号B206和第二控制信号B208，例如第一模块202可以包括必要的数字电路、逻辑元件、可编程器件等用于根据需求生成相应的控制信号进而用于生成满足特定规范的抖动信号。第一模块202的具体实现方式可以全部或部分地通过软件、硬件、固件或其他任意组合来实现，还可以采用任意合适的逻辑电路，例如可以是专用集成电路（application-specific integrated circuit，ASIC），可编程逻辑器件（programmable logic device，PLD）如现场可编程逻辑门阵列（field-programmable gate array，FPGA）等，在此不做具体限定。

继续参阅图2，针对所述多个频率中的每一个频率，通过改变所述第二控制信号B208从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列B210，所述具有该频率的噪声幅度控制信号阵列B210作用于噪声电容阵列222的多个控制端以便控制对所述噪声电容阵列222注入与该频率对应的抖动生成控制信号阵列240。并且，所述抖动生成控制信号阵列240用于在所述接收端B220生成与该频率对应的抖动测试信号242，所述噪声电容阵列222是所述接收端B220的时钟数据恢复电路B230的一部分，所述抖动测试信号242被叠加到所述时钟数据恢复电路B230的输出从而用于测试所述接收端B220在该频率的抖动容限。参考图1所示的接收端A120的时钟数据恢复电路A130，图2所示的接收端B220的时钟数据恢复电路B230可以包括压控振荡器（voltage controlled oscillator，VCO），并且，构成所述压控振荡器的电感电容谐振回路的固定电容中的至少一部分作为所述噪声电容阵列222。这样得到的周期性抖动信号的计算公式为：。其中，PJ代表被叠加到所述时钟数据恢复电路B230的输出从而用于测试所述接收端B220在该频率的抖动容限的抖动测试信号242，也是周期性抖动信号。计算公式中的pi是圆周率，△f是压控振荡器的输出频率差，Fpj是噪声幅度控制信号阵列（例如图2所示的噪声幅度控制信号阵列B210）的频率。从计算公式可以看出，抖动信号PJ也就是最后叠加到所述时钟数据恢复电路B230的输出的抖动测试信号242，受到3个因素影响，一个是常数pi也就是圆周率，一个是压控振荡器的输出频率差△f也就是噪声幅度控制信号阵列B210全部通过和全部不通过两种极限下的压控振荡器输出频率差，还有一个是Fpj也就是噪声幅度控制信号阵列B210的频率，而噪声幅度控制信号阵列B210的频率是所述多个频率中的一个频率，例如分频器输出的时钟信号频率。当噪声电容阵列222占总电容比例较小时，可以认为压控振荡器的输出频率差也即计算公式中的△f与噪声电容阵列222的有效电容值成正比。这里，噪声电容阵列222的有效电容值指的是噪声电容阵列222中，通过噪声幅度控制信号阵列B210作用于噪声电容阵列222的多个控制端，从而对所述噪声电容阵列222注入与该频率对应的抖动生成控制信号阵列240提供了贡献的部分所体现的电容值。具体地，噪声幅度控制信号阵列B210作用于噪声电容阵列222的多个控制端，当噪声幅度控制信号阵列B210全部通过时，这意味着，所述噪声电容阵列222的全部都对所述噪声电容阵列222注入与该频率对应的抖动生成控制信号阵列240提供了贡献，也就是所述噪声电容阵列222的全部都与抖动测试信号242的生成相关联。相对的，当噪声幅度控制信号阵列B210全部不通过时，这意味着，所述噪声电容阵列222的任一部分都没有对所述噪声电容阵列222注入与该频率对应的抖动生成控制信号阵列240提供了贡献，也就是所述噪声电容阵列222的任一部分都与抖动测试信号242的生成不相关联。因此，通过噪声幅度控制信号阵列B210作用于噪声电容阵列222的多个控制端，实现了通过改变噪声幅度控制信号阵列B210（如上所述，可以通过改变第二控制信号B208来改变噪声幅度控制信号阵列B210），从而可以作用于噪声电容阵列222的多个控制端，进而影响了对所述噪声电容阵列222注入与该频率对应的抖动生成控制信号阵列240。例如，设构成噪声电容阵列222的是多个并联电容（可以是等效的多个并联电容），噪声电容阵列222的多个控制端可以对应该多个并联电容，通过噪声幅度控制信号阵列B210作用于噪声电容阵列222的多个控制端，决定了该多个并联电容中哪些电容对所述噪声电容阵列222注入与该频率对应的抖动生成控制信号阵列240提供了贡献，而提供了贡献的电容意味着其被注入了抖动生成控制信号阵列240用于生成抖动测试信号242。当噪声幅度控制信号阵列B210为数字化信号，例如可以为N个二元化值（如0和1）组成的数组，如INJECT（N：0），N为大于等于1的正整数。噪声幅度控制信号阵列B210中每个元素为0或者1，则代表了构成噪声电容阵列222的多个并联电容中某个电容是否提供了贡献。当噪声电容阵列222占总电容（总电容对应压控振荡器中的电感电容谐振回路的固定电容）的比例较小时，可以认为压控振荡器的输出频率差也即计算公式中的△f与噪声电容阵列222的有效电容值成正比。上面提到，压控振荡器的输出频率差△f也就是噪声幅度控制信号阵列B210全部通过和全部不通过两种极限下的压控振荡器输出频率差。计算公式中的压控振荡器的输出频率差△f与噪声电容阵列222的有效电容值成正比，也就意味着与噪声幅度控制信号阵列B210的码值成线性关系。因此，上述计算公式，在理论分析角度上，说明了注入的周期性抖动信号与噪声幅度控制信号阵列B210的码值成线性关系并且还基于噪声幅度控制信号阵列B210的频率，也就是说，注入的周期性抖动信号的频率和幅度均是可调可控，而且是通过改变噪声幅度控制信号阵列B210的码值和频率可以实现的。因此，结合上述的第一控制信号B206用于生成多个频率一一对应的多个时钟信号，第二控制信号B208用于基于特定频率的时钟信号生成具有该特定频率的噪声幅度控制信号阵列B210，可以通过第一控制信号B206和第二控制信号B208来实现对注入的周期性抖动信号的频率和幅度上的可调可控。进一步地，通过本申请实施例提供的一种用于数字通信中抖动容限测试的装置、方法及系统，例如上述图2所示的装置200，可以实现更高自由度的移相。这里，抖动信号可以用幅度和频率两个参数来描述，其中抖动信号的频率可以是用数字周期间隔（Unit Interval，UI）来度量，一个UI就是1 比特信息所占有的时间即时钟的一个周期。通过本申请实施例提供的用于数字通信中抖动容限测试的装置、方法及系统，可以实现频率和幅度均可调控的周期性抖动信号直接注入接收端，可以做到超过一个UI的周期性抖动模块的移相，也就是说最大注入的抖动可以超过一个UI，这样不仅能测试时钟数据恢复电路的眼图的张开程度，还可以进行完整的抖动容限测试。

参阅图1和图2，压控振荡器输出端的抖动在时钟数据恢复电路的闭环误差传递函数与输入数据端的抖动的误差传递函数是完全一致的，因此通过本申请实施例提供的一种用于数字通信中抖动容限测试的装置、方法及系统，可以实现频率和幅度均可调控的周期性抖动信号直接注入接收端，例如图1所示的在接收端A120的时钟数据恢复电路A130中的压控振荡器146上注入抖动，或者例如图2所示的通过直接在接收端B220的时钟数据恢复电路B230中的噪声电容阵列222上注入抖动，不需要复杂的模拟及数字电路就能实现对抖动容限的测试。抖动容限的测试目的包括获取抖动容限的测量曲线，其表现为在各个频点上的抖动容限，或者说抖动容限随着频率变化的分布。因此，需要生成满足特定要求的抖动信号的频率和幅度。具体地，从传递函数分析可以知道，从数据端加周期性抖动（例如利用外置的BERT仪）与从接收端的压控振荡器端加周期性抖动，这两种方式的误差传递函数是一样的，理论上来说这两种方式的测量结果是相同的。在一种可能的实施方式中，抖动容限的测量曲线的生成方式可以如此进行：生成周期性抖动的时钟信号可以由具有电感电容谐振回路的压控振荡器例如LC VCO分频产生（可以复用接收端本身的分频器），分频器可以是多级二分频器和多路选择器组成。通过第一控制信号（例如图2所示的第一控制信号B206）控制分频比，可以产生多个频点上的周期性抖动时钟信号。当抖动容限测量开始后，可以控制分频器逐个产生需要测量的各个周期性抖动的频率也即频点，在每个周期性抖动的频点处，可以通过改变第二控制信号（例如图2所示的第二控制信号B208），进而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列B210，从而实现周期性抖动的幅度逐渐增加，直到接收到接收端内部数据检测的误码信号才停止周期性抖动的幅度增加，记录此时的幅度值，作为当前频点的抖动容限，然后开始下一个频点的抖动容限测试。

在一种可能的实施方式中，针对所述多个频率中的每一个频率，在所述接收端B220生成的与该频率对应的所述抖动测试信号242具有特定幅度，所述特定幅度至少基于所述具有该频率的噪声幅度控制信号阵列B210。如此，通过改变噪声幅度控制信号阵列B210可以改变抖动测试信号242的特定幅度，实现幅度可调可控。在一些实施例中，所述第一模块202还用于生成第三控制信号，所述第三控制信号用于对通过改变所述第二控制信号B208从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列B210的过程进行校准。当噪声幅度控制信号阵列B210为数字化信号时，例如N个二元化值（如0和1）组成的数组，如INJECT（N：0），N为大于等于1的正整数。噪声幅度控制信号阵列B210的码值，也就是其中的0和1的分布或者说各个元素的取值，通过作用于噪声电容阵列222的多个控制端，决定了噪声电容阵列222的哪些部分对所述噪声电容阵列222注入与该频率对应的抖动生成控制信号阵列240提供了贡献。但是，考虑到实际上的器件状态可能与出厂设定或者初始模型有所偏差，为了体现更好地提升测量结果的精度，有必要考虑到实时的器件状态例如考虑到使用损耗、器件损坏带来的精度上的影响。为此，第二控制信号B208是用于生成噪声幅度控制信号阵列B210。而第三控制信号实质上对这一生成过程进行校准，也就是对通过改变所述第二控制信号B208从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列B210的过程进行校准。从电路结构上来说，第一控制信号B206用于生成特定频率的时钟信号，第二控制信号B208与该特定频率的时钟信号一起进行处理（例如，进行逻辑处理后再经过电平转换和反相）得到该特定频率的噪声幅度控制信号阵列B210。接着，该特定频率的噪声幅度控制信号阵列B210作用于噪声电容阵列222的多个控制端来生成该特定频率的周期性抖动也即抖动测试信号242。第三控制信号作用于电平转换和反相器以发挥校准作用。因此第二控制信号B208与第三控制信号一起决定了最后生成的周期性抖动的特定幅度。如此，通过第一控制信号B206和第二控制信号B208来在频率和幅度上调控抖动测试信号242从而实现了根据特定要求来生成满足相应规范的抖动信号用于抖动容限测试，并且在此基础上，还通过第三控制信号来进行校准从而可以确保实质上的抖动容限的测试效果符合设计目的。例如，上面提到，这样得到的周期性抖动信号的计算公式为：。其中，PJ代表被叠加到所述时钟数据恢复电路B230的输出从而用于测试所述接收端B220在该频率的抖动容限的抖动测试信号242，也是周期性抖动信号。计算公式中的pi是圆周率，△f是压控振荡器的输出频率差，Fpj是噪声幅度控制信号阵列（例如图2所示的噪声幅度控制信号阵列B210）的频率。从计算公式可以看出，抖动信号PJ也就是最后叠加到所述时钟数据恢复电路B230的输出的抖动测试信号242，受到3个因素影响，一个是常数pi也就是圆周率，一个是压控振荡器的输出频率差△f也就是噪声幅度控制信号阵列B210全部通过和全部不通过两种极限下的压控振荡器输出频率差，还有一个是Fpj也就是噪声幅度控制信号阵列B210的频率。因此，PJ与压控振荡器的输出频率差△f成正比，而压控振荡器的输出频率差△f还受到工艺电压温度（Process-Voltage-Temperature，PVT），也称之为PVT参数的影响。为了使静态时序分析的结果更接近实际芯片工作环境的情况，需要对芯片设计工作环境，包括工艺、工作电压、工作温度等参数进行设置，该参数的组合简称为PVT。因此，考虑到PVT参数的影响，以及考虑到实时的器件状态例如考虑到使用损耗、器件损坏带来的精度上的影响，有必要引入校准机制，例如使得注入相同频率的周期性抖动，且数字化的噪声幅度控制信号阵列B210为特定值（意味着噪声幅度控制信号阵列B210的码值为特定值），这时候可以生成符合相应规范的周期性抖动信号。并且，由上述计算公式也就是：/>，可以看出，假设100兆赫兹频率处噪声注入的最大值为0.5UI，可算得此时△f=200MHz，这个数值大约是BAND改变1时的△f变化，所以噪声注入的变容二极管的总尺寸大约相当于一个BAND对应的可变电容值，这是比较小的值因此不需要对原电路做特别大修改。

在一些实施例中，所述特定幅度还基于所述第三控制信号。如上所述，通过第一控制信号B206和第二控制信号B208来在频率和幅度上调控抖动测试信号242从而实现了根据特定要求来生成满足相应规范的抖动信号用于抖动容限测试，并且在此基础上，还通过第三控制信号来进行校准从而可以确保实质上的抖动容限的测试效果符合设计目的。在一些实施例中，所述第二控制信号和所述第三控制信号用于调节所述抖动测试信号的所述特定幅度的最大范围和最小分辨率。典型的抖动容限曲线在时钟数据恢复电路的带宽内抖动容限值一般会随频率降低而不断增加，而根据上述计算公式也就是：，可以看出，第二控制信号B208的码值对应的PJ随频率降低也会不断增加，这就可以有效的避免PJ注入最大值与 PJ注入分辨率之间的矛盾。在一些实施例中，所述第三控制信号的生成是基于对所述时钟数据恢复电路的输出抖动的测量。第二控制信号B208是用于生成噪声幅度控制信号阵列B210。而第三控制信号实质上对这一生成过程进行校准，也就是对通过改变所述第二控制信号B208从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列B210的过程进行校准。在一些实施例中，可以利用外部BERT设备测得接收端B220在某个频点处的抖动容限，然后将外部的BERT设备关闭也就是停止从外部BERT设备输入抖动。接着，开启装置200，注入相同频率的PJ，并且根据外部BERT设备的设定来设定第二控制信号B208为特定值，然后通过第三控制信号的校准机制，直到开始出现误码，则表示在该第三控制信号以及相应产生的工作电压下，此时注入的PJ和通过外部BERT设备注入的PJ为相同值。因此，基于对所述时钟数据恢复电路的输出抖动的测量，例如通过外部BERT设备的辅助，可以生成第三控制信号，进而通过第三控制信号来进行校准从而可以确保实质上的抖动容限的测试效果符合设计目的。在一些实施例中，所述第一模块与抖动测量模块连接，所述抖动测量模块用于测量所述时钟数据恢复电路的输出抖动。为了测量产生误码，可以通过接收端自带的误码检测模块，例如抖动测量模块，可以测量出所加的抖动幅度大小，并且通过修改第三控制信号以及用抖动测量模块不断测量抖动的大小，可以将抖动幅度校准到所需要的大小。

在一种可能的实施方式中，针对所述多个频率中的每一个频率，所述接收端B220在该频率的抖动容限是基于所述接收端B220反馈的对所述时钟数据恢复电路B230的输出结果的误码检测结果。在一些实施例中，所述时钟数据恢复电路B230的输出结果是所述时钟数据恢复电路B230所恢复的数据和时钟信号。如此，通过误码检测实现了抖动容限的测试。

在一种可能的实施方式中，所述第二模块204还包括逻辑处理电路，针对所述多个频率中的每一个频率，通过改变所述第二控制信号B208从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列，包括：将所述第二控制信号B208和与该频率对应的时钟信号输入所述逻辑处理电路。在一些实施例中，所述逻辑处理电路是与非门逻辑电路。在一些实施例中，所述第二模块204还包括电平转换器和反相器，针对所述多个频率中的每一个频率，所述逻辑处理电路的输出经过所述电平转换器和反相器处理后得到具有该频率的噪声幅度控制信号阵列B210。在一些实施例中，所述第一模块202还用于生成第三控制信号，针对所述多个频率中的每一个频率，所述第三控制信号用于控制所述电平转换器和反相器以便实现：对通过改变所述第二控制信号B208从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列B210的过程进行校准。在一些实施例中，所述第三控制信号经过低压差线性稳压器（low dropout regulator，LDO）进行降压处理后作为所述电平转换器和反相器的工作电压。如此，通过第一控制信号B206和第二控制信号B208来在频率和幅度上调控抖动测试信号242从而实现了根据特定要求来生成满足相应规范的抖动信号用于抖动容限测试，并且在此基础上，还通过第三控制信号来进行校准从而可以确保实质上的抖动容限的测试效果符合设计目的。并且，低压差线性稳压器提供了低压差、线性和稳压器的特性。通过LDO进行降压处理，使得第三控制信号作为所述电平转换器和反相器的工作电压，可以对通过改变所述第二控制信号B208从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列B210的过程进行校准。

在一种可能的实施方式中，所述第一模块202是数字电路，所述第二模块204是模拟电路。如此，可以在第一模块202处通过数字电路的模块、器件等实现，而第二模块204作为模拟电路更适合接入接收端B220的时钟数据恢复电路B230。

在一种可能的实施方式中，所述第二模块204还包括分频器，所述第一控制信号B206用于控制所述分频器的分频比从而对参考时钟信号按照所述分频比进行分频以便生成与所述多个频率一一对应的所述多个时钟信号。在一些实施例中，所述参考时钟信号来自相对于所述数字通信系统的外部，或者，所述参考时钟信号是所述装置200从所述接收端B220接收的所述时钟数据恢复电路B230的压控振荡器的输出时钟信号或者所述输出时钟信号的分频结果。如此，可以充分利用外部或者内部的参考时钟信号来提供抖动容限的测试。

在一种可能的实施方式中，所述时钟数据恢复电路B230包括压控振荡器，构成所述压控振荡器的电感电容谐振回路的固定电容中的至少一部分作为所述噪声电容阵列。所述时钟数据恢复电路B230的具体结构可以参考图1所示的时钟数据恢复电路A130。在一些实施例中，所述固定电容中的所述至少一部分被划分为等效的并联的多个子电容，所述多个子电容是所述噪声电容阵列222，所述多个子电容与所述噪声电容阵列222的多个控制端一一对应，其中针对所述多个频率中的每一个频率，所述具有该频率的噪声幅度控制信号阵列B210作用于所述多个子电容以便控制分别对所述多个子电容注入与该频率对应的抖动生成控制信号阵列240。如此，实现了生成频率和幅度均可调可控的周期性抖动信号。

在一种可能的实施方式中，所述时钟数据恢复电路B230包括电感电容压控振荡器，所述噪声电容阵列222是所述电感电容压控振荡器用于生成所述时钟数据恢复电路B230的输出的电感电容谐振回路的固定电容中的至少一部分。如此，实现了生成频率和幅度均可调可控的周期性抖动信号。

在一种可能的实施方式中，所述数字通信系统的接收端是待测试设计，所述装置200是部署在所述数字通信系统的内置自检装置，所述内置自检装置用于对所述待测试设计进行功能验证。其中，所述内置自检装置可以参考图1所示的内置自检装置124。

在一种可能的实施方式中，所述数字通信系统的接收端通过数字通信芯片实现，所述装置200是与所述数字通信芯片通信地连接的内置自检装置，所述内置自检装置用于测试所述数字通信芯片的抖动容限或者用于对与所述数字通信芯片对应的待测试设计进行功能验证。如此，有利于在芯片设计阶段发现问题，避免流片失败。

图3为本申请实施例提供的一种用于数字通信中接收端的抖动容限测试的系统的示意图。如图3所示，系统300包括：生成模块302，用于生成第一控制信号C306、第二控制信号C308和第三控制信号C309；分频器340，用于根据所述第一控制信号C306对参考时钟信号346进行分频从而生成与多个频率一一对应的多个时钟信号（图3中标识为生成的时钟信号348）。其中所述分频器340的分频比基于所述第一控制信号C306。系统300还包括：逻辑处理电路342，用于对所述多个时钟信号中的每一个时钟信号分别与所述第二控制信号C308进行逻辑计算；和电平转换器和反相器344，用于对所述逻辑处理电路342的输出进行电平转换和反相运算。其中，针对所述多个频率中的每一个频率，利用所述逻辑处理电路342、所述电平转换器和反相器344，通过改变所述第二控制信号C308从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列C310。所述具有该频率的噪声幅度控制信号阵列C310作用于噪声电容阵列的多个控制端以便控制对所述噪声电容阵列注入与该频率对应的抖动生成控制信号阵列。所述抖动生成控制信号阵列用于在所述接收端C320生成与该频率对应的抖动测试信号。所述噪声电容阵列是所述接收端C320的时钟数据恢复电路C330的一部分。所述抖动测试信号被叠加到所述时钟数据恢复电路C330的输出从而用于测试所述接收端C320在该频率的抖动容限。所述第三控制信号C309用于对通过改变所述第二控制信号C308从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列C310的过程进行校准。如此，利用所述逻辑处理电路342、所述电平转换器和反相器344，根据所述第一控制信号C306生成与多个频率一一对应的多个时钟信号，并且，针对所述多个频率中的每一个频率，利用所述逻辑处理电路342、所述电平转换器和反相器344，生成具有该频率的噪声幅度控制信号阵列C310；具有该频率的噪声幅度控制信号阵列C310作用于噪声电容阵列的多个控制端以便控制对所述噪声电容阵列注入与该频率对应的抖动生成控制信号阵列，所述抖动测试信号被叠加到所述时钟数据恢复电路C330的输出从而用于测试所述接收端C320在该频率的抖动容限。这意味着，通过管理第一控制信号C306，可以实现抖动测试信号的频率可调可控，也就是说，第一控制信号C306提供了在频率上调控抖动测试信号的管理维度。进一步地，利用所述逻辑处理电路342、所述电平转换器和反相器344，针对所述多个频率中的每一个频率，通过改变所述第二控制信号C308从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列C310；具有该频率的噪声幅度控制信号阵列C310作用于噪声电容阵列的多个控制端以便控制对所述噪声电容阵列注入与该频率对应的抖动生成控制信号阵列，所述抖动测试信号被叠加到所述时钟数据恢复电路C330的输出从而用于测试所述接收端C320在该频率的抖动容限。这意味着，通过管理第二控制信号C308，可以实现抖动测试信号的幅度可调可控，也就是说，第二控制信号C308提供了在幅度上调控抖动测试信号的管理维度。进一步地，通过第一控制信号C306结合第二控制信号C308，实现了在频率上可调可控和幅度上可调可控的抖动测试信号，也就是对叠加到所述时钟数据恢复电路C330的输出的抖动测试信号可以在频率和幅度上均进行调控。而生成模块302用于生成第一控制信号C306和第二控制信号C308，因此通过控制生成模块302，可以生成满足特定要求的第一控制信号C306和第二控制信号C308，进而可以通过第一控制信号C306和第二控制信号C308来在频率和幅度上调控抖动测试信号，从而实现了根据特定要求（例如参考特定协议、标准对抖动容限的要求以及模拟实际应用中的恶化条件等）来生成满足相应规范的抖动信号（例如通过控制注入的周期性抖动的幅度和频率），有利于达到对接收端C320的抖动容限和抗抖动能力进行测试的目的。进一步地，所述噪声电容阵列是所述接收端C320的时钟数据恢复电路C330的一部分。所述抖动测试信号被叠加到所述时钟数据恢复电路C330的输出从而用于测试所述接收端C320在该频率的抖动容限。也就是说，通过具有该频率的噪声幅度控制信号阵列C310作用于噪声电容阵列的多个控制端，进而控制了对所述噪声电容阵列注入与该频率对应的抖动生成控制信号阵列，从而对在所述接收端C320生成与该频率对应的抖动测试信号的过程施加了影响。这意味着按照直接在接收端C320上加入抖动的方式来生成抖动测试信号，也即如图3所示的，利用所述逻辑处理电路342、所述电平转换器和反相器344，生成的具有该频率的噪声幅度控制信号阵列C310作用于所述接收端C320的时钟数据恢复电路C330，具体地作用于时钟数据恢复电路C330中的一部分也即噪声电容阵列的多个控制端。因此，参考图1所示的在接收端A120的时钟数据恢复电路A130中的压控振荡器146上注入抖动，压控振荡器输出端抖动在时钟数据恢复电路的闭环误差传递函数与输入数据端抖动的误差传递函数是完全一致的，也就是说，通过图3所示的系统300而在所述接收端C320生成的与该频率对应的抖动测试信号，在理论分析上可以取得与在输入数据端注入周期性抖动的完全一致的结果。这意味着，图3所示的系统300，不仅实现了通过第一控制信号C306和第二控制信号C308来在频率和幅度上调控抖动测试信号从而实现了根据特定要求来生成满足相应规范的抖动信号用于抖动容限测试，而且通过具有该频率的噪声幅度控制信号阵列C310作用于接收端C320的时钟数据恢复电路C330的噪声电容阵列的多个控制端从而实现了控制对所述噪声电容阵列注入与该频率对应的抖动生成控制信号阵列，进而在达到测试抖动容限的目的同时还节省了部署额外的BERT设备的消耗、避免了连接线状态等外部因素对测试结果的精度的影响以及降低了电路复杂度。进一步地，可以通过开启系统300来启动对接收端C320的抖动容限的测试，以及可以通过关闭系统300来终止利用所述逻辑处理电路342、所述电平转换器和反相器344生成噪声幅度控制信号阵列C310也就终止了叠加抖动测试信号到接收端C320的输出从而避免了影响接收端C320的运行。换句话说，通过管理图3所示的系统300的生成模块302、逻辑处理电路342、电平转换器和反相器344，可以便利地开启和关闭对接收端C320的抖动容限进行测试，并且在开启和关闭之间切换不需要涉及到额外的BERT设备的部署或者连接线的部署，因此不同于在数据端加入抖动或者在输入数据上加入抖动的方式（需要部署额外的BERT设备来开启测试以及需要移除BERT设备和连接线来关闭测试），有利于大幅度降低测试成本和时间。进一步地，通过管理生成模块302可以便利地改变第一控制信号C306和第二控制信号C308，进而可以在频率和幅度上调控抖动测试信号从而实现特定的抖动容限的测试方案，例如可以通过改变第一控制信号C306和第二控制信号C308来使得抖动测试信号按照特定规律改变其频率和/或幅度，如从某一个频率增加或者减少到另一个频率等。而且这样直接在接收端C320上加入抖动的方式来生成抖动测试信号，因为压控振荡器输出端抖动在时钟数据恢复电路的闭环误差传递函数与输入数据端抖动的误差传递函数是完全一致，所以可以取得与在输入数据端注入周期性抖动的完全一致的结果，但是，通过改变第一控制信号C306和第二控制信号C308来实现特定的抖动容限的测试方案方式，相比于通过BERT设备将带有抖动的输入数据（如叠加了特定频率和特定时钟偏斜的差分串行数据）输出给接收端C320的方式，在控制设计和硬件实现上更为简单。并且，在一些实施例中，图3所示的系统300可以作为接收端C320的一部分，或者系统300可以部署在接收端C320。例如，系统300可以参考图1所示的位于接收端A120的内置自检装置124。这样意味着系统300与接收端C320的时钟数据恢复电路C330之间的交互属于芯片内部交互，也就是都位于接收端C320的内部，这样可以进一步降低外部影响，而且可以结合数据自生成功能，实现单芯片的接收端抖动容限验证方案。另外，如果芯片内部的发送端支持数据自生成的功能并能回馈到接收端的输入端，还可以实现单芯片自检功能，有利于排除传统抖动容限测试方案中外部缓存，印刷电路板等因素对测试的影响。采用单芯片自检功能，数据流完全在芯片内部流动，有利于避免外部因素对测试的影响。

继续参阅图3，这样得到的周期性抖动信号的计算公式为：。其中，PJ代表被叠加到所述时钟数据恢复电路C330的输出从而用于测试所述接收端C320在该频率的抖动容限的抖动测试信号，也是周期性抖动信号。计算公式中的pi是圆周率，△f是压控振荡器的输出频率差，Fpj是噪声幅度控制信号阵列（例如图3所示的噪声幅度控制信号阵列C310）的频率。从计算公式可以看出，抖动信号PJ也就是最后叠加到所述时钟数据恢复电路C330的输出的抖动测试信号，受到3个因素影响，一个是常数pi也就是圆周率，一个是压控振荡器的输出频率差△f也就是噪声幅度控制信号阵列C310全部通过和全部不通过两种极限下的压控振荡器输出频率差，还有一个是Fpj也就是噪声幅度控制信号阵列C310的频率。因此，PJ与压控振荡器的输出频率差△f成正比，而压控振荡器的输出频率差△f还受到工艺电压温度（Process-Voltage-Temperature，PVT），也称之为PVT参数的影响。为了使静态时序分析的结果更接近实际芯片工作环境的情况，需要对芯片设计工作环境，包括工艺、工作电压、工作温度等参数进行设置，该参数的组合简称为PVT。因此，考虑到PVT参数的影响，以及考虑到实时的器件状态例如考虑到使用损耗、器件损坏带来的精度上的影响，有必要引入校准机制，例如使得注入相同频率的周期性抖动，且数字化的噪声幅度控制信号阵列C310为特定值（例如图2所示的噪声幅度控制信号阵列B210的码值为特定值），这时候可以生成符合相应规范的周期性抖动信号。为此，通过第一控制信号C306和第二控制信号C308来在频率和幅度上调控抖动测试信号从而实现了根据特定要求来生成满足相应规范的抖动信号用于抖动容限测试，并且在此基础上，还通过第三控制信号C309来进行校准从而可以确保实质上的抖动容限的测试效果符合设计目的。

在一种可能的实施方式中，针对所述多个频率中的每一个频率，在所述接收端C320生成的与该频率对应的所述抖动测试信号具有特定幅度，所述特定幅度至少基于所述具有该频率的噪声幅度控制信号阵列C310和所述第三控制信号C309，所述第二控制信号C308和所述第三控制信号C309用于调节所述抖动测试信号的所述特定幅度的最大范围和最小分辨率。典型的抖动容限曲线在时钟数据恢复电路的带宽内抖动容限值一般会随频率降低而不断增加，而根据上述计算公式也就是：，可以看出，第二控制信号C308的码值对应的PJ随频率降低也会不断增加，这就可以有效的避免PJ注入最大值与 PJ注入分辨率之间的矛盾。如此，通过第一控制信号C306和第二控制信号C308来在频率和幅度上调控抖动测试信号从而实现了根据特定要求来生成满足相应规范的抖动信号用于抖动容限测试，并且在此基础上，还通过第三控制信号C309来进行校准从而可以确保实质上的抖动容限的测试效果符合设计目的。

在一种可能的实施方式中，所述逻辑处理电路342是与非门逻辑电路，其中针对所述多个频率中的每一个频率，所述逻辑处理电路342的输出经过所述电平转换器和反相器344处理后得到具有该频率的噪声幅度控制信号阵列C310，所述第三控制信号C309经过低压差线性稳压器345进行降压处理后作为所述电平转换器和反相器344的工作电压，所述第三控制信号C309用于控制所述电平转换器和反相器344。低压差线性稳压器345提供了低压差、线性和稳压器的特性。通过LDO进行降压处理，使得第三控制信号C309作为所述电平转换器和反相器344的工作电压，可以对通过改变所述第二控制信号C308从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列C310的过程进行校准。

在一种可能的实施方式中，所述时钟数据恢复电路C330包括压控振荡器，构成所述压控振荡器的电感电容谐振回路的固定电容中的至少一部分作为所述噪声电容阵列，所述固定电容中的所述至少一部分被划分为等效的并联的多个子电容，所述多个子电容是所述噪声电容阵列，所述多个子电容与所述噪声电容阵列的多个控制端一一对应，其中针对所述多个频率中的每一个频率，所述具有该频率的噪声幅度控制信号阵列C310作用于所述多个子电容以便控制分别对所述多个子电容注入与该频率对应的抖动生成控制信号阵列。如此，实现了生成频率和幅度均可调可控的周期性抖动信号。

在一种可能的实施方式中，所述时钟数据恢复电路C330包括电感电容压控振荡器，所述噪声电容阵列是所述电感电容压控振荡器用于生成所述时钟数据恢复电路C330的输出的电感电容谐振回路的固定电容中的至少一部分。如此，实现了生成频率和幅度均可调可控的周期性抖动信号。

图4为本申请实施例提供的一种用于数字通信系统的接收端的抖动容限测试的方法的流程示意图。如图4所示，方法包括以下步骤。

步骤S410：通过第一模块，生成第一控制信号和第二控制信号。

步骤S420：通过第二模块，根据所述第一控制信号生成与多个频率一一对应的多个时钟信号，以及针对所述多个频率中的每一个频率，通过改变所述第二控制信号从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列，所述具有该频率的噪声幅度控制信号阵列作用于噪声电容阵列的多个控制端以便控制对所述噪声电容阵列注入与该频率对应的抖动生成控制信号阵列，所述抖动生成控制信号阵列用于在所述接收端生成与该频率对应的抖动测试信号，所述噪声电容阵列是所述接收端的时钟数据恢复电路的一部分，所述抖动测试信号被叠加到所述时钟数据恢复电路的输出从而用于测试所述接收端在该频率的抖动容限。

参阅上述各个步骤，通过第二模块，根据所述第一控制信号生成与多个频率一一对应的多个时钟信号，并且，针对所述多个频率中的每一个频率，通过第二模块，生成具有该频率的噪声幅度控制信号阵列；具有该频率的噪声幅度控制信号阵列作用于噪声电容阵列的多个控制端以便控制对所述噪声电容阵列注入与该频率对应的抖动生成控制信号阵列，所述抖动测试信号被叠加到所述时钟数据恢复电路的输出从而用于测试所述接收端在该频率的抖动容限。这意味着，通过管理第一控制信号，可以实现抖动测试信号的频率可调可控，也就是说，第一控制信号提供了在频率上调控抖动测试信号的管理维度。进一步地，通过第二模块，针对所述多个频率中的每一个频率，通过改变所述第二控制信号从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列；具有该频率的噪声幅度控制信号阵列作用于噪声电容阵列的多个控制端以便控制对所述噪声电容阵列注入与该频率对应的抖动生成控制信号阵列，所述抖动测试信号被叠加到所述时钟数据恢复电路的输出从而用于测试所述接收端在该频率的抖动容限。这意味着，通过管理第二控制信号，可以实现抖动测试信号的幅度可调可控，也就是说，第二控制信号提供了在幅度上调控抖动测试信号的管理维度。进一步地，通过第一控制信号结合第二控制信号，实现了在频率上可调可控和幅度上可调可控的抖动测试信号，也就是对叠加到所述时钟数据恢复电路的输出的抖动测试信号可以在频率和幅度上均进行调控。而第一模块用于生成第一控制信号和第二控制信号，因此通过控制第一模块，可以生成满足特定要求的第一控制信号和第二控制信号，进而可以通过第一控制信号和第二控制信号来在频率和幅度上调控抖动测试信号，从而实现了根据特定要求（例如参考特定协议、标准对抖动容限的要求以及模拟实际应用中的恶化条件等）来生成满足相应规范的抖动信号（例如通过控制注入的周期性抖动的幅度和频率），有利于达到对接收端的抖动容限和抗抖动能力进行测试的目的。进一步地，所述噪声电容阵列是所述接收端的时钟数据恢复电路的一部分。所述抖动测试信号被叠加到所述时钟数据恢复电路的输出从而用于测试所述接收端在该频率的抖动容限。也就是说，通过具有该频率的噪声幅度控制信号阵列作用于噪声电容阵列的多个控制端，进而控制了对所述噪声电容阵列注入与该频率对应的抖动生成控制信号阵列，从而对在所述接收端生成与该频率对应的抖动测试信号的过程施加了影响。这意味着按照直接在接收端上加入抖动的方式来生成抖动测试信号，第二模块生成的具有该频率的噪声幅度控制信号阵列作用于所述接收端的时钟数据恢复电路，具体地作用于时钟数据恢复电路中的一部分也即噪声电容阵列的多个控制端。因此，参考图1所示的在接收端A120的时钟数据恢复电路A130中的压控振荡器146上注入抖动，压控振荡器输出端抖动在时钟数据恢复电路的闭环误差传递函数与输入数据端抖动的误差传递函数是完全一致的，也就是说，在所述接收端生成的与该频率对应的抖动测试信号，在理论分析上可以取得与在输入数据端注入周期性抖动的完全一致的结果。这意味着，图4所示的方法，不仅实现了通过第一控制信号和第二控制信号来在频率和幅度上调控抖动测试信号从而实现了根据特定要求来生成满足相应规范的抖动信号用于抖动容限测试，而且通过具有该频率的噪声幅度控制信号阵列作用于接收端的时钟数据恢复电路的噪声电容阵列的多个控制端从而实现了控制对所述噪声电容阵列注入与该频率对应的抖动生成控制信号阵列，进而在达到测试抖动容限的目的同时还节省了部署额外的BERT设备的消耗、避免了连接线状态等外部因素对测试结果的精度的影响以及降低了电路复杂度。进一步地，可以启动对接收端的抖动容限的测试，以及可以终止通过第二模块生成噪声幅度控制信号阵列也就终止了叠加抖动测试信号到接收端的输出从而避免了影响接收端的运行。换句话说，通过管理第一模块和第二模块，可以便利地开启和关闭对接收端的抖动容限进行测试，并且在开启和关闭之间切换不需要涉及到额外的BERT设备的部署或者连接线的部署，因此不同于在数据端加入抖动或者在输入数据上加入抖动的方式（需要部署额外的BERT设备来开启测试以及需要移除BERT设备和连接线来关闭测试），有利于大幅度降低测试成本和时间。进一步地，通过管理第一模块可以便利地改变第一控制信号和第二控制信号，进而可以在频率和幅度上调控抖动测试信号从而实现特定的抖动容限的测试方案，例如可以通过改变第一控制信号和第二控制信号来使得抖动测试信号按照特定规律改变其频率和/或幅度，如从某一个频率增加或者减少到另一个频率等。而且这样直接在接收端上加入抖动的方式来生成抖动测试信号，因为压控振荡器输出端抖动在时钟数据恢复电路的闭环误差传递函数与输入数据端抖动的误差传递函数是完全一致，所以可以取得与在输入数据端注入周期性抖动的完全一致的结果，但是，通过改变第一控制信号和第二控制信号来实现特定的抖动容限的测试方案方式，相比于通过BERT设备将带有抖动的输入数据（如叠加了特定频率和特定时钟偏斜的差分串行数据）输出给接收端的方式，在控制设计和硬件实现上更为简单。并且，在一些实施例中，可以参考图1所示的位于接收端A120的内置自检装置124。这样意味着与接收端的时钟数据恢复电路之间的交互属于芯片内部交互，也就是都位于接收端的内部，这样可以进一步降低外部影响，而且可以结合数据自生成功能，实现单芯片的接收端抖动容限验证方案。另外，如果芯片内部的发送端支持数据自生成的功能并能回馈到接收端的输入端，还可以实现单芯片自检功能，有利于排除传统抖动容限测试方案中外部缓存，印刷电路板等因素对测试的影响。采用单芯片自检功能，数据流完全在芯片内部流动，有利于避免外部因素对测试的影响。

在一种可能的实施方式中，针对所述多个频率中的每一个频率，在所述接收端生成的与该频率对应的所述抖动测试信号具有特定幅度，所述特定幅度至少基于所述具有该频率的噪声幅度控制信号阵列，所述方法还包括：通过所述第一模块，生成第三控制信号，所述第三控制信号用于对通过改变所述第二控制信号从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列的过程进行校准，所述特定幅度还基于所述第三控制信号，所述第二控制信号和所述第三控制信号用于调节所述抖动测试信号的所述特定幅度的最大范围和最小分辨率。如此，通过第一控制信号和第二控制信号来在频率和幅度上调控抖动测试信号从而实现了根据特定要求来生成满足相应规范的抖动信号用于抖动容限测试，并且在此基础上，还通过第三控制信号来进行校准从而可以确保实质上的抖动容限的测试效果符合设计目的。

在一种可能的实施方式中，所述时钟数据恢复电路包括压控振荡器，构成所述压控振荡器的电感电容谐振回路的固定电容中的至少一部分作为所述噪声电容阵列，所述固定电容中的所述至少一部分被划分为等效的并联的多个子电容，所述多个子电容是所述噪声电容阵列，所述多个子电容与所述噪声电容阵列的多个控制端一一对应，其中针对所述多个频率中的每一个频率，所述具有该频率的噪声幅度控制信号阵列作用于所述多个子电容以便控制分别对所述多个子电容注入与该频率对应的抖动生成控制信号阵列。如此，实现了生成频率和幅度均可调可控的周期性抖动信号。

图5是本申请实施例提供的一种计算设备的结构示意图，该计算设备500包括：一个或者多个处理器510、通信接口520以及存储器530。所述处理器510、通信接口520以及存储器530通过总线540相互连接。可选地，该计算设备500还可以包括输入/输出接口550，输入/输出接口550连接有输入/输出设备，用于接收用户设置的参数等。该计算设备500能够用于实现上述的本申请实施例中设备实施例或者系统实施例的部分或者全部功能；处理器510还能够用于实现上述的本申请实施例中方法实施例的部分或者全部操作步骤。例如，该计算设备500执行各种操作的具体实现可参照上述实施例中的具体细节，如处理器510用于执行上述方法实施例中部分或者全部步骤或者上述方法实施例中的部分或者全部操作。再例如，本申请实施例中，计算设备500可用于实现上述装置实施例中一个或者多个部件的部分或者全部功能，此外通信接口520具体可用于为了实现这些装置、部件的功能所必须的通讯功能等，以及处理器510具体可用于为了实现这些装置、部件的功能所必须的处理功能等。

应当理解的是，图5的计算设备500可以包括一个或者多个处理器510，并且多个处理器510可以按照并行化连接方式、串行化连接方式、串并行连接方式或者任意连接方式来协同提供处理能力，或者多个处理器510可以构成处理器序列或者处理器阵列，或者多个处理器510之间可以分成主处理器和辅助处理器，或者多个处理器510之间可以具有不同的架构如采用异构计算架构。另外，图5所示的计算设备500，相关的结构性描述及功能性描述是示例性且非限制性的。在一些示例性实施例中，计算设备500可以包括比图5所示的更多或更少的部件，或者组合某些部件，或者拆分某些部件，或者具有不同的部件布置。处理器510可以有多种具体实现形式，例如处理器510可以包括中央处理器（central processingunit，CPU）、图形处理器（graphic processing unit，GPU）、神经网络处理器（neural-network processing unit，NPU）、张量处理器（tensor processing unit，TPU）或数据处理器（data processing unit，DPU）等一种或多种的组合，本申请实施例不做具体限定。处理器510还可以是单核处理器或多核处理器。处理器510可以由CPU和硬件芯片的组合。上述硬件芯片可以是专用集成电路（application-specific integrated circuit，ASIC），可编程逻辑器件（programmable logic device，PLD）或其组合。上述PLD可以是复杂可编程逻辑器件（complex programmable logic device，CPLD），现场可编程逻辑门阵列（field-programmable gate array，FPGA），通用阵列逻辑（generic array logic，GAL）或其任意组合。处理器510也可以单独采用内置处理逻辑的逻辑器件来实现，例如FPGA或数字信号处理器（digital signal processor，DSP）等。通信接口520可以为有线接口或无线接口，用于与其他模块或设备进行通信，有线接口可以是以太接口、局域互联网络（local interconnectnetwork，LIN）等，无线接口可以是蜂窝网络接口或使用无线局域网接口等。

存储器530可以是非易失性存储器，例如，只读存储器（read-only memory，ROM）、可编程只读存储器（programmable ROM，PROM）、可擦除可编程只读存储器（erasable PROM，EPROM）、电可擦除可编程只读存储器（electrically EPROM，EEPROM）或闪存。存储器530也可以是易失性存储器，易失性存储器可以是随机存取存储器（random access memory，RAM），其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器（static RAM，SRAM）、动态随机存取存储器（dynamic RAM，DRAM）、同步动态随机存取存储器（synchronous DRAM，SDRAM）、双倍数据速率同步动态随机存取存储器（double data rate SDRAM，DDR SDRAM）、增强型同步动态随机存取存储器（enhancedSDRAM，ESDRAM）、同步连接动态随机存取存储器（synchlink DRAM，SLDRAM）和直接内存总线随机存取存储器（direct rambus RAM，DR RAM）。存储器530也可用于存储程序代码和数据，以便于处理器510调用存储器530中存储的程序代码执行上述方法实施例中的部分或者全部操作步骤，或者执行上述设备实施例中的相应功能。此外，计算设备500可能包含相比于图5展示的更多或者更少的组件，或者有不同的组件配置方式。

总线540可以是快捷外围部件互连标准（peripheral component interconnectexpress，PCIe）总线，或扩展工业标准结构（extended industry standard architecture，EISA）总线、统一总线（unified bus，Ubus或UB）、计算机快速链接（compute express link，CXL）、缓存一致互联协议（cache coherent interconnect for accelerators，CCIX）等。总线540可以分为地址总线、数据总线、控制总线等。总线540除包括数据总线之外，还可以包括电源总线、控制总线和状态信号总线等。但是为了清楚说明起见，图5中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。

本申请实施例提供的方法和设备是基于同一发明构思的，由于方法及设备解决问题的原理相似，因此方法与设备的实施例、实施方式、示例或实现方式可以相互参见，其中重复之处不再赘述。本申请实施例还提供一种系统，该系统包括多个计算设备，每个计算设备的结构可以参照上述所描述的计算设备的结构。该系统可实现的功能或者操作可以参照上述方法实施例中的具体实现步骤和/或上述装置实施例中所描述的具体功能，在此不再赘述。

本申请实施例还提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机指令，当所述计算机指令在计算机设备（如一个或者多个处理器）上运行时可以实现上述方法实施例中的方法步骤。所述计算机可读存储介质的处理器在执行上述方法步骤的具体实现可参照上述方法实施例中所描述的具体操作和/或上述装置实施例中所描述的具体功能，在此不再赘述。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。本申请实施例可以全部或部分地通过软件、硬件、固件或其他任意组合来实现。当使用软件实现时，上述实施例可以全部或部分地以计算机程序产品的形式实现。本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质上实施的计算机程序产品的形式。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载或执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以为通用计算机、专用计算机、计算机网络、或者其他可编程装置。计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线（例如同轴电缆、光纤、数字用户线）或无线（例如红外、无线、微波等）方式向另一个网站站点、计算机、服务器或数据中心进行传输。计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集合的服务器、数据中心等数据存储设备。可用介质可以是磁性介质（如软盘、硬盘、磁带）、光介质、或者半导体介质。半导体介质可以是固态硬盘，也可以是随机存取存储器，闪存，只读存储器，可擦可编程只读存储器，电可擦可编程只读存储器，寄存器或任何其他形式的合适存储介质。

本申请是参照根据本申请实施例的方法、设备（系统）、和计算机程序产品的流程图和/或方框图来描述。可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其它实施例的相关描述。显然，本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请实施例的精神和范围。本申请实施例方法中的步骤可以根据实际需要进行顺序调整、合并或删减；本申请实施例系统中的模块可以根据实际需要进行划分、合并或删减。如果本申请实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (28)

1.一种用于数字通信系统的接收端的抖动容限测试的装置，其特征在于，所述装置包括：

第一模块，用于生成第一控制信号和第二控制信号；

第二模块，用于根据所述第一控制信号生成与多个频率一一对应的多个时钟信号，以及针对所述多个频率中的每一个频率，通过改变所述第二控制信号从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列，所述具有该频率的噪声幅度控制信号阵列作用于噪声电容阵列的多个控制端以便控制对所述噪声电容阵列注入与该频率对应的抖动生成控制信号阵列，所述抖动生成控制信号阵列用于在所述接收端生成与该频率对应的抖动测试信号，所述噪声电容阵列是所述接收端的时钟数据恢复电路的一部分，所述抖动测试信号被叠加到所述时钟数据恢复电路的输出从而用于测试所述接收端在该频率的抖动容限，

针对所述多个频率中的每一个频率，在所述接收端生成的与该频率对应的所述抖动测试信号具有特定幅度，所述特定幅度至少基于所述具有该频率的噪声幅度控制信号阵列，

所述第一模块还用于生成第三控制信号，所述第三控制信号用于对通过改变所述第二控制信号从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列的过程进行校准。

2.根据权利要求1所述的装置，其特征在于，所述特定幅度还基于所述第三控制信号。

3.根据权利要求2所述的装置，其特征在于，所述第二控制信号和所述第三控制信号用于调节所述抖动测试信号的所述特定幅度的最大范围和最小分辨率。

4.根据权利要求1所述的装置，其特征在于，所述第三控制信号的生成是基于对所述时钟数据恢复电路的输出抖动的测量。

5. 根据权利要求4所述的装置，其特征在于， 所述第一模块与抖动测量模块连接，所述抖动测量模块用于测量所述时钟数据恢复电路的输出抖动。

6.根据权利要求1所述的装置，其特征在于，针对所述多个频率中的每一个频率，所述接收端在该频率的抖动容限是基于所述接收端反馈的对所述时钟数据恢复电路的输出结果的误码检测结果。

7.根据权利要求6所述的装置，其特征在于，所述时钟数据恢复电路的输出结果是所述时钟数据恢复电路所恢复的数据和时钟信号。

8.根据权利要求1所述的装置，其特征在于，所述第二模块还包括逻辑处理电路，针对所述多个频率中的每一个频率，通过改变所述第二控制信号从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列，包括：将所述第二控制信号和与该频率对应的时钟信号输入所述逻辑处理电路。

9.根据权利要求8所述的装置，其特征在于，所述逻辑处理电路是与非门逻辑电路。

10.根据权利要求9所述的装置，其特征在于，所述第二模块还包括电平转换器和反相器，针对所述多个频率中的每一个频率，所述逻辑处理电路的输出经过所述电平转换器和反相器处理后得到具有该频率的噪声幅度控制信号阵列。

11.根据权利要求10所述的装置，其特征在于，针对所述多个频率中的每一个频率，所述第三控制信号用于控制所述电平转换器和反相器以便实现：对通过改变所述第二控制信号从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列的过程进行校准。

12.根据权利要求11所述的装置，其特征在于，所述第三控制信号经过低压差线性稳压器进行降压处理后作为所述电平转换器和反相器的工作电压。

13.根据权利要求11所述的装置，其特征在于，所述第一模块是数字电路，所述第二模块是模拟电路。

14.根据权利要求1所述的装置，其特征在于，所述第二模块还包括分频器，所述第一控制信号用于控制所述分频器的分频比从而对参考时钟信号按照所述分频比进行分频以便生成与所述多个频率一一对应的所述多个时钟信号。

15.根据权利要求14所述的装置，其特征在于，所述参考时钟信号来自相对于所述数字通信系统的外部，或者，所述参考时钟信号是所述装置从所述接收端接收的所述时钟数据恢复电路的压控振荡器的输出时钟信号或者所述输出时钟信号的分频结果。

16.根据权利要求1所述的装置，其特征在于，所述时钟数据恢复电路包括压控振荡器，构成所述压控振荡器的电感电容谐振回路的固定电容中的至少一部分作为所述噪声电容阵列。

17.根据权利要求16所述的装置，其特征在于，所述固定电容中的所述至少一部分被划分为等效的并联的多个子电容，所述多个子电容是所述噪声电容阵列，所述多个子电容与所述噪声电容阵列的多个控制端一一对应，其中针对所述多个频率中的每一个频率，所述具有该频率的噪声幅度控制信号阵列作用于所述多个子电容以便控制分别对所述多个子电容注入与该频率对应的抖动生成控制信号阵列。

18.根据权利要求1所述的装置，其特征在于，所述时钟数据恢复电路包括电感电容压控振荡器，所述噪声电容阵列是所述电感电容压控振荡器用于生成所述时钟数据恢复电路的输出的电感电容谐振回路的固定电容中的至少一部分。

19.根据权利要求1所述的装置，其特征在于，所述数字通信系统的接收端是待测试设计，所述装置是部署在所述数字通信系统的内置自检装置，所述内置自检装置用于对所述待测试设计进行功能验证。

20.根据权利要求1所述的装置，其特征在于，所述数字通信系统的接收端通过数字通信芯片实现，所述装置是与所述数字通信芯片通信地连接的内置自检装置，所述内置自检装置用于测试所述数字通信芯片的抖动容限或者用于对与所述数字通信芯片对应的待测试设计进行功能验证。

21.一种用于数字通信中接收端的抖动容限测试的系统，其特征在于，所述系统包括：

生成模块，用于生成第一控制信号、第二控制信号和第三控制信号；

分频器，用于根据所述第一控制信号对参考时钟信号进行分频从而生成与多个频率一一对应的多个时钟信号，其中所述分频器的分频比基于所述第一控制信号；

逻辑处理电路，用于对所述多个时钟信号中的每一个时钟信号分别与所述第二控制信号进行逻辑计算；和

电平转换器和反相器，用于对所述逻辑处理电路的输出进行电平转换和反相运算；

其中，针对所述多个频率中的每一个频率，利用所述逻辑处理电路、所述电平转换器和反相器，通过改变所述第二控制信号从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列，所述具有该频率的噪声幅度控制信号阵列作用于噪声电容阵列的多个控制端以便控制对所述噪声电容阵列注入与该频率对应的抖动生成控制信号阵列，所述抖动生成控制信号阵列用于在所述接收端生成与该频率对应的抖动测试信号，所述噪声电容阵列是所述接收端的时钟数据恢复电路的一部分，所述抖动测试信号被叠加到所述时钟数据恢复电路的输出从而用于测试所述接收端在该频率的抖动容限，所述第三控制信号用于对通过改变所述第二控制信号从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列的过程进行校准。

22.根据权利要求21所述的系统，其特征在于，针对所述多个频率中的每一个频率，在所述接收端生成的与该频率对应的所述抖动测试信号具有特定幅度，所述特定幅度至少基于所述具有该频率的噪声幅度控制信号阵列和所述第三控制信号，所述第二控制信号和所述第三控制信号用于调节所述抖动测试信号的所述特定幅度的最大范围和最小分辨率。

23.根据权利要求21所述的系统，其特征在于，所述逻辑处理电路是与非门逻辑电路，其中针对所述多个频率中的每一个频率，所述逻辑处理电路的输出经过所述电平转换器和反相器处理后得到具有该频率的噪声幅度控制信号阵列，所述第三控制信号经过低压差线性稳压器进行降压处理后作为所述电平转换器和反相器的工作电压，所述第三控制信号用于控制所述电平转换器和反相器。

24.根据权利要求21所述的系统，其特征在于，所述时钟数据恢复电路包括压控振荡器，构成所述压控振荡器的电感电容谐振回路的固定电容中的至少一部分作为所述噪声电容阵列，所述固定电容中的所述至少一部分被划分为等效的并联的多个子电容，所述多个子电容是所述噪声电容阵列，所述多个子电容与所述噪声电容阵列的多个控制端一一对应，其中针对所述多个频率中的每一个频率，所述具有该频率的噪声幅度控制信号阵列作用于所述多个子电容以便控制分别对所述多个子电容注入与该频率对应的抖动生成控制信号阵列。

25.根据权利要求21所述的系统，其特征在于，所述时钟数据恢复电路包括电感电容压控振荡器，所述噪声电容阵列是所述电感电容压控振荡器用于生成所述时钟数据恢复电路的输出的电感电容谐振回路的固定电容中的至少一部分。

26.一种用于数字通信系统的接收端的抖动容限测试的方法，其特征在于，所述方法包括：

通过第一模块，生成第一控制信号和第二控制信号；

通过第二模块，根据所述第一控制信号生成与多个频率一一对应的多个时钟信号，以及针对所述多个频率中的每一个频率，通过改变所述第二控制信号从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列，所述具有该频率的噪声幅度控制信号阵列作用于噪声电容阵列的多个控制端以便控制对所述噪声电容阵列注入与该频率对应的抖动生成控制信号阵列，所述抖动生成控制信号阵列用于在所述接收端生成与该频率对应的抖动测试信号，所述噪声电容阵列是所述接收端的时钟数据恢复电路的一部分，所述抖动测试信号被叠加到所述时钟数据恢复电路的输出从而用于测试所述接收端在该频率的抖动容限，

针对所述多个频率中的每一个频率，在所述接收端生成的与该频率对应的所述抖动测试信号具有特定幅度，所述特定幅度至少基于所述具有该频率的噪声幅度控制信号阵列，

所述第一模块还用于生成第三控制信号，所述第三控制信号用于对通过改变所述第二控制信号从而基于与该频率对应的时钟信号生成具有该频率的噪声幅度控制信号阵列的过程进行校准。

27.根据权利要求26所述的方法，其特征在于，所述特定幅度还基于所述第三控制信号，所述第二控制信号和所述第三控制信号用于调节所述抖动测试信号的所述特定幅度的最大范围和最小分辨率。

28.根据权利要求26所述的方法，其特征在于，所述时钟数据恢复电路包括压控振荡器，构成所述压控振荡器的电感电容谐振回路的固定电容中的至少一部分作为所述噪声电容阵列，所述固定电容中的所述至少一部分被划分为等效的并联的多个子电容，所述多个子电容是所述噪声电容阵列，所述多个子电容与所述噪声电容阵列的多个控制端一一对应，其中针对所述多个频率中的每一个频率，所述具有该频率的噪声幅度控制信号阵列作用于所述多个子电容以便控制分别对所述多个子电容注入与该频率对应的抖动生成控制信号阵列。