CN116248144B - 一种通信设备、通信设备性能调优方法及装置 - Google Patents

Abstract

本申请提供一种通信设备、通信设备性能调优方法及装置，涉及通信领域，用以解决现阶段中存在的国产器件的pRRU无法满足运营商的性能要求的问题，该通信设备包括：现场可编程逻辑门阵列FPGA模块、收发器模块、射频子系统模块；FPGA模块，用于接收第一下行数字信号；对第一下行数字信号进行解压和滤波处理，得到第二下行数字信号；收发器模块，用于接收FPGA模块发送的下行数字信号；对第二下行数字信号进行转换，得到下行模拟信号；射频子系统模块，用于接收收发器模块发送的下行模拟信号；对下行模拟信号进行功率放大处理，得到功率放大后的下行模拟信号；向射频天线发送功率放大后的下行模拟信号。本申请用于pRRU的性能调优。

Description

一种通信设备、通信设备性能调优方法及装置

技术领域

本申请涉及通信领域，尤其涉及一种通信设备、通信设备性能调优方法及装置。

背景技术

运营商需提升对网络设备硬件的自主可控能力，引入国产化核心元器件规避风险。

目前国产化芯片的技术还不成熟，在收发器芯片领域，国产无线电两用收发器transceiver芯片由于采用低电压差分信号(low-voltage differenti al signaling，LVDS)接口，只能支持100MHz NR的单发单收1T1R模式，需要采用2颗transceiver芯片合并成双发双收2T2R的设备才能满足运营商需求。而2颗Transceiver芯片存在接口延时、同步难度较大的问题。同时，国产化器件灵敏度与稳定性不足，需要进行调优，满足皮基站射频拉远单元(pico-remote radio unit，pRRU)的要求。

发明内容

本申请提供一种通信设备、通信设备性能调优方法及装置，能够对使用国产器件的pRRU进行性能调优，使得使用国产器件的pRRU能够满足运营商的性能要求。

为达到上述目的，本申请采用如下技术方案：

第一方面，本申请提供一种通信设备，包括：现场可编程逻辑门阵列FPGA模块、收发器模块、射频子系统模块；FPGA模块，用于接收第一下行数字信号；对第一下行数字信号进行解压和滤波处理，得到第二下行数字信号；向收发器模块第二下行数字信号；收发器模块，用于接收FPGA模块发送的下行数字信号；对第二下行数字信号进行转换，得到下行模拟信号；向射频子系统模块发送下行模拟信号；射频子系统模块，用于接收收发器模块发送的下行模拟信号；对下行模拟信号进行功率放大处理，得到功率放大后的下行模拟信号；向射频天线发送功率放大后的下行模拟信号。

结合上述第一方面，在一种可能的实现方式中，FPGA模块包括：CP RI接口模块、压缩解压模块、数字滤波器模块；CPRI接口模块，用于接收第一下行数字信号；压缩解压模块，用于对第一下行数字信号进行解压处理，得到解压后的第一下行数字信号；数字滤波器模块，用于对解压后的第一下行数字信号进行滤波处理，得到第二下行数字信号。

结合上述第一方面，在一种可能的实现方式中，FPGA模块，具体用于：根据开源的CPRIIP，控制CPRI接口模块接收第一下行数字信号。

结合上述第一方面，在一种可能的实现方式中，FPGA模块，具体用于：根据预设去直流算法，控制压缩解压模块对第一下行数字信号进行解压处理。

结合上述第一方面，在一种可能的实现方式中，数字滤波器模块采用频率响应屏蔽FRM数字滤波器进行滤波处理。

结合上述第一方面，在一种可能的实现方式中，第二下行数字信号包括第三下行数字信号和第四下行数字信号，下行模拟信号包括第一下行模拟子信号和第二下行模拟子信号，收发器模块包括第一收发器和第二收发器；其中，FPGA模块和第一收发器之间的布线连接，与FPGA模块和第二收发器之间的布线连接为轴对称；第一收发器，用于对第三下行数字信号进行转换，得到第一下行模拟子信号；第二收发器，用于对第四下行数字信号进行转换，得到第二下行模拟子信号。

结合上述第一方面，在一种可能的实现方式中，FPGA模块，具体用于：向第一收发器发送第三下行数字信号；向第二收发器发送第四下行数字信号；根据第一预设算法，对第三下行数字信号和第四下行数字信号进行数据对齐处理。

结合上述第一方面，在一种可能的实现方式中，FPGA模块，具体用于：优化FPGA模块与第一收发器之间的接口时序；优化FPGA模块与第二收发器之间的接口时序。

结合上述第一方面，在一种可能的实现方式中，FPGA模块包括与第一收发器对应的至少一个第一功能引脚，以及与第二收发器对应的至少一个第二功能引脚；第一功能引脚与第二功能引脚的数量相同，且第一功能引脚与第二功能引脚在FPGA模块内部为对称分布。

结合上述第一方面，在一种可能的实现方式中，收发器模块包括：多个QEC校准模块、多个DC校准模块；第一收发器包括至少一个QEC校准模块和至少一个DC校准模块，第二收发器包括至少一个QEC校准模块和至少一个DC校准模块；QEC校准模块，用于对下行模拟信号进行QEC校准；DC校准模块，用于对下行模拟信号进行DC校准。

结合上述第一方面，在一种可能的实现方式中，FPGA模块，具体用于：根据预设QEC校准算法，控制QEC校准模块对下行模拟信号进行QEC校准；根据预设DC校准算法，控制DC校准模块对下行模拟信号进行DC校准。

结合上述第一方面，在一种可能的实现方式中，射频子系统模块包括：功率放大器PA模块；PA模块，用于对下行模拟信号进行功率放大处理，得到功率放大后的下行模拟信号。

结合上述第一方面，在一种可能的实现方式中，FPGA模块，具体用于：根据预设栅压控制算法，控制PA模块的输出功率。

结合上述第一方面，在一种可能的实现方式中，通信设备还包括：时钟模块；时钟模块，用于保障FPGA模块、第一收发器、第二收发器之间进行信号交互时的时钟对齐。

基于上述技术方案，本申请提供的通信设备能够在下行传输过程中，能够基于CPRI接口接收来自采用其他主流厂商器件的通信设备的下行数字信号，并且对该下行数字信号进行解压、滤波处理；同时，通信设备中采用双transceiver芯片实现2T2R模式，在将该下行数字信号进行转换为下行模拟信号的同时，还会对该下行模拟信号进行校准；最后，射频子系统中的功率放大器会将该下行模拟信号进行放大后发送至射频天线，由射频天下发出。由此，本申请中的通信设备在下行传输时，能够实现2T2R模式，以低速率接口实现高带宽需求，同时会对下行信号进行滤波、校准、功率放大等处理，提高了通信设备的性能，满足了通信运营商对通信设备的性能要求。

第二方面，本申请提供一种通信设备，包括：FPGA模块、收发器模块、射频子系统模块；射频子系统模块，用于接收射频天线发送的上行模拟信号；向收发器模块发送上行模拟信号；收发器模块，用于接收射频子系统模块发送的上行模拟信号；对上行模拟信号进行转换，得到第一上行数字信号；向FPGA模块发送第一上行数字信号；FPGA模块，用于接收收发器模块发送的第一上行数字信号；对第一上行数字信号进行滤波和压缩处理，得到第二上行数字信号；向上级设备发送第二上行数字信号。

结合上述第二方面，在一种可能的实现方式中，FPGA模块包括：CP RI接口模块、压缩解压模块、数字滤波器模块；数字滤波器模块，用于对第一上行数字信号进行滤波处理，得到滤波后的第一上行数字信号。压缩解压模块，用于对滤波后的第一上行数字信号进行解压处理，得到第二上行数字信号；CPRI接口模块，用于发送第二上行数字信号。

结合上述第二方面，在一种可能的实现方式中，FPGA模块，具体用于：根据开源的CPRIIP，控制CPRI接口模块发送第二上行数字信号。

结合上述第二方面，在一种可能的实现方式中，FPGA模块，具体用于：根据预设去直流算法，控制压缩解压模块对滤波后的第一上行数字信号进行解压处理。

结合上述第二方面，在一种可能的实现方式中，数字滤波器模块采用FRM数字滤波器进行滤波处理。

结合上述第二方面，在一种可能的实现方式中，上行模拟信号包括第一上行模拟子信号和第二上行模拟子信号，第一上行数字信号包括第三上行数字信号和第四上行数字信号，收发器模块包括第一收发器和第二收发器；其中，FPGA模块和第一收发器之间的布线连接，与FPGA模块和第二收发器之间的布线连接为轴对称；第一收发器，用于对第一上行模拟子信号进行转换，得到第三上行数字信号；第二收发器，用于对第二上行模拟子信号进行转换，得到第四上行数字信号。

结合上述第二方面，在一种可能的实现方式中，FPGA模块，具体用于：接收第一收发器发送的第三上行数字信号；接收第二收发器发送的第四上行数字信号；根据第一预设算法，对第三上行数字信号和第四上行数字信号进行数据对齐处理。

结合上述第二方面，在一种可能的实现方式中，FPGA模块，具体用于：优化FPGA模块与第一收发器之间的接口时序；优化FPGA模块与第二收发器之间的接口时序。

结合上述第二方面，在一种可能的实现方式中，FPGA模块包括与第一收发器对应的至少一个第一功能引脚，以及与第二收发器对应的至少一个第二功能引脚；第一功能引脚与第二功能引脚的数量相同，且第一功能引脚与第二功能引脚在FPGA模块内部为对称分布。

结合上述第二方面，在一种可能的实现方式中，收发器模块包括：多个QEC校准模块、多个DC校准模块；第一收发器包括至少一个QEC校准模块和至少一个DC校准模块，第二收发器包括至少一个QEC校准模块和至少一个DC校准模块；QEC校准模块，用于对第一上行数字信号进行QEC校准；DC校准模块，用于对第一上行数字信号进行DC校准。

结合上述第二方面，在一种可能的实现方式中，FPGA模块，具体用于：根据预设QEC校准算法，控制QEC校准模块对第一上行数字信号进行QEC校准；根据预设DC校准算法，控制DC校准模块对第一上行数字信号进行DC校准。

结合上述第二方面，在一种可能的实现方式中，通信设备还包括：时钟模块；时钟模块，用于保障FPGA模块、第一收发器、第二收发器之间进行信号交互时的时钟对齐。

基于上述技术方案，本申请提供的通信设备能够在上行传输过程中，射频天线接收到上行模拟信号后，将该上行模拟信号发送至射频子系统，射频子系统将该上行模拟信号发送至采用双transceiver芯片实现2T2R模式的收发器模块；之后，收发器模块将上行模拟信号转换为上行数字信号的同时，由于通信设备中采用双transceiver芯片实现2T2R模式，因此通信设备还会对该上行模拟信号进行校准；最后，通信设备对该下行数字信号进行滤波、压缩处理，并且基于CPRI接口向通信设备的上级通信设备发送上行数字信号。由此，本申请中的通信设备在上行传输时，能够实现2T2R模式，以低速率接口实现高带宽需求，同时会对上行信号进行滤波、校准、压缩等处理，提高了通信设备的性能，满足了通信运营商对通信设备的性能要求。

第三方面，本申请提供一种通信设备性能调优方法，该方法包括：接收第一下行数字信号，并根据所述第一下行数字信号生成第二下行数字信号；对所述第二下行数字信号进行转换，得到下行模拟信号；对所述下行模拟信号进行功率放大处理，得到功率放大后的下行模拟信号；向射频天线发送所述功率放大后的下行模拟信号。

第四方面，本申请提供一种通信设备性能调优方法，该方法包括：接收上行模拟信号；对所述上行模拟信号进行转换，得到第一上行数字信号；对所述第一上行数字信号进行滤波和压缩处理，得到第二上行数字信号；向上级设备发送所述第二上行数字信号。

第五方面，本申请提供一种通信设备性能调优装置，该装置包括：通信单元，用于接收第一下行数字信号。处理单元，用于根据第一下行数字信号生成第二下行数字信号。处理单元，还用于对第二下行数字信号进行转换，得到下行模拟信号。处理单元，还用于对下行模拟信号进行功率放大处理，得到功率放大后的下行模拟信号。通信单元，还用于向射频天线发送功率放大后的下行模拟信号。

第六方面，本申请提供一种通信设备性能调优装置，该装置包括：通信单元，用于接收上行模拟信号。处理单元，对上行模拟信号进行转换，得到第一上行数字信号。处理单元，还用于对第一上行数字信号进行滤波和压缩处理，得到第二上行数字信号。通信单元，还用于向上级设备发送第二上行数字信号。

第七方面，本申请提供了一种通信设备，该装置包括：处理器和通信接口；通信接口和处理器耦合，处理器用于运行计算机程序或指令，以实现如第三方面或第四方面中所描述的通信设备性能调优方法。

第八方面，本申请提供了一种计算机可读存储介质，计算机可读存储介质中存储有指令，当指令在终端上运行时，使得终端执行如第三方面或第四方面中描述的通信设备性能调优方法。

第九方面，本申请提供一种包含指令的计算机程序产品，当计算机程序产品在通信设备上运行时，使得通信设备执行如第三方面或第四方面中所描述的通信设备性能调优方法。

第十方面，本申请提供一种芯片，芯片包括处理器和通信接口，通信接口和处理器耦合，处理器用于运行计算机程序或指令，以实现如第三方面或第四方面中所描述的通信设备性能调优方法。

具体的，本申请中提供的芯片还包括存储器，用于存储计算机程序或指令。

需要说明的是，上述计算机指令可以全部或者部分存储在计算机可读存储介质上。其中，计算机可读存储介质可以与装置的处理器封装在一起的，也可以与装置的处理器单独封装，本申请对此不作限定。

本申请中第二方面至第十方面的描述，可以参考第一方面的详细描述；并且，第二方面至第十方面的描述的有益效果，可以参考第一方面的有益效果分析，此处不再赘述。

在本申请中，上述通信设备的名字对设备或功能模块本身不构成限定，在实际实现中，这些设备或功能模块可以以其他名称出现。只要各个设备或功能模块的功能和本申请类似，属于本申请权利要求及其等同技术的范围之内。

本申请的这些方面或其他方面在以下的描述中会更加简明易懂。

附图说明

图1为本申请实施例提供的一种通信设备的架构示意图；

图2为本申请实施例提供的另一种通信设备的架构示意图；

图3为本申请实施例提供的另一种通信设备的架构示意图；

图4为本申请实施例提供的一种通信设备内部的电路示意图；

图5为本申请实施例提供的一种通信设备内部的布线示意图；

图6为本申请实施例提供的另一种通信设备的架构示意图；

图7为本申请实施例提供的一种通信设备进行信号校准的原理示意图；

图8为本申请实施例提供的另一种通信设备的架构示意图；

图9为本申请实施例提供的一种通信设备性能调优方法的流程示意图；

图10为本申请实施例提供的另一种通信设备性能调优方法的流程示意图；

图11为本申请实施例提供的一种通信设备性能调优装置的架构示意图；

图12为本申请实施例提供的另一种通信设备性能调优装置的架构示意图；

图13为本申请实施例提供的另一种通信设备性能调优装置的架构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。

本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。

本申请的说明书以及附图中的术语“第一”和“第二”等是用于区别不同的对象，或者用于区别对同一对象的不同处理，而不是用于描述对象的特定顺序。

此外，本申请的描述中所提到的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括其他没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

需要说明的是，本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。

在本申请的描述中，除非另有说明，“多个”的含义是指两个或两个以上。

1、皮基站(pico site)

皮基站，也简称为皮站。皮在数学里面指代的是百万分之一，是很小的单位。因此，皮基站就是比微基站还要再小型的基站。

通常来说，皮基站的发射功率在0.1瓦到0.5瓦之间，覆盖半径在20米至50米之间。例如，安装在家庭里的皮基站通常会人为限制到0.1瓦以下，覆盖范围为20米。

2、皮基站射频拉远单元(pico remote radio unit，pRRU)

射频拉远单元(remote radio unit，RRU)，是基站的核心构成之一。RRU分成近端机即无线基带控制(Radio Server，RS)和远端机即射频拉远两部分，二者之间通过光纤连接，其接口是基于开放式CPRI或IR接口，可以稳定地与主流厂商的设备进行连接。

RS可以安装在合适的机房位置，RRU安装在天线端，这样，将以前的基站模块的一部分分离出来，通过将RS与RRU分离，可以将烦琐的维护工作简化到RS端，一个RS可以连接几个RRU，既节省空间，又降低设置成本，提高组网效率。同时，连接二者之间的接口采用光纤，损耗少。

在本申请中，针对是一种采用国产器件的皮基站的RRU和调优方法的改进。

3、现场可编程逻辑门阵列(field programmable gate array，FPGA)

FPGA，是专用集成电路领域中的一种半定制电路，是在可编程阵列逻辑、通用阵列逻辑等可编程器件的基础上进一步发展的产物。FPGA解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

FPGA设计不是简单的芯片研究，主要是利用FPGA的模式进行其他行业产品的设计。

与传统模式的芯片设计进行对比，FPGA芯片并非单纯局限于研究以及设计芯片，而是针对较多领域产品都能借助特定芯片模型予以优化设计。从芯片器件的角度讲，FPGA本身构成了半定制电路中的典型集成电路，其中含有数字管理模块、内嵌式单元、输出单元以及输入单元等。在此基础上，关于FPGA芯片有必要全面着眼于综合性的芯片优化设计，通过改进当前的芯片设计来增设全新的芯片功能，据此实现了芯片整体构造的简化与性能提升。

FPGA在通信行业的应用比较广泛，一般用于RRU类设备中。

在本申请中，FPGA作为pRRU的控制核心，用于基于其存储的各类算法，控制对pRRU的性能调优。

4、无线电收发两用机transceiver

无线电收发两用机，为一种安装在一个部件上并共用一部分相同电路的无线电发报机和收报机。

现阶段的国产厂商生产的transceiver芯片，由于采用的低电压差分信号(low-voltage differential signaling，LVDS)接口限制，只能支持100MHz NR的单发单收(1T1R)模式。若要满足通信运营商对pRRU的要求，需要采用两颗transceiver芯片合并组成双发双收(2T2R)模式的设备。

但是采用两颗transceiver芯片合并组成双发双收(2T2R)模式的设备，又会存在接口延时、同步难度较大的问题。同时，国产化transceiver芯片的灵敏度与稳定性不足，需要进行调优，以满足pRRU的要求。

以上对本申请涉及的技术名词进行了解释。

现阶段，运营商需提升对网络设备硬件的自主可控能力，引入国产化核心元器件规避风险。

结合本申请前述对技术名词的介绍，可知目前国产化芯片的技术还不成熟，在收发器芯片领域，国产无线电两用收发器transceiver芯片由于采用低电压差分信号(low-voltage differential signaling，LVDS)接口，只能支持100MHz NR的单发单收1T1R模式，需要采用2颗transceiver芯片合并成双发双收2T2R的设备才能满足运营商需求。而2颗Transceiver芯片存在接口延时、同步难度较大的问题。同时，国产化器件灵敏度与稳定性不足，需要进行调优，满足皮基站射频拉远单元(pico-remote radio unit，pRRU)的要求。

为了解决上述现有技术中存在的国产器件的pRRU无法满足运营商的性能要求的问题，本申请提供一种通信设备，采用独特的布线设计和各类算法，对上行模拟信号或下行数字信号进行良好的转换、放大、滤波等优化处理，实现了对采用国产器件的pRRU的性能调优。

下面将结合说明书附图，对本申请实施例的实施方式进行详细描述。

如图1所示，图1为本申请实施例提供的一种通信设备10的架构示意图。该通信设备10用于实现pRRU功能，具体包括：现场可编程逻辑门阵列FPGA模块11、收发器模块12、射频子系统模块13、射频天线14。

其中，FPGA模块11，与收发器模块12连接，用于在接收到数字信号后，对这些数字信号进行压缩、解压、滤波处理，并根据数字信号的上行或下行类型，将数字信号向相应的设备或模块发送。

示例性地，如图2所示，本申请中FPGA模块11可包括以下三个子模块：通用公共无线接口(Common Public Radio Interface，CPRI)模块111、压缩解压模块112、数字滤波器模块113。

可选地，CPRI接口模块111，用于接收来自pRRU的上级设备的下行数字信号，以及向pRRU的上级设备发送上行的数字信号。

可选地，压缩解压模块112，用于对数字信号进行压缩或解压处理。具体的，当数字信号为下行数字信号时，压缩解压模块112对数字信号进行解压处理；当当数字信号为上行数字信号时，压缩解压模块112对数字信号进行压缩处理。

可选地，数字滤波器模块113，用于对数字信号进行滤波处理。

以上对FPGA模块11可能包括的子模块进行了介绍。

下面对收发器模块11的用途，及一种可能的架构进行说明：

收发器模块12，用于对接收到的信号进行转换。进一步的说，当收发器模块12接收到的是FPGA模块11发送的下行数字信号时，收发器模块12会该数字信号转换为模拟信号并发送至射频子系统模块13；同理，当收发器模块12接收到的是射频子系统模块13发送的上行模拟信号时，收发器模块12会该模拟信号转换为数字信号并发送至FPGA模块11。

可选地，收发器模块12，还用于对接收到的数字信号或模拟信号进行校准。例如，收发器模块12具体对接收到的数字信号或模拟信号进行QE C校准和DC校准。

示例性地，如图3所示，由于本申请的pRRU为2T2R模式，因此收发器模块12包括两个收发器：第一收发器121、第二收发器122，以及为了实现信号校准功能，收发器模块12还包括：QEC校准模块123、DC校准模块124。

可选地，第一收发器121和第二收发器122，具体可实现为前述技术名词介绍部分所描述的transceiver芯片。

示例性地，以第一收发器121和第二收发器122实现为transceiver芯片为例，如图4所示，图4为本申请提供的一种通信设备10内部的两tran sceiver芯片之间的电路示意图。

在一种可能的实现方式中，如图5所示，图5为FPGA模块11与第一收发器121和第二收发器122之间的电路布线图。由图5可以看出，FPG A模块11和第一收发器121之间的布线连接，与FPGA模块11和第二收发器122之间的布线连接为轴对称。

可以理解的是，由于第一收发器121和第二收发器122采用的是trans ceiver芯片，该芯片采用LVDS接口，因此采用如图5所示的布线方法，能够保障收发器模块11发送至FPGA模块11的两路信号是对齐的。

具体来说，第一收发器121配合第二收发器122，可共同实现数字信号与模拟信号之间的转换。例如，当收发器模块12接收到的是FPGA模块11发送的下行数字信号时，第一收发器121和第二收发器122能够分别处理一部分数字信号的转换工作，以将下行数字信号转换为下行模拟信号；同理，当收发器模块12接收到的是射频子系统模块13发送的上行模拟信号时，第一收发器121和第二收发器122能够分别处理一部分模拟信号的转换工作，以将上行的模拟信号转换为下行的数字信号。

可选地，QEC校准模块123和DC校准模块124能够在FPGA模块11的控制下，对信号进行QEC校准和DC校准。例如，FPGA模块11内置对应的QEC算法，对模拟信号或数字信号进行校准。需要说明的是，FPGA模块11控制QEC校准模块123和DC校准模块124对模拟信号或数字信号进行校准的流程参见下文结合上行与下行具体进行说明的实施例，此处不再赘述。

以上对收发器模块11一种可能的架构进行了介绍。

下面对射频子系统模块13的用于，及可能包括的子模块进行说明：

射频子系统模块13，用于对接收到的模拟信号发送至其他相应的模块。具体来说，当射频子系统模块13接收到的是收发器模块12发送的下行模拟信号时，射频子系统模块13将该下行模拟信号向射频电线14发送，以使得射频天线14将该模拟信号发出；同理，当射频子系统模块13接收到的是射频天线14发送的上行模拟信号时，射频子系统模块13将该上行模拟信号向收发器模块12发送。

可选地，射频子系统模块13接收到的是收发器模块12发送的下行模拟信号后，还会将下行模拟信号进行功率放大处理，得到功率放大后的下行模拟信号。

示例性地，如图6所示，射频子系统模块13还可以包括功率放大器(poweramplifier，PA)模块131。

可选地，PA模块131，用于对下行的模拟信号进行功率放大处理，得到功率放大后的下行模拟信号。

以上对射频子系统模块13可能包括的子模块进行了介绍。

下面对射频天线14进行说明：

射频天线14，用于接收射频子系统模块13发送的下行模拟信号，并将该信号发出；以及，用于接收其他射频设备发送的上行模拟信号，并将该上行模拟信号向射频子系统模块13发送。

以上对本申请实施例提供的一种通信设备10的架构进行了说明。需要说明的是，本申请中信号的传输过程，涉及下行传输和上行传输。

具体来说，下行传输过程是指，FPGA模块11接收上级设备发送的下行的数字信号并向收发器模块12发送，收发器模块12将接收到的下行的数字信号转换为下行的模拟信号，并向射频子系统模块13发送，射频子系统模块13将接收到的下行的模拟信号进行功率放大处理并向射频天线14发送，射频天线14将功率放大后的模拟信号发出。

以及，上行传输过程是指，射频天线14接收其他射频设备发送的上行的模拟信号，并发送至射频子系统模块13，射频子系统模块13将接收到的上行的模拟信号向收发器模块12发送，收发器模块12将接收到的上行的模拟信号转换为上行的数字信号，并向FPGA模块11发送，FPGA模块11将接收到的上行的数字信号向上级设备发送。

以下针对下行传输过程，对本申请实施例提供的技术方案进行说明：

FPGA模块11用于接收第一下行数字信号，并对第一下行数字信号进行解压和滤波处理，得到第二下行数字信号。其中，第一下行数字信号可来自通信设备10的上级通信设备。

可选地，FPGA模块11包括的子模块CPRI接口模块111，用于接收第一下行数字信号。

可选地，FPGA模块11包括的子模块压缩解压模块112，用于对第一下行数字信号进行解压处理，得到解压后的第一下行数字信号。

可选地，FPGA模块11包括的子模块数字滤波器模块113，用于对解压后的第一下行数字信号进行滤波处理，得到第二下行数字信号。

在此之后，FPGA模块11向收发器模块12发送第二下行数字信号。相应的，收发器模块12用于接收来自FPGA模块11的第二下行数字信号。

收发器模块12用于将接收到的第二下行数字信号转换为下行模拟信号。

在一种可能的实现方式中，第二下行数字信号包括第三下行数字信号和第四下行数字信号。此时，FPGA模块用于向第一收发器发送第三下行数字信号，以及向第二收发器发送第四下行数字信号。

相应的，收发器模块12包括的第一收发器121用于对第三下行数字信号进行转换，得到第一下行模拟子信号；收发器模块12包括的第二收发器122用于对第四下行数字信号进行转换，得到第二下行模拟子信号。

在此之后，收发器模块12还用于根据第一下行模拟子信号和第二下行模拟子信号，确定出下行模拟信号并向射频子系统模块13发送。可以理解的是，下行模拟信号包括一下行模拟子信号和第二下行模拟子信号。

相应的，射频子系统模块13接收来自收发器模块12的下行模拟信号。

可选地，射频子系统模块13包括的子模块PA模块131用于对下行模拟信号进行功率放大处理，得到功率放大后的下行模拟信号。之后，射频子系统模块13向射频电线14发送功率放大后的下行模拟信号。

相应的，射频天线14接收到功率放大后的下行模拟信号后，将该下行模拟信号发出。

基于上述技术方案，本申请中提供的通信设备pRRU能够在下行传输过程中，能够基于CPRI接口接收来自采用其他主流厂商器件的通信设备的下行数字信号，并且对该下行数字信号进行解压、滤波处理；同时，pR RU中采用双transceiver芯片实现2T2R模式，在将该下行数字信号进行转换为下行模拟信号的同时，还会对该下行模拟信号进行校准；最后，射频子系统中的功率放大器会将该下行模拟信号进行放大后发送至射频天线，由射频天下发出。由此，本申请中的通信设备pRRU在下行传输时，能够实现2T2R模式，以低速率接口实现高带宽需求，同时会对下行信号进行滤波、校准、功率放大等处理，提高了pRRU的性能，满足了通信运营商对pRRU的性能要求。

以上对本申请涉及的下行传输过程进行了介绍。

下面针对上行传输过程，对本申请实施例提供的技术方案进行说明：

射频子系统模块13用于接收射频天线14发送的上行模拟信号，并向收发器模块12发送上行模拟信号。

相应的，收发器模块12接收来自射频子系统模块13的上行模拟信号，并对该上行模拟信号进行转换，以得到第一上行数字信号。

在一种可能的实现方式中，上行模拟信号包括第一上行模拟子信号和第二上行模拟子信号。

相应的，收发器模块12包括的第一收发器121用于对第一上行模拟子信号进行转换，得到第三上行数字信号；收发器模块12包括的第二收发器122用于对第二上行模拟子信号进行转换，得到第四上行数字信号。

在此之后，收发器模块12还用于根据第三上行数字信号和第四上行数字信号，确定出第一上行数字信号并向FPGA模块11发送。可以理解的是，第一上行数字信号包括第三上行数字信号和第四上行数字信号。

相应的，FPGA模块11用于接收来自收发器模块12的第一上行数字信号，并对第一上行数字信号进行滤波和压缩处理，得到第二上行数字信号。在此之后，FPGA模块11向通信设备10的上级通信设备发送第二数字信号。

可选地，FPGA模块11包括的子模块数字滤波器模块113，用于对第一上行数字信号进行滤波处理，得到滤波后的第一上行数字信号。

可选地，FPGA模块11包括的子模块压缩解压模块112，用于对滤波后的第一上行数字信号进行解压处理，得到第二上行数字信号。

可选地，FPGA模块11包括的子模块CPRI接口模块111，用于发送第二上行数字信号。

基于上述技术方案，本申请中提供的通信设备pRRU能够在上行传输过程中，射频天线接收到上行模拟信号后，将该上行模拟信号发送至射频子系统，射频子系统将该上行模拟信号发送至采用双transceiver芯片实现2T2R模式的收发器模块；之后，收发器模块将上行模拟信号转换为上行数字信号的同时，由于pRRU中采用双transceiver芯片实现2T2R模式，因此pRRU还会对该上行模拟信号进行校准；最后，pRRU对该下行数字信号进行滤波、压缩处理，并且基于CPRI接口向pRRU的上级通信设备发送上行数字信号。由此，本申请中的通信设备pRRU在上行传输时，能够实现2T2R模式，以低速率接口实现高带宽需求，同时会对上行信号进行滤波、校准、压缩等处理，提高了pRRU的性能，满足了通信运营商对pRRU的性能要求。

以上对本申请涉及的上行传输过程进行了介绍。

下面针对前述上行传输和下行传输过程中，通信设备10中的CPRI接口模块111具体如何实现发送第二上行数字信号和接收第一下行数字信号进行介绍：

作为一种可能的实施例，CPRI接口模块111采用的CPRI接口，为根据开源CPRI IP经优化调整后，实现与采用英特尔、XILINX等主流厂家器件的通信设备的对接，以打通同步面和数据面的交互。

可选地，FPGA模块11还用于根据开源的CPRI IP，控制CPRI接口模块接收第一下行数字信号。

以上对上行传输和下行传输过程中，通信设备10中的CPRI接口模块111具体如何实现发送第二上行数字信号和接收第一下行数字信号进行了说明。

下面针对前述上行传输和下行传输过程中，通信设备10中的压缩解压模块112，具体如何对第一下行数字信号进行解压处理，以及对第二上行数字信号进行压缩处理进行介绍：

需要说明的是，现有的压缩解压过程中，会存在直流信号大，影响整体信号传输性能的问题。因此，本申请提供一种去直流算法，通信设备10中的压缩解压模块112在所采用该去直流算法后，能够确保压缩解压后不产生影响解调的直流信号。

作为一种可能的实施例，去直流算法具体流程如下：

(1)对基带数据正向移频后，压缩至预设位宽，获得压缩后的数据；

(2)将压缩后的数据进行解压缩处理，获得包含直流分量的解压缩数据，其中直流分量位于解压缩数据的零频位置；

(3)将直流分量零频位置反向移频到解压缩数据的信号带宽之外，获得反向移频数据；

(4)将反向移频数据中的直流分量滤除，获得滤除后的数据。

在一种可能的实现方式中，上述去直流算法可预存在FPGA模块11中，此时，FPGA模块11还用于根据预设去直流算法，控制压缩解压模块对第一下行数字信号进行解压处理。

以上对前述上行传输和下行传输过程中，通信设备10中的压缩解压模块112，具体如何对第一下行数字信号进行解压处理，以及对第二上行数字信号进行压缩处理进行了说明。

下面对前述上行传输和下行传输过程中，通信设备10中的数字滤波器模块113，具体如何对解压后的第一下行数字信号进行滤波处理，以及对第一上行数字信号进行滤波处理进行介绍：

需要说明的是，现有采用国产器件的pRRU缺少必须的有限长单位脉冲响应数字滤波器，无法满足通信运营商对pRRU的滤波性能要求。

作为一种可能的实施例，针对上述问题，本申请中的数字滤波器模块113采用类型为频率响应屏蔽(frequency-response-masking，FRM)的数字滤波器对对解压后的第一下行数字信号进行滤波处理，以及对第一上行数字信号进行滤波处理，来满足通信运营商对pRRU的滤波性能要求。

以上对上行传输和下行传输过程中，通信设备10中的数字滤波器模块113，具体如何对解压后的第一下行数字信号进行滤波处理，以及对第一上行数字信号进行滤波处理进行了说明。

作为一种可能的实施例，本申请提供的通信设备10中，FPGA模块11包括与第一收发器121对应的至少一个第一功能引脚，以及与第二收发器122对应的至少一个第二功能引脚。

可选地，第一功能引脚与第二功能引脚的数量相同，且第一功能引脚与第二功能引脚在FPGA模块内部为对称分布。

可选地，FPGA模块11还用于优化FPGA模块11与第一收发器121之间的接口时序。以及，FPGA模块11还用于优化FPGA模块11与第二收发器122之间的接口时序。

由此，本申请中通信设备10能够保证FPGA模块11与第一收发器121、第二收发器122之间数据的相位对齐。

需要说明的是，具体用于优化FPGA模块11与第一收发器121、第二收发器122之间接口时序的算法可存储于FPGA模块11中。具体优化接口时序的算法，本申请对此不做具体限定。

作为一种可能的实施例，本申请提供的通信设备10中，FPGA模块11中还预存有接口数据对齐算法，以对齐FPGA模块11与第一收发器121、第二收发器122的LVDS接口之间的数据。

下面对前述上行传输和下行传输过程中，通信设备10中的QEC校准模块123、DC校准模块124对下行模拟信号进行校准、以及对第一上行数字信号进行校准进行介绍：

作为一种可能的实施例，本申请提供的通信设备10中，QEC校准模块123基于QEC算法对下行模拟信号和第一上行数字信号进行QEC校准，

具体来说，QEC算法利用输出的前一个符号的同相向量和正交向量通过算法得到当前符号的相位失衡误差估计值和增益失衡误差估计值；根据前一个符号的相位补偿系数和所述相位失衡估计值，计算得到当前符号的相位补偿系数；同时根据前一个符号的增益补偿系数和所述增益失衡估计值，计算得到当前符号的增益补偿系数；根据所述相位补偿系数和增益补偿系数，对接收/发送的当前符号的同相向量和正交向量进行补偿，将补偿后的当前符号输出。

此外，DC校准模块124基于均值算法对对下行模拟信号和第一上行数字信号进行DC校准，其目的是为了去直流。

在一种可能的实现方式中，前述QEC算法和均值算法可预存在FPGA模块11中。

此时，FPGA模块11还用于根据预设QEC校准算法，控制QEC校准模块对第一上行数字信号进行QEC校准。以及，PGA模块11还用于根据预设DC校准算法，控制DC校准模块对第一上行数字信号进行DC校准。

示例性地，如图7所示，图7为本申请提供的通信设备10中，QEC校准模块123、DC校准模块124具体如何对信号进行校准的原理示意图。

在图7中，QEC校准模块123基于QEC算法预估ΔA与ΔΦ，由此基于图7示出的电路对信号进行补偿校准。

以上对前述上行传输和下行传输过程中，通信设备10中的QEC校准模块123、DC校准模块124对下行模拟信号进行校准、以及对第一上行数字信号进行校准进行了说明。

作为一种可能的实施例，本申请提供的通信设备10中，PA模块131基于预设栅压控制算法，控制所述PA模块的输出功率。

可选地，预设栅压控制算法可预存在FPGA模块11中。此时，FPGA模块11还用于根据预设栅压控制算法，控制PA模块131的输出功率。

示例性地，结合图1，如图8所示，作为一种可能的实施例，本申请提供的通信设备10中，还包括时钟模块15。

其中，时钟模块15，用于保障FPGA模块11、第一收发器121、第二收发器122之间进行信号交互时的时钟对齐。

作为本申请的一种可能的实施例，如图9所示，图9为本申请实施例提供的一种通信设备性能调优方法的流程示意图，应用于如图1所示的通信设备10的上行传输过程中。该方法具体包括以下步骤：

S901、通信设备接收第一下行数字信号，并根据第一下行数字信号生成第二下行数字信号。

S902、通信设备对第二下行数字信号进行转换，得到下行模拟信号。

S903、通信设备对下行模拟信号进行功率放大处理，得到功率放大后的下行模拟信号。

S904、通信设备向射频天线发送功率放大后的下行模拟信号。

相关描述以及有益效果可参考上述通信设备10在上行传输过程中的介绍，此处不再赘述。

作为本申请的又一种可能的实施例，如图9所示，图9为本申请实施例提供的一种通信设备性能调优方法的流程示意图，应用于如图1所示的通信设备10的上行传输过程中。该方法具体包括以下步骤：

S1001、通信设备接收上行模拟信号。

S1002、通信设备对所述上行模拟信号进行转换，得到第一上行数字信号。

S1003、通信设备对所述第一上行数字信号进行滤波和压缩处理，得到第二上行数字信号。

S1004、通信设备向上级设备发送所述第二上行数字信号。

相关描述以及有益效果可参考上述通信设备10在上行传输过程中的介绍，此处不再赘述。

本申请实施例可以根据上述方法示例对通信设备性能调优装置进行功能模块或者功能单元的划分，例如，可以对应各个功能划分各个功能模块或者功能单元，也可以将两个或两个以上的功能集成在一个处理模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块或者功能单元的形式实现。其中，本申请实施例中对模块或者单元的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。

作为一种可能的实施例，如图11所示，为本申请实施例提供的一种通信设备性能调优装置1100的结构示意图，该装置包括：

通信单元1101，用于接收第一下行数字信号。

处理单元1102，用于根据第一下行数字信号生成第二下行数字信号。

处理单元1102，还用于对第二下行数字信号进行转换，得到下行模拟信号。

处理单元1102，还用于对下行模拟信号进行功率放大处理，得到功率放大后的下行模拟信号。

通信单元1101，还用于向射频天线发送功率放大后的下行模拟信号。

可选地，通信设备性能调优装置1100还可以包括存储单元(图11中以虚线框示出)，该存储单元存储有程序或指令，当处理单元1102执行该程序或指令时，使得通信设备性能调优装置1100可以执行上述方法实施例的通信设备性能调优方法。

此外，图11的通信设备性能调优装置的技术效果可以参考上述实施例的通信设备性能调优方法的技术效果，此处不再赘述。

作为一种可能的实施例，如图12所示，为本申请实施例提供的一种通信设备性能调优装置1200的结构示意图，该装置包括：

通信单元1201，用于接收上行模拟信号。

处理单元1202，对上行模拟信号进行转换，得到第一上行数字信号。

处理单元1202，还用于对第一上行数字信号进行滤波和压缩处理，得到第二上行数字信号。

通信单元1201，还用于向上级设备发送第二上行数字信号。

可选地，通信设备性能调优装置1200还可以包括存储单元(图12中以虚线框示出)，该存储单元存储有程序或指令，当处理单元1202执行该程序或指令时，使得通信设备性能调优装置1200可以执行上述方法实施例所述的通信设备性能调优方法。

此外，图12所述的通信设备性能调优装置的技术效果可以参考上述实施例所述的通信设备性能调优方法的技术效果，此处不再赘述。

示例性地，图13为上述实施例中所涉及的通信设备性能调优装置的又一种可能的结构示意图。如图13所示，通信设备性能调优装置1300包括：处理器1302。

其中，处理器1302，用于对该通信设备性能调优装置的动作进行控制管理，例如，执行上述通信单元1101、处理单元1102、通信单元1201和处理单元1202执行的步骤，和/或用于执行本文所描述的技术方案的其它过程。

上述处理器1302可以是实现或执行结合本申请内容所描述的各种示例性的逻辑方框，模块和电路。该处理器可以是中央处理器，通用处理器，数字信号处理器，专用集成电路，现场可编程门阵列或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。其可以实现或执行结合本申请公开内容所描述的各种示例性的逻辑方框，模块和电路。所述处理器也可以是实现计算功能的组合，例如包含一个或多个微处理器组合，DSP和微处理器的组合等。

可选地，通信设备性能调优装置1300还可以包括通信接口1303、存储器1301和总线1304。其中，通信接口1303用于支持通信设备性能调优装置1300与其他网络实体的通信。存储器1301用于存储该通信设备性能调优装置的程序代码和数据。

其中，存储器1301可以是通信设备性能调优装置中的存储器，该存储器可以包括易失性存储器，例如随机存取存储器；该存储器也可以包括非易失性存储器，例如只读存储器，快闪存储器，硬盘或固态硬盘；该存储器还可以包括上述种类的存储器的组合。

总线1304可以是扩展工业标准结构(Extended Industry Standard Architecture，EISA)总线等。总线1304可以分为地址总线、数据总线、控制总线等。为便于表示，图13中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。

通过以上的实施方式的描述，所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。上述描述的系统，装置和模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

本申请实施例提供一种包含指令的计算机程序产品，当所述计算机程序产品在本申请的电子设备上运行时，使得所述计算机执行上述方法实施例所述的通信设备性能调优方法。

本申请实施例还提供一种计算机可读存储介质，计算机可读存储介质中存储有指令，当计算机执行该指令时，该本申请的电子设备执行上述方法实施例所示的方法流程中通信设备性能调优装置执行的各个步骤。

其中，计算机可读存储介质，例如可以是但不限于电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘。随机存取存储器(Random Access Memory，RAM)、只读存储器(Read-Only Memory，ROM)、可擦式可编程只读存储器(Erasable Programmable Read Only Memory，EPROM)、寄存器、硬盘、光纤、便携式紧凑磁盘只读存储器(Compact Disc Read-On ly Memory，CD-ROM)、光存储器件、磁存储器件、或者上述的人以合适的组合、或者本领域数值的任何其他形式的计算机可读存储介质。一种示例性的存储介质耦合至处理器，从而使处理器能够从该存储介质读取信息，且可向该存储介质写入信息。当然，存储介质也可以是处理器的组成部分。处理器和存储介质可以位于特定用途集成电路(Application Specific Integ rated Circuit，ASIC)中。在本申请实施例中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应该以权利要求的保护范围为准。

Claims (16)

1.一种通信设备，其特征在于，所述通信设备包括：现场可编程逻辑门阵列FPGA模块、收发器模块、射频子系统模块；

所述FPGA模块，用于接收第一下行数字信号；对所述第一下行数字信号进行解压和滤波处理，得到第二下行数字信号；向所述收发器模块发送所述第二下行数字信号；

所述收发器模块，用于接收所述FPGA模块发送的所述下行数字信号；对所述第二下行数字信号进行转换，得到下行模拟信号；向所述射频子系统模块发送所述下行模拟信号；

所述射频子系统模块，用于接收所述收发器模块发送的所述下行模拟信号；对所述下行模拟信号进行功率放大处理，得到功率放大后的下行模拟信号；向射频天线发送所述功率放大后的下行模拟信号；

所述第二下行数字信号包括第三下行数字信号和第四下行数字信号，所述下行模拟信号包括第一下行模拟子信号和第二下行模拟子信号，所述收发器模块包括第一收发器和第二收发器；其中，所述FPGA模块和所述第一收发器之间的布线连接，与所述FPGA模块和所述第二收发器之间的布线连接为轴对称；

所述第一收发器，用于对所述第三下行数字信号进行转换，得到所述第一下行模拟子信号；

所述第二收发器，用于对所述第四下行数字信号进行转换，得到所述第二下行模拟子信号；

所述FPGA模块，具体用于：

向所述第一收发器发送所述第三下行数字信号；

向所述第二收发器发送所述第四下行数字信号；

根据第一预设算法，对所述第三下行数字信号和所述第四下行数字信号进行数据对齐处理；

优化所述FPGA模块与所述第一收发器之间的接口时序；

优化所述FPGA模块与所述第二收发器之间的接口时序；

所述通信设备还包括：时钟模块；

所述时钟模块，用于保障所述FPGA模块、所述第一收发器、所述第二收发器之间进行信号交互时的时钟对齐；

所述FPGA模块包括：CPRI接口模块、压缩解压模块、数字滤波器模块；

所述CPRI接口模块，用于接收所述第一下行数字信号；

所述压缩解压模块，用于对所述第一下行数字信号进行解压处理，得到解压后的第一下行数字信号；

所述数字滤波器模块，用于对所述解压后的第一下行数字信号进行滤波处理，得到所述第二下行数字信号；

所述FPGA模块，具体用于：

根据预设去直流算法，控制所述压缩解压模块对所述第一下行数字信号进行解压处理。

2.根据权利要求1所述的通信设备，其特征在于，所述FPGA模块，具体用于：

根据开源的CPRI IP，控制所述CPRI接口模块接收所述第一下行数字信号。

3.根据权利要求1所述的通信设备，其特征在于，所述数字滤波器模块采用频率响应屏蔽FRM数字滤波器进行所述滤波处理。

4.根据权利要求1所述的通信设备，其特征在于，所述FPGA模块包括与所述第一收发器对应的至少一个第一功能引脚，以及与所述第二收发器对应的至少一个第二功能引脚；

所述第一功能引脚与所述第二功能引脚的数量相同，且所述第一功能引脚与所述第二功能引脚在所述FPGA模块内部为对称分布。

5.根据权利要求4所述的通信设备，其特征在于，所述收发器模块包括：多个QEC校准模块、多个DC校准模块；所述第一收发器包括至少一个QEC校准模块和至少一个DC校准模块，所述第二收发器包括至少一个QEC校准模块和至少一个DC校准模块；

所述QEC校准模块，用于对所述下行模拟信号进行QEC校准；

所述DC校准模块，用于对所述下行模拟信号进行DC校准。

6.根据权利要求5所述的通信设备，其特征在于，所述FPGA模块，具体用于：

根据预设QEC校准算法，控制所述QEC校准模块对所述下行模拟信号进行QEC校准；

根据预设DC校准算法，控制所述DC校准模块对所述下行模拟信号进行DC校准。

7.根据权利要求6所述的通信设备，其特征在于，所述射频子系统模块包括：功率放大器PA模块；

所述PA模块，用于对所述下行模拟信号进行功率放大处理，得到功率放大后的下行模拟信号。

8.根据权利要求7所述的通信设备，其特征在于，所述FPGA模块，具体用于：

根据预设栅压控制算法，控制所述PA模块的输出功率。

9.一种通信设备，其特征在于，所述通信设备包括：FPGA模块、收发器模块、射频子系统模块；

所述射频子系统模块，用于接收射频天线发送的上行模拟信号；向所述收发器模块发送所述上行模拟信号；

所述收发器模块，用于接收所述射频子系统模块发送的所述上行模拟信号；对所述上行模拟信号进行转换，得到第一上行数字信号；向所述FP GA模块发送所述第一上行数字信号；

所述FPGA模块，用于接收所述收发器模块发送的所述第一上行数字信号；对所述第一上行数字信号进行滤波和压缩处理，得到第二上行数字信号；向上级设备发送所述第二上行数字信号；

所述上行模拟信号包括第一上行模拟子信号和第二上行模拟子信号，所述第一上行数字信号包括第三上行数字信号和第四上行数字信号，所述收发器模块包括第一收发器和第二收发器；其中，所述FPGA模块和所述第一收发器之间的布线连接，与所述FPGA模块和所述第二收发器之间的布线连接为轴对称；

所述第一收发器，用于对所述第一上行模拟子信号进行转换，得到所述第三上行数字信号；

所述第二收发器，用于对所述第二上行模拟子信号进行转换，得到所述第四上行数字信号；

所述FPGA模块，具体用于：

接收所述第一收发器发送的所述第三上行数字信号；

接收所述第二收发器发送的所述第四上行数字信号；

根据第一预设算法，对所述第三上行数字信号和所述第四上行数字信号进行数据对齐处理；

优化所述FPGA模块与所述第一收发器之间的接口时序；

优化所述FPGA模块与所述第二收发器之间的接口时序；

所述通信设备还包括：时钟模块；

所述时钟模块，用于保障所述FPGA模块、所述第一收发器、所述第二收发器之间进行信号交互时的时钟对齐；

所述FPGA模块包括：CPRI接口模块、压缩解压模块、数字滤波器模块；

所述数字滤波器模块，用于对所述第一上行数字信号进行滤波处理，得到所述滤波后的第一上行数字信号；

所述压缩解压模块，用于对所述滤波后的第一上行数字信号进行解压处理，得到所述第二上行数字信号；

所述CPRI接口模块，用于发送所述第二上行数字信号；

所述FPGA模块，具体用于：

根据预设去直流算法，控制所述压缩解压模块对所述滤波后的第一下行数字信号进行解压处理。

10.根据权利要求9所述的通信设备，其特征在于，所述FPGA模块，具体用于：

根据开源的CPRI IP，控制所述CPRI接口模块发送所述第二上行数字信号。

11.根据权利要求9所述的通信设备，其特征在于，所述数字滤波器模块采用FRM数字滤波器进行所述滤波处理。

12.根据权利要求9所述的通信设备，其特征在于，所述FPGA模块包括与所述第一收发器对应的至少一个第一功能引脚，以及与所述第二收发器对应的至少一个第二功能引脚；

所述第一功能引脚与所述第二功能引脚的数量相同，且所述第一功能引脚与所述第二功能引脚在所述FPGA模块内部为对称分布。

13.根据权利要求12所述的通信设备，其特征在于，所述收发器模块包括：多个QEC校准模块、多个DC校准模块；所述第一收发器包括至少一个QEC校准模块和至少一个DC校准模块，所述第二收发器包括至少一个QEC校准模块和至少一个DC校准模块；

所述QEC校准模块，用于对所述第一上行数字信号进行QEC校准；

所述DC校准模块，用于对所述第一上行数字信号进行DC校准。

14.根据权利要求13所述的通信设备，其特征在于，所述FPGA模块，具体用于：

根据预设QEC校准算法，控制所述QEC校准模块对所述第一上行数字信号进行QEC校准；

根据预设DC校准算法，控制所述DC校准模块对所述第一上行数字信号进行DC校准。

15.一种通信设备性能调优方法，其特征在于，应用于权利要求1-8任一项所述的通信设备，所述方法包括：

接收第一下行数字信号，并根据所述第一下行数字信号生成第二下行数字信号；

对所述第二下行数字信号进行转换，得到下行模拟信号；

对所述下行模拟信号进行功率放大处理，得到功率放大后的下行模拟信号；

向射频天线发送所述功率放大后的下行模拟信号。

16.一种通信设备性能调优方法，其特征在于，应用于权利要求9-14任一项所述的通信设备，所述方法包括：

接收上行模拟信号；

对所述上行模拟信号进行转换，得到第一上行数字信号；

对所述第一上行数字信号进行滤波和压缩处理，得到第二上行数字信号；

向上级设备发送所述第二上行数字信号。