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CN116247100A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

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CN116247100A
CN116247100A CN202310080937.3A CN202310080937A CN116247100A CN 116247100 A CN116247100 A CN 116247100A CN 202310080937 A CN202310080937 A CN 202310080937A CN 116247100 A CN116247100 A CN 116247100A
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CN
China
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region
doped
implant
channel layer
spacer
Prior art date
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Pending
Application number
CN202310080937.3A
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English (en)
Inventor
林育樟
吴濬宏
陈亮吟
张惠政
杨育佳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
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  • Nanotechnology (AREA)
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Abstract

一种半导体装置及其制造方法，半导体装置的制造方法包含：沉积多层堆叠于半导体基材上，多层堆叠包含交替的多个牺牲层及多个通道层；形成虚设栅极于多层堆叠上；形成第一间隙壁于虚设栅极的侧壁上；进行第一布植工艺，以形成第一掺杂区域，第一布植工艺具有第一布植能量及第一布植剂量；进行第二布植工艺，以形成第二掺杂区域，其中第一掺杂区域及第二掺杂区域是在通道层中，未被第一间隙壁及虚设栅极覆盖的部分，第二布植工艺具有第二布植能量及第二布植剂量，第二布植能量是大于第一布植能量，且第一布植剂量是不同于第二布植剂量。

Description

半导体装置及其制造方法
技术领域
本揭露是有关于一种半导体装置及其制造方法，特别是关于一种可以控制掺质横向散布的半导体装置及其制造方法。
背景技术
半导体装置被使用于各种电子应用中，例如个人计算机、手机、数字相机和其他电子设备。半导体装置一般是通过下述来制作：依序沉积绝缘或介电层、导电层和半导体层的材料于半导体基材上，并使用微影图案化各种材料层，以形成电路组件和元件于其上。
通过持续减少最小特征尺寸，半导体产业不断改善各种电子组件(例如：晶体管、二极管、电阻、电容等)的积成密度，其允许更多的组件整合在一定的面积中。然而，当最小特征尺寸缩减时，应解决所产生的额外问题。
发明内容
根据本揭露的一实施例，一种半导体装置的制造方法包含沉积多层堆叠于半导体基材上，其中多层堆叠包含交替的多个牺牲层与多个通道层；形成虚设栅极于多层堆叠上；形成第一间隙壁于虚设栅极的侧壁上；进行第一布植工艺，以形成第一掺杂区域，其中第一布植工艺具有第一布植能量及第一布植剂量；进行第二布植工艺，以形成第二掺杂区域，其中第一掺杂区域及第二掺杂区域是在通道层的一部分中，此部分是未被第一间隙壁及虚设栅极覆盖，第二布植工艺具有第二布植能量及第二布植剂量，第二布植能量是大于第一布植能量，且第一布植剂量是不同于第二布植剂量；在进行第一布植工艺及第二布植工艺后，形成第二间隙壁于第一间隙壁上；形成第一凹陷于多层堆叠中，其中多层堆叠相邻第二间隙壁；且形成磊晶源极/漏极区域于第一凹陷中。
根据本揭露的一实施例，一种半导体装置的制造方法，包含形成虚设栅极于第一通道层的第一通道区域及第二通道层的第二通道区域上，其中第一通道层及第二通道层是沉积于半导体基材上；形成第一间隙壁于虚设栅极的侧壁上；进行第一布植工艺，以布植掺质于第一通道层中，从而于第一通道区域的多个第一端形成多个第一掺杂部分；进行第二布植工艺，以布植掺质于第二通道层中，从而于第二通道区域的多个第二端形成多个第二掺杂部分，其中在第一布植工艺及第二布植工艺的过程中，虚设栅极及此些第一间隙壁是用以作为布植遮罩，其中每一此些第一掺杂部分及此些第二掺杂部分具有梯度掺杂轮廓；以及在进行第一布植工艺及第二布植工艺后，形成第二间隙壁于第一间隙壁的侧壁上。
根据本揭露的一实施例，半导体装置包含第一通道层、第二通道层、栅极结构、多个源极/漏极区域、多个第一掺杂部分及多个第二掺杂部分，其中第一通道层是在半导体基材上，第二通道层是在第一通道层上，栅极结构环绕第一通道层及第二通道层，此些源极/漏极区域在栅极结构、第一通道层及第二通道层的相对侧，此些第一掺杂部分在此些第一通道层的多个端点，每一此些第一掺杂部分与相邻的源极/漏极区域实体接触，其中每一此些第一掺杂部分的掺杂浓度沿方向降低，且此方向是从相邻的源极/漏极区域延伸，且第二掺杂部分是在该第二通道层的多个端部，每一此些第二掺杂部分是与相邻的源极/漏极区域实体接触，其中每一此些第二掺杂部分的掺杂浓度沿方向降低，此方向是从相邻的源极/漏极区域延伸，且此些第一掺杂部分及此些第二掺杂部分的此掺杂浓度是低于此些源极/漏极区域的此些掺杂浓度。
附图说明
根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征仅作示意的用并非按照比例绘示。事实上，为了清楚讨论，许多特征的尺寸可以经过任意缩放。
图1是绘示根据一些实施例在三维视图中的纳米结构场效晶体管(nano-FETs)的一个例子；
图2、图3、图4、图5、图6A、图6B、图6C、图7A、图7B及图7C是绘示根据本揭露一些实施例的纳米结构场效晶体管的工艺的中间阶段的剖面图；
图8A至图8C是绘示根据本揭露一些实施例的用以引导布植物质或掺质的布植工艺61至63；
图9A、图9B、图9C、图9D、图9E、图9F、图9G、图9H、图9I、图9J、图9K、图9L、图9M、图9N、图9O、图9P、图9Q、图9R、图9S、图9T、图10A、图10B、图10C、图11A、图11B、图11C、图12、图13、图14A、图14B、图14C、图15、图16A、图16B、图16C、图16D、图16E、图16F、图16G、图16H、图16I、图16J、图16K、图16L、图16M、图16N、图16O、图16P、图16Q、图16R、图16S、图16T、图16U、图16V、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22A、图22B、图23A、图23B、图24A及图24B是绘示根据本揭露的一些实施例的纳米结构场效晶体管的工艺的中间阶段的剖面图。
【符号说明】
20:分隔件
42:平面
44:向量
45,46,56,67A,67B,69A,69B,69C:区域
49:抗接面击穿区域
50:基材
50N:n型区域
50P:p型区域
51,51A,51B,51C:第一半导体层
52,52A,52B,52C:第一纳米结构
53,53A,53B,53C:第二半导体层
54:第二纳米结构
54A,54B,54C:通道层
55:纳米结构
57,58,59:掺杂区域
60:通道区域
61,62,63:布植工艺
64:多层堆叠
65A,65B
66:鳍片
68:浅沟渠绝缘区域
70:虚设介电层
71:虚设栅极介电
72:虚设栅极层
74:遮罩层
76:虚设栅极
78:遮罩
81:第一间隙壁
82:第二间隙壁
83:间隙壁
86:第一凹陷
88:侧壁凹陷
90:内间隙壁
91:第一磊晶材料
92:磊晶源极/漏极区域
92A:第一半导体材料层
92B:第二半导体材料层
92C:第三半导体材料层
93:布植工艺
94:接触蚀刻停止层
96:第一层间介电
98:凹陷
102:栅电极
104:栅极遮罩
106:第二层间介电
108,109:开口
110:硅化区
112:源极/漏极接触窗
114:栅极接触窗
120:栅极介电层
213:轴
A-A’,B-B’:剖面
D1,D2,D3,D4,D5,D6:距离
W1:第一宽度
W2:第二宽度
W3:第三宽度
W4:第四宽度
W5:第五宽度
W6:第六宽度
W7:第七宽度
W8:第八宽度
W9:第九宽度
θ1,θ2:倾斜角
具体实施方式
以下揭露内容提供了各种实施例或例示，以实现本揭露内容的不同特征。下文所述的元件与配置的具体例子是用以简化本揭露内容。当可想见，此等叙述仅为例示，其本意并非用于限制本揭露内容。举例而言，在下文的描述中，将第一特征形成于第二特征上或上方，可能包含某些实施例其中所述的第一与第二特征彼此直接接触；亦可能包含某些实施例其中于上述第一与第二特征之间还形成其他特征，而使得第一与第二特征可能没有直接接触。此外，本揭露内容可能会在多个实施例中重复使用元件符号及/或标号。此种重复使用乃是基于简化与清楚的目的，且其本身不代表所讨论的不同实施例及/或组态之间的关系。
再者，在此处可使用空间对应词汇，例如“之下”、“下方”、“低于”、“之上”、“上方”等类似词汇，以方便说明图中所绘示的一元件或特征相应于另一或多个元件或特征之间的关系。此等空间对应词汇其本意除了图中所绘示的位向之外，还涵盖了装置在使用或操作中所处的多种不同位向。可将所述设备放置于其他位向(如：旋转90度或处于其他位向)，并可相应解释本揭露内容使用的空间对应描述。
多种实施例提供性能改善的半导体装置及其制造方法。此半导体装置可为纳米结构场效晶体管[nano structure field-effect transistors，nano-FETs，亦称为纳米片场效晶体管(nanosheet field-effect transistors，NSFETs)、纳米线场效晶体管(nanowirefield-effect transistors，NWFETs)，或栅极全环绕式场效晶体管(gate-all-aroundfield-effect transistors，GAAFETs)]。这些实施例包含用以形成半导体纳米结构在半导体鳍片上的方法，及形成虚设栅极及遮罩于半导体纳米结构及鳍片上的方法。第一间隙壁接着形成在虚设栅极的侧壁及遮罩上。然后，利用调变离子束，以不同布植能量及剂量，对半导体纳米结构进行多个离子布植工艺。接着，沿第一间隙壁的侧壁形成第二间隙壁。凹陷是形成于半导体纳米结构及半导体鳍片中。接续地，未掺杂的硅层是形成于凹陷中，并对硅层进行离子布植工艺，使得硅层具有梯度掺杂轮廓。然后，源极/漏极区域是形成于梯度掺杂硅层上的凹陷中。
于本文揭露的一或多个实施例的有利特征包含控制掺质在不同深度进入半导体结构的通道区域的横向散布的能力，及允许增加掺质进入在第一间隙壁、第二间隙壁及虚设栅极下的通道区域中的横向散布的能力。如此可允许散布的掺质更延伸至半导体结构的通道区域，且造成较短的有效通道长度，从而降低通道电阻(Rch)。其次，在源极/漏极区域下，具有梯度掺杂轮廓的硅层的形成造成源极/漏极区域下减小的电场，并因此造成较低的接面漏电流(Iboff)。再者，此揭露的方法可轻易整合于现存的工艺，并提供以成本较低的手段，来降低接面漏电流及通道电阻。
图1是绘示根据一些实施例在三维视图中的纳米结构场效晶体管的一个例子(如：纳米线场效晶体管、纳米片场效晶体管等)。纳米结构场效晶体管包含纳米结构55(如：纳米片、纳米线或类似物)位于基材50(如：半导体基材)上的鳍片66上，其中纳米结构55做为纳米结构场效晶体管的通道区域。纳米结构55可包含p型纳米结构、n型纳米结构或其组合。浅沟渠绝缘(shallow trenchisolation，STI)68是设置于邻近的鳍片66间，其中鳍片66可自相邻的浅沟渠绝缘区域68突出于浅沟渠绝缘区域68之上。尽管浅沟渠绝缘区域68是被叙述/绘示为与基材50分开，在本文所述的词汇“基材”可单独指半导体基材或半导体基材与浅沟渠绝缘区域的结合。其次，尽管鳍片66的底部分与基材50是被绘示为相连续的单一材料，鳍片66的底部分及/或基材50可包含一个材料或多个材料。在本文中，鳍片66是指邻近的浅沟渠绝缘区域68间延伸的部分。
栅极介电层120是位于鳍片66的顶面上，且沿纳米结构55的顶面、侧壁及底面。栅电极102是在栅极介电层120之上。磊晶源极/漏极区域92是设置于鳍片66上，其中鳍片66是在栅极介电层120及栅电极102的相对侧。
图1绘示用于后续图式的参考剖面。剖面A-A’是沿栅电极102的纵轴，且在例如垂直于以纳米结构场效晶体管的磊晶源极/漏极区域92间的电流的方向中。剖面B-B’是平行于剖面A-A’并延伸穿过多重纳米结构场效晶体管的磊晶源极/漏极区域92。剖面C-C’是垂直于剖面A-A’，并平行于纳米结构场效晶体管的鳍片66的纵轴，且在例如纳米结构场效晶体管的磊晶源极/漏极区域92间的电流方向中。后续的图式参考这些参考剖面，以清楚说明。
在此所讨论的一些实施例是在使用栅极后制工艺(gate-last process)所形成的纳米结构场效晶体管(nanoFETs)的内容中讨论。在其他实施例中，使用栅极先制工艺(gate-first process)。一些实施例亦考虑到用于平面装置的态样，如平面场效晶体管或鳍式场效晶体管(fin field-effect transistors，FinFETs)。
图2至图8A及图9A至图24B是根据本揭露的一些实施例的制造纳米结构场效晶体管的中间阶段的剖面图。图2至图5、6A、图7A、图10A、图11A、图14A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A及图24A是绘示根据图1的参考剖面A-A’。图6B、图7B、图10B、图11B、图14B、图16B及图16C是绘示根据图1的参考剖面B-B’。图6C、图7C、图8A、图9A、图9B、图9C、图9D、图9E、图9F、图9G、图9H、图9I、图9J、图9K、图9L、图9M、图9N、图9O、图9P、图9Q、图9R、图9S、图9T、图10C、图11C、图12、图13、图14C、图15、图16D、图16E、图16F、图16G、图16H、图16I、图16J、图16K、图16L、图16M、图16N、图16O、图16P、图16Q、图16R、图16S、图16T、图16U、图16V、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B是绘示根据图1的参考剖面C-C’。
在图2中，提供基材50。基材50可为半导体基材，如：块体半导体(bulksemiconductor)、绝缘层上半导体(semiconductor-on-insulator，SOI)基材或类似物，其可被掺质(如：以p型或n型掺质)掺杂或未掺杂。基材50可为晶圆，如硅晶圆。通常，绝缘层上半导体基材为绝缘层上形成的一层半导体材料。此绝缘层可例如为埋入氧化(buriedoxide，BOX)层、氧化硅层或类似物。绝缘层是被提供在基材上，典型地为硅或玻璃基材。亦可使用其他材料，例如多层或梯度(gradient)基材。在一些实施例中，基材50的半导体材料可包含硅、锗、化合物半导体、合金半导体、或前述的组合，其中此化合物半导体包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟，而此合金半导体包含硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化铟镓、磷化铟镓、及/或磷砷化铟镓或其组合。
基材50具有n型区域50N和p型区域50P。n型区域50N能被用以形成n型装置，如：n型金属-氧化物-半导体(N-metal-oxide-semiconductor，NMOS)晶体管，例如：n型纳米结构场效晶体管，且p型区域50P能被用以形成p型装置，如：p型金属-氧化物-半导体(P-metal-oxide-semiconductor，PMOS)晶体管，例如p型纳米结构场效晶体管。n型区域50N可与p型区域50P实体分开(如：分隔件20所示)，且任何数目的装置特征(如：其他主动装置、掺杂区域、隔离结构等)亦可被设置在n型区域50N和p型区域50P之间。虽然仅绘示一个n型区域50N和一个p型区域50P，但任何数目的n型区域50N和p型区域50P亦可被提供。
基材50可被p型或n型杂质轻掺杂。抗接面击穿(anti-punch-through，APT)布植可进行于基材50的上部分，以形成抗接面击穿区域49。在抗接面击穿的离子布植的过程中，掺质可布植于n型区域50N及p型区域50P中。掺质的导电型可与源极/漏极区域的导电型相反，以形成于n型区域50N及p型区域50P的每一者。抗接面击穿区域49可延伸在后续形成于纳米结构场效晶体管中的源极/漏极区域之下，其中源极/漏极区域将在后续工艺中产生，。在一些实施例中，抗接面击穿区域49中的掺杂浓度的范围可为约1x1018原子/cm3至约1x1019原子/cm3。为了简化及易读，抗接面击穿区域49可不绘示于每个后续的图式中。
其次，于图2中，多层堆叠64是形成于基材50上。多层堆叠64包含第一半导体层51A至51C(合称为第一半导体层51)及第二半导体53A至53C(合称为第二半导体层53)的交错层。为了说明的目的并如以下较详细的讨论，将移除第一半导体层(亦称为牺牲层)51A、51B及51C，并图案化第二半导体层(亦称为通道层)53A、53B及53C，以形成纳米结构场效晶体管的通道区域于n型区域50N及p型区域50P。然而，在一些实施例中，可移除第一半导体层51A、51B及51C，并图案化第二半导体层53A、53B及53C，以于n型区域50N中形成纳米结构场效晶体管的通道区域，且可移除第二半导体层53A、53B及53C，并图案化第一半导体层51A、51B及51C，以于p型区域50P中形成纳米结构场效晶体管的通道区域。在一些实施例中，可移除第二半导体层53A、53B及53C，并图案化第一半导体层51A、51B及51C，以于n型区域50N中形成纳米结构场效晶体管的通道区域，且可移除第一半导体层51A、51B及51C，并图案化第二半导体层53A、53B及53C，以于p型区域50P中形成纳米结构场效晶体管的通道区域。在一些实施例中，可移除第二半导体层53A、53B及53C，并可图案化第一半导体层51A、51B及51C，以形成纳米结构场效晶体管的通道区域于n型区域50N及p型区域50P两者中。
仅为了说明的目的，多层堆叠64是绘制为包含三层第一半导体层51及三层第二半导体层53。在一些实施例中，多层堆叠64可包含二个或多个第一半导体层51及二个或多个第二半导体层53。可使用如化学气相沉积(chemical vapor deposition，CVD)、原子层沉积(atomic layer deposition，ALD)、气相磊晶(vapor phase epitaxy，VPE)、分子束磊晶(MBE)或类似方法的工艺，来磊晶成长多层堆叠64的每一层。在多个实施例中，第一半导体层51可由适合p型纳米结构场效晶体管的第一半导体材料形成，如：硅锗或类似物，且第二半导体层53可由适合n型纳米结构场效晶体管的第二半导体材料形成，如：硅、碳化硅或类似物。仅为了说明的目的，多层堆叠64是绘示为具有适合p型纳米结构场效晶体管的最低的半导体层。在一些实施例中，可形成多层堆叠64，故最低层是适合n型纳米结构场效晶体管的半导体层。
第一半导体材料及第二半导体材料可为对彼此具有高蚀刻选择性的材料。举例而言，可移除第一半导体材料的第一半导体层51，而不显著地移除第二半导体材料的第二半导体层53，借以允许第二半导体层53A、53B及53C被图案化，以形成纳米结构场效晶体管的通道区域。相同地，在移除第二半导体层53并图案化第一半导体层51A、51B及51C，以形成通道区域的实施例中，可移除第二半导体材料的第二半导体53，而不显著地移除第一半导体材料的第一半导体层51，从而允许第一半导体层51A、51B及51C图案化，以形成纳米结构场效晶体管的通道区域。
现请参照图3，根据一些实施例，鳍片66是形成于基材50中，且纳米结构55是形成于多层堆叠64。在一些实施例中，通过于多层堆叠64及基材50中蚀刻沟渠，纳米结构55及鳍片66可分别形成于多层堆叠64及基材50中。此蚀刻可为任何可接受的蚀刻工艺，如：活性离子蚀刻(reactive ion etch，RIE)、中性粒子束蚀刻(neutral beam etch，NBE)、类似工艺或其组合。此蚀刻可为非等向性的。通过蚀刻多层堆叠64形成纳米结构55，可进一步自第一半导体层51定义第一纳米结构52A至52C(合成为第一纳米结构52)并自第二半导体层53定义第二纳米结构54A至54C(合成为第二纳米结构54)。第一纳米结构52及第二纳米结构54可被合称为纳米结构55。在一实施例中，从纳米结构55的最顶面(例如：第二纳米结构54C的最顶面)至纳米结构55的最底面(例如：第一纳米结构52A的最底面)的高度H1可为40nm至60nm。
可使用任何适合的方法，来图案化鳍片66及纳米结构55。举例而言，可通过一或多微影技术(包含双重图案或多重图案工艺)，来图案化鳍片66及纳米结构55。一般而言，双重图案或多重图案工艺结合微影及自我对准工艺，而允许图案被制成具有如小于其他使用单一直接的光学微影工艺可获得的间距。举例而言，在一实施例中，牺牲层是形成于基材上，并使用光学微影工艺图案化。间隙壁是利用自我对准工艺形成于图案化的牺牲层旁边。接着，移除牺牲层，且其余之间隙壁可被用来图案化鳍片66。
为了绘示说明的目的，图3绘示在n型区域50N及p型区域50P中的鳍片66为具有实质相等的宽度。在一些实施例中，在n型区域50N的鳍片66的宽度可为大于或小于在p型区域50P的鳍片66的宽度。其次，虽然每一个鳍片66及纳米结构55是绘示成从头到尾具有一致的宽度，但其他实施例中，鳍片66及/或纳米结构55可具有锥形侧壁，使得每一个鳍片66及/或纳米结构55的宽度朝基材50的方向持续增加。在这样的实施例中，每一个纳米结构55可具有不同的宽度，并为梯形。
在图4中，浅沟渠绝缘区域68是形成于邻近鳍片66。可通过沉积绝缘材料于基材50、鳍片66、纳米结构55上及相邻的鳍片66间，来形成浅沟渠绝缘区域68。此绝缘材料可例如氧化物(如：氧化硅)、氮化硅、类似物或其组合所形成，且可例如通过高密度电浆化学气相沉积(high-density plasma CVD，HDP-CVD)、可流动化学气相沉积(flowable CVD，FCVD)、类似方法或组合所形成。亦可使用任何可接受的工艺所形成的其他绝缘材料。在所绘示的实施例中，绝缘材料是通过可流动化学气相沉积工艺所形成的氧化硅。一旦绝缘材料形成，可进行退火工艺。在一实施例中，形成绝缘材料，以使多余的绝缘材料覆盖纳米结构55。虽然绝缘材料是绘示成单一层，但在一些实施例中，可使用多重层。举例而言，在一些实施例中，可先沿基材50、鳍片66及纳米结构55的表面形成衬垫(未分开绘示)。接着，可形成如上所述的填充材料于衬垫上。
接着，应用移除工艺于绝缘材料上，以移除纳米结构55上多余的绝缘材料。在一些实施例中，可使用平坦化工艺[如：化学机械研磨(chemical mechanical polish，CMP)工艺、回蚀工艺、其组合或类似方法。平坦化工艺暴露出纳米结构55，使得在平坦化工艺完成后，纳米结构55及绝缘材料的顶面为平整的。
然后，凹陷绝缘材料，以形成浅沟渠绝缘区域68。绝缘材料被凹陷，使得在n型区域50N及p型区域50P的鳍片66的上部分自邻近的浅沟渠绝缘区域68间突出。其次，浅沟渠绝缘区域68的顶面可具有如所绘示的平整面、凸面、凹面(如：碟状)或其组合。可通过适合的蚀刻，浅沟渠绝缘区域68的顶面可形成为平的、凸的及/或凹的。可利用可接受的蚀刻工艺来凹陷浅沟渠绝缘区域68，如对绝缘材料具选择性的蚀刻工艺(如：蚀刻绝缘材料的速率大于蚀刻鳍片66及纳米结构55的速率)。举例而言，利用如稀释的氢氟酸(dilutedhydrofluoric acid，dHF)移除氧化物。
上述关于图2至图4所讨论的工艺仅为如何形成鳍片66及纳米结构55的一个例子。在一些实施例中，可使用遮罩及磊晶成长工艺来形成鳍片66及/或纳米结构55。举例而言，可形成介电层于基材50的顶面上，并蚀刻沟渠而穿过介电层，以暴露出下方的的基材50。可磊晶成长磊晶结构于沟渠中，且可凹陷介电层，使得磊晶结构自介电层中突出，而形成鳍片66及/或纳米结构55。磊晶结构可包含以上所讨论的交替的半导体材料，如：第一半导体材料及第二半导体材料。在磊晶成长磊晶结构的一些实施例中，磊晶成长的材料可在成长期间被原位掺杂，其可排除先前及/或后续的布植，虽然原位及布植掺杂可被同时使用。
额外地，仅为了绘示说明的目的，第一半导体层51(及所形成的第一纳米结构52)及第二半导体层53(及所形成的第二纳米结构54)在此被阐述和讨论为包含相同材料于p型区域50P及n型区域50N中。因此，在一些实施例中，第一半导体层51及第二半导体层53的一者或两者均可为不同材料，或以不同次序形成于p型区域50P及n型区域50N中。
再者，在图4中，可形成适合的多个井(未分开绘示)于鳍片66、纳米结构55及/或浅沟渠绝缘区域68中。在具有井型式的一些实施例中，可通过利用光阻或其他遮罩(未分别绘示)来达成对n型区域50N及p型区域50P的不同布植步骤。举例而言，可形成光阻于n型区域50N及p型区域50P中的鳍片66及浅沟渠绝缘区域68上。图案化光阻，以暴露出p型区域50P。可通过使用旋转(spin-on)技术来形成光阻，并使用可接受的光学微影技术来图案化光阻。一旦光阻被图案化，进行n型杂质的布植于p型区域50P中，且光阻可做为遮罩，以实质避免n型杂质被布植在n型区域50N中。n型杂质可为磷、砷、锑或类似物，且布植于区域的浓度的范围实质是约1013原子/cm3至约1014原子/cm3。在布植后，可例如通过可接受的灰化工艺来移除光阻。
在p型区域50P的布植之前或之后，光阻或其他遮罩(未分开绘示)是形成于p型区域50P及n型区域50N中的鳍片66、纳米结构55及浅沟渠绝缘区域68上。图案化光阻，以暴露出n型区域50N。可通过使用旋转技术来形成光阻，并使用可接受的光学微影技术来图案化光阻。一旦光阻被图案化，进行p型杂质的布植于n型区域50N，且光阻可做为遮罩，以实质避免p型杂质被布植在p型区域50P中。p型杂质可例如为硼、氟化硼、铟或类似物，且其布植于区域的浓度的范围实质是约1013原子/cm3至约1014原子/cm3。在布植后，可例如以可接受的灰化工艺来移除光阻。
在n型区域50N及p型区域50P的布植后，可进行退火，以修复布植损坏，并活化所布植的p型及/或n型杂质。在一些实施例中，在成长时，磊晶鳍片的成长材料可被原位掺杂，以排除布植，虽然原位及布植掺杂可被同时使用。
在图5中，形成虚设介电层70于鳍片66及/或纳米结构55上。虚设介电层70可例如为氧化硅、氮化硅、其组合或类似物，且可根据可接受的技术被沉积或热成长。形成虚设栅极层72于虚设介电层70上，并形成遮罩层74于虚设栅极层72上。虚设栅极层72可被沉积于虚设介电层70上并被平坦化(如：通过化学机械研磨)。遮罩层74可被沉积在虚设栅极层72上。虚设栅极层72可为导电材料或非导电材料，且可选自于由包含非晶硅、多晶硅(polycrystalline-silicon，polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物及金属的族群。可通过物理气相沉积(physical vapor deposition，PVD)、化学气相沉积、溅镀沉积或用以沉积被选择的材料的其他技术来沉积虚设栅极层72。虚设栅极层72可由其他材料制得，此材料对隔离区的蚀刻具有高蚀刻选择性。遮罩层74可例如包含氮化硅、氮氧化硅或类似物。在此例子中，单层的虚设栅极层72及单层的遮罩层74是跨越n型区域50N及p型区域50P而形成。值得注意的是，仅为了绘示说明的目的，虚设介电层70被绘示为只覆盖鳍片66及纳米结构55。在一些实施例中，可沉积虚设介电层70，使得虚设介电层70覆盖浅沟渠绝缘区域68，并使得虚设介电层70延伸在虚设栅极层72及浅沟渠绝缘区域68间。
图6A至图24B是绘示实施例装置的制造的各种额外步骤。图6A至图24B是绘示n型区域50N或p型区域50P中的特征。在图6A至图6C，可使用可接受的光学微影及蚀刻技术图案化遮罩层74(请参见图5)，以形成遮罩78。接着，遮罩78的图案可被转移至虚设栅极层72及虚设介电层70上，以分别形成虚设栅极76及虚设栅极介电71。虚设栅极76覆盖鳍片66及/或纳米结构55各自的通道区域60。遮罩78的图案可被用以自相邻的虚设栅极76中实体分开每一个虚设栅极76。虚设栅极76亦可具有实质垂直于各自的鳍片66的纵长方向的一纵长方向。
图7A至图7C中，通过沉积第一间隙壁层于图6A至图6C所绘示的结构，来形成第一间隙壁81，并于后续图案化的第一间隙壁层。第一间隙壁层是形成于浅沟渠绝缘区域68的顶面上、鳍片66、纳米结构55及遮罩78的顶面及侧壁上，以及虚设栅极76及虚设栅极介电71的侧壁上，且可使用通过热氧化或化学气相沉积、原子层沉积的沉积或类似方法所形成的氧化硅、氮化硅、氮氧化硅或类似物，来形成此第一间隙壁层。接着，蚀刻第一间隙壁层，以形成第一间隙壁81。如将在以下被更详细的讨论，第一间隙壁81及第二间隙壁82(后续绘示于图10A至图10C)是用于后续形成源极/漏极区的自对准，并用于在后续工艺期间保护鳍片66及/或纳米结构55的侧壁。可使用适合的蚀刻工艺来蚀刻第一间隙壁层，如：等向蚀刻工艺(例如：湿式蚀刻工艺)、非等向蚀刻工艺(例如：干式蚀刻工艺)或类似工艺。在一实施例中，第一间隙壁81的厚度T1的范围实质为3nm至5nm。
在图8A中，多个布植工艺61至63是进行于纳米结构55及/或鳍片66，以将掺质导入纳米结构55及/或鳍片66的暴露区(如：未被第一间隙壁81、虚设栅极76及遮罩78覆盖的区域)。在一些实施例中，第一间隙壁81、虚设栅极76及遮罩78是用做为布植遮罩于布植工艺61至63的过程中。多个布植工艺61至63是用以将掺质导入纳米结构55及/或鳍片66的不同深度，并可利用高电流离子布植机或其类似物进行。如图8B所示，布植工艺61至63可以相对于轴213的倾斜角θ1来导引布植物质(或掺质)，其中轴213是垂直于基材50(如：晶圆)的主表面。在一些实施例中，倾斜角θ1可为0°至30°。如图8C所示，布植工艺61至63可以扭转(或旋转)角θ2来导引布植物质(或掺质)，其中扭转角θ2具体是指晶圆缺角或平面42(如：当基材50是晶圆)及向量44之间的角度，且向量44是通过将离子束的方向向量投影在晶圆上所形成。在一些实施例中，扭转/旋转角θ2可为0°至360°。
可进行布植工艺61至63，使得布植物质(掺质)是利用离子束传送于每一个布植工艺61至63，其中此离子束具有不同的布植能量，且具有不同的布植剂量。每一个布植工艺61至63可将掺质导入纳米结构55及/或鳍片66的选择深度。举例而言，在一实施例中，利用第一布植能量，布植工艺61可导入掺质于第二纳米结构54B/54C及第一纳米结构52C，以形成掺杂区域57。在一实施例中，利用第二布植能量，布植工艺62可导入掺质于第二纳米结构54A/54B及第一纳米结构52B，以形成掺杂区域58。掺杂区域58较掺杂区域57低。在一实施例中，利用第三布植能量，布植工艺63可导入掺质至第二纳米结构54A、第一纳米结构52A及鳍片66，以形成掺杂区域59。掺杂区域59较掺杂区域58低。在一实施例中，第三布植能量是大于第一布植能量及第二布植能量，且布植工艺62的第二布植能量是大于布植工艺61的第一布植能量。以这种方式，布植能量较大的布植工艺允许掺质被导入于纳米结构55及/或鳍片66中较大的深度。可以任何顺序进行布植工艺61至63，且可进行布植工艺61至63来导入掺质于纳米结构55及/或鳍片66中如图8A所示的深度。虽然图8A绘示三个布植工艺61至63，可进行两个或多个布植工艺于纳米结构55及/或鳍片66上。虽然图8A所示的掺杂区域57、58及59是互相重叠，在一些实施例中，没有一个掺杂区域57、58及59互相重叠。在一实施例中，每一个掺杂区域57、58及59可具有梯度掺杂轮廓，使得掺质的浓度是从每一个掺杂区域57、58及59的最顶点朝基材50的方向降低。在一实施例中，可调变布植能量及布植剂量(接续于图9B说明)，使得掺杂区域57、58及59(包含掺杂区域57、58及59的重叠部分)具有实质均匀的掺杂浓度。
布植物质可包含由砷(As)、磷(P)、锑(Sb)、二氟化硼(BF2)、硼(B)、其组合或类似物形成的离子。在一实施例中，布植工艺61至63导入衍生自砷(As)及/或磷(P)的离子于n型区域50N中的纳米结构55及/或鳍片66，如：n型金属-氧化物-半导体区域。在一实施例中，布植工艺61至63导入衍生自锑(Sb)、二氟化硼(BF2)及/或硼(B)的离子于p型区域50P中的纳米结构55及/或鳍片66，如：p型金属-氧化物-半导体区域。在这个方法中，n型区域50N中的纳米结构55及/或鳍片66(如：n型金属-氧化物-半导体区域)及/或p型区域50P中的纳米结构55及/或鳍片66(如：p型金属-氧化物-半导体区域)可掺杂砷(As)、磷(P)、锑(Sb)、二氟化硼(BF2)、硼(B)、其组合或类似物。布植物质可利用离子束传送，使得在布植工艺61至63后，布植在纳米结构55及/或鳍片66中的掺质的掺杂浓度的范围实质是1x1017原子/cm3至1x1021原子/cm3。
在一实施例中，布植工艺61至63是进行在-60℃至450℃的温度。在一实施例中，当布植物质包含由砷(As)形成的离子，可利用能量实质为3keV至60keV的离子束来传送布植物质。在一实施例中，当布植物质包含由磷(P)形成的离子，可利用能量实质为2keV至35keV的离子束来传送布植物质。在一实施例中，当布植物质包含由锑(Sb)形成的离子，可利用能量为8keV至80keV的离子束来传送布植物质。在一实施例中，当布植物质包含由二氟化硼(BF2)形成的离子，可利用能量为3keV至46keV的离子束来传送布植物质。在一实施例中，当布植物质包含由硼(B)形成的离子，可利用能量为1keV至12keV的离子束来传送布植物质。在一实施例中，可利用剂量的范围为1x1014原子/cm2至1x1016原子/cm2的离子束来传送布植物质(掺质)。
在一实施例中，在第一间隙壁81形成前，且第二间隙壁82形成前(后续示于图10A至图10C)，亦可进行用于轻布植源极/漏极区域(未分开绘示)的布植。在具有不同装置类型的实施例中，与图4所述的布植相同，可在曝光p型区域50P时，形成遮罩(如：光阻)于n型区域50N上，且可布植适合的种类(如：p型)的杂质于p型区域50P中被暴露出的鳍片66及纳米结构55中。接着，可移除遮罩。接下来，可在曝光n型区域50N时，形成遮罩(如：光阻)于p型区域50P之上，且可布植适合的种类(如：n型)的杂质于n型区域中被暴露出的鳍片66及纳米结构55中。接着，可移除遮罩。n型杂质可为前述任何的n型杂质，且p型杂质可例如为前述任何的p型杂质。轻微掺杂的源极/漏极区域的杂质浓度的范围可实质例如为约1x1019原子/cm3。可进行退火来修复布植损害并活化被布植的杂质。
图9A绘示布植工艺61至63进行后，掺质从掺杂区域57、58及59而平行于基材50的顶面的移动(又称为横向散布)。布植工艺61至63进行后，所导入的掺质的横向散布(亦称为迁移)发生于第一纳米结构52A至52C、第二纳米结构54A至54C及鳍片66。举例而言，在布植工艺61至63后，发生掺质自掺杂区域57、58及59向外的扩散，使得横向散布分别发生于第二纳米结构54C、第二纳米结构54B、第二纳米结构54A及鳍片66的区域65A、67A、69A及69C。横向散布亦可分别发生于第一纳米结构52C、第一纳米结构52B及第一纳米结构52A的区域65B、67B及69B。区域65A是接着形成于第二纳米结构54C(亦称为通道层54C)的通道区域60的端部。区域65A可相邻掺杂区域57。区域67A是形成于第二纳米结构54B(亦称为通道层54B)的通道区域60的端部。区域67A可相邻掺杂区域58。区域69A是形成于第二纳米结构54A(亦称为通道层54A)的通道区域60的端部。区域69A可相邻掺杂区域59。
图9B是绘示图9A的区域45的详细视图。图9B绘示先前分别绘示于图9A的第二纳米结构54C、54B及54A的区域65A、67A及69A中的横向散布。图9B亦绘示先前分别绘示于图9A的第一纳米结构52C、52B及52A的区域65B、67B及69B的横向散布。后续的图中不标记区域65B、67B及69B。在第一间隙壁81、遮罩78及虚设栅极76下，区域65A及65B中的横向散布可分别延伸距离D1及D2，使得每一个区域65A具有第一宽度W1，且每一个区域65B具有第二宽度W2。在第一间隙壁81、遮罩78及虚设栅极76下，区域67A及67B中的横向散布可分别延伸距离D3及D4，使得每一区域67A具有第三宽度W3，且每一区域67B具有第四宽度W4。在第一间隙壁81、遮罩78及虚设栅极76下，区域69A及69B中的横向散布可分别延伸距离D5及D6，使得每一区域69A具有第五宽度W5，且每一区域69B具有第六宽度W6。在一实施例中，第二纳米结构54C在区域65A之间且在虚设栅极76下的部分可具有第七宽度W7。在一实施例中，第二纳米结构54B在区域67A之间且在虚设栅极76下的部分可具有第八宽度W8。在一实施例中，第二纳米结构54A区域69A之间且在虚设栅极76下的部分可具有第九宽度W9。横向散布的量及区域65A及65B的距离D1及D2取决于布植工艺61期间使用的布植剂量。横向散布的量及区域67A及67B的距离D3及D4取决于布植工艺63期间使用的布植的剂量。横向散布的量及区域67A及67B的距离D5及D6取决于布植工艺63期间使用的布植剂量。每一个布植工艺61至63使用的布植剂量越多，横向散布的强度越大，从而造成对应的距离D1至D6越大。在一实施例中，布植工艺61至63期间使用的布植剂量的范围可实质为1x1014原子/cm2至1x1016原子/cm2。
复请参阅图9B，区域65A的距离D1、区域67A的距离D3及区域69A的距离D5可为相等(在工艺变化中)。相同地，区域65B的距离D2、区域67B的距离D4及区域69B的距离D6可为相等(在工艺变化中)。此可通过利用第一布植剂量进行布植工艺61，利用第二布植剂量进行布植工艺62，利用第三布植剂量进行布植工艺63达成，其中第一布植剂量、第二布植剂量及第三布植剂量是相等。在一实施例中，一或多个距离D1至距离D6可与其他距离D1至距离D6不相等。在其他实施例中，所有的距离D1至距离D6可互不相同。在第一纳米结构52及第二纳米结构54不包含相同材料的实施例中，因为不同的材料的横向散布的速率，尽管皆以一所选择的布植剂量对材料进行布植工艺，距离D1与距离D2可不相同，距离D3与D4可不相同，且距离D5与距离D6可不相同。在一实施例中，区域65A、65B、67A、67B、69A、69B及69C的掺杂浓度的范围实质为1x1018原子/cm3至1x1020原子/cm3。每一个区域65A、65B、67A、67B、69A、69B及69C可具有梯度掺杂轮廓，使得从掺杂区域57的中心延伸至相邻于掺杂区域57的通道区域60的方向，区域65A及65B的掺杂浓度增加。其次，区域67A及67B的掺杂浓度是以一方向降低，其中此方向是从掺杂区域58的中心延伸至相邻于掺杂区域58的通道区域60，且区域69A、69B及69C的掺杂浓度是以一方向降低，其中此方向是从掺杂区域59的中心朝相邻于掺杂区域59的通道区域60。
通过利用具有不同布植能量及布植剂量的布植工艺61至63，掺质可以所控制的方式导入纳米结构55及/或鳍片66，以达到不同的掺质及横向散布轮廓。布植能量较大的布植工艺允许掺质被导入纳米结构55及/或鳍片66的较大的深度。布植工艺使用的布植剂量越多，横向散布的强度越大，导致较大的距离D1至D6，其中距离D1至D6相应横向散布。
图9C至图9T是绘示依据各种实施例的装置。除另有规定外，相同标号代表图1至图9B所示的实施例的以相同工艺形成的相同元件。因此，工艺步骤及其可接受的材料于此不再赘述。
图9C绘示根据一些实施例中，布植工艺61至63进行后，图9B的区域46。在图9C中，区域65A的距离D1是小于区域67A的距离D3，且区域67A的距离D3是小于区域69A的距离D5。此可通过利用第一布植剂量进行布植工艺61，利用第二布植剂量进行布植工艺62，利用第三布植剂量进行布植工艺63来达成。第一布植剂量是小于第二布植剂量，且第二布植剂量是小于及第三布植剂量。因此，第七宽度W7是大于第八宽度W8，且第八宽度W8是大于第九宽度W9。
图9D绘示根据一些实施例中，布植工艺61至63进行后，图9B的区域46。在图9D中，区域65A的距离D1是大于区域67A的距离D3，且区域67A的距离D3是大于区域69A的距离D5。此可通过利用第一布植剂量进行布植工艺61，利用第二布植剂量进行布植工艺62，利用第三布植剂量进行布植工艺63来达成。第一布植剂量是大于第二布植剂量，且第二布植剂量是大于及第三布植剂量。因此，第七宽度W7是小于第八宽度W8，且第八宽度W8是小于第九宽度W9。
图9E绘示根据一些实施例中，布植工艺61至63进行后，图9B的区域46。在图9E中，区域65A的距离D1是大于区域69A的距离D5，且区域65A的距离D1是小于区域67A的距离D3。此可通过利用第一布植剂量进行布植工艺61，利用第二布植剂量进行布植工艺62，利用第三布植剂量进行布植工艺63来达成，其中第一布植剂量是大于第三布植剂量，且第一布植剂量是小于及第二布植剂量。因此，第七宽度W7是小于第九宽度W9，且第八宽度W8是小于第七宽度W7。在一实施例中，区域65A的距离D1是小于区域69A的距离D5，且区域69A的距离D5是小于区域67A的距离D3。此可通过利用第一布植剂量进行布植工艺61，利用第二布植剂量进行布植工艺62，利用第三布植剂量进行布植工艺63来达成，其中第一布植剂量是小于第三布植剂量，且第三布植剂量是小于及第二布植剂量。因此，第七宽度W7是大于第九宽度W9，且第九宽度W9是小于第八宽度W8。
图9F绘示根据一些实施例中，布植工艺61至63进行后，图9B的区域46。在图9F中，区域65A的距离D1是等于区域67A的距离D3，且区域67A的距离D3是等于区域69A的距离D5。此可通过利用第一布植剂量进行布植工艺61，利用第二布植剂量进行布植工艺62，利用第三布植剂量进行布植工艺63来达成，其中第一布植剂量是等于第二布植剂量，且第二布植剂量是等于及第三布植剂量。因此，第七宽度W7、第八宽度W8及第九宽度W9是相等。
图9G绘示根据一些实施例中，布植工艺61至63进行后，图9B的区域46。在图9G中，区域67A的距离D3是小于区域65A的距离D1，且区域65A的距离D1是小于区域69A的距离D5。此可通过利用第一布植剂量进行布植工艺61，利用第二布植剂量进行布植工艺62，利用第三布植剂量进行布植工艺63来达成，其中第一布植剂量是大于第二布植剂量，且第一布植剂量是小于及第三布植剂量。因此，第七宽度W7是大于第九宽度W9，且第七宽度W7是小于第八宽度W8。在一实施例中，区域67A的距离D3是小于区域69A的距离D5，且区域69A的距离D5是小于区域65A的距离D1。此可通过利用第一布植剂量进行布植工艺61，利用第二布植剂量进行布植工艺62，并利用第三布植剂量进行布植工艺63来达成，其中第二布植剂量是小于第三布植剂量，且第三布植剂量是小于第一布植剂量。因此，第八宽度W8是大于第九宽度W9，且第九宽度W9是大于第七宽度W。在一实施例中，区域67A的距离D3是小于区域69A的距离D5，且区域69A的距离D5是小于区域65A的距离D1。此可通过利用第一布植剂量进行布植工艺61，利用第二布植剂量进行布植工艺62，并利用第三布植剂量进行布植工艺63来达成，其中第二布植剂量是小于第三布植剂量，且第三布植剂量是小于第一布植剂量。因此，第八宽度W8是大于第九宽度W9，且第九宽度W9是大于第七宽度W7。
图9H绘示根据一些实施例中，布植工艺61至63进行后，图9B的区域46。在图9H中，区域65A的距离D1是等于区域67A的距离D3，且区域67A的距离D3及区域65A的距离D1是小于区域69A的距离D5。此可通过利用第一布植剂量进行布植工艺61，利用第二布植剂量进行布植工艺62，并利用第三布植剂量进行布植工艺63来达成，其中第一布植剂量是等于第二布植剂量，且第二布植剂量及第一布植剂量是小于第三布植剂量。因此，第七宽度W7及第八宽度W8是相等，且第七宽度W7及第八宽度W8是大于第九宽度W9。
图9I绘示根据一些实施例中，布植工艺61至63进行后，图9B的区域46。在图9I中，区域67A的距离D3是等于区域69A的距离D5，且区域67A的距离D3及区域69A的距离D5是小于区域65A的距离D1。此可通过利用第一布植剂量进行布植工艺61，利用第二布植剂量进行布植工艺62，并利用第三布植剂量进行布植工艺63来达成，其中第二布植剂量是等于第三布植剂量，且第二布植剂量及第三布植剂量是小于第一布植剂量。因此，第八宽度W8及第九宽度W9是相等，且第八宽度W8及第九宽度W9是大于第七宽度W7。
图9J绘示根据一些实施例中，布植工艺61至63进行后，图9B的区域46。在图9J中，区域65A的距离D1是等于区域67A的距离D3，且区域65A的距离D1及区域67A的距离D3是大于区域69A的距离D5。此可通过利用第一布植剂量进行布植工艺61，利用第二布植剂量进行布植工艺62，并利用第三布植剂量进行布植工艺63来达成，其中第一布植剂量是等于第二布植剂量，且第一布植剂量及第二布植剂量是大于第三布植剂量。因此，第七宽度W7及第八宽度W8是相等，且第七宽度W7及第八宽度W8是小于第九宽度W9。
图9K绘示根据一些实施例中，布植工艺61至63进行后，图9B的区域46。在图9K中，区域65A的距离D1是小于区域67A的距离D3及区域69A的距离D5，且区域67A的距离D3及区域69A的距离D5是相等。此可通过利用第一布植剂量进行布植工艺61，利用第二布植剂量进行布植工艺62，并利用第三布植剂量进行布植工艺63来达成，其中第二布植剂量是等于第三布植剂量，且第一布植剂量是小于第二布植剂量及第三布植剂量。因此，第八宽度W8及第九宽度W9是相等，且第七宽度W7是大于第八宽度W8及第九宽度W9。
图9L绘示根据一些实施例中，布植工艺61及63进行后，图9B的区域46，但布植工艺62被省略。因为掺杂区域58不存在，所以没有被横向散布的区域67A。在图9L中，区域65A的距离D1是小于区域69A的距离D5。此可通过利用第一布植剂量进行布植工艺61，并利用第三布植剂量进行布植工艺63来达成，其中第三布植剂量是大于第一布植剂量。因此，第七宽度W7是大于第九宽度W9。
图9M绘示根据一些实施例中，布植工艺61及63进行后，图9B的区域46但布植工艺62被省略。因为掺杂区域58不存在，所以没有被横向散布的区域67A。在图9M中，区域65A的距离D1是大于区域69A的距离D5。此可通过利用第一布植剂量进行布植工艺61，并利用第三布植剂量进行布植工艺63来达成，其中第三布植剂量是小于第一布植剂量。因此，第七宽度W7是小于第九宽度W9。
图9N绘示根据一些实施例中，布植工艺61及62进行后，图9B的区域46，但布植工艺63被省略。因为掺杂区域59不存在，所以没有被横向散布的区域69A。在图9N中，区域65A的距离D1是小于区域67A的距离D3。此可通过利用第一布植剂量进行布植工艺61，并利用第二布植剂量进行布植工艺62来达成，其中第一布植剂量是小于第二布植剂量。因此，第七宽度W7是大于第八宽度W8。
图9O绘示根据一些实施例中，布植工艺61及62进行后，图9B的区域46，但布植工艺63被省略。因为掺杂区域59不存在，所以没有被横向散布的区域69A。在图9O中，区域65A的距离D1是大于区域67A的距离D3。此可通过利用第一布植剂量进行布植工艺61，并利用第二布植剂量进行布植工艺62来达成，其中第一布植剂量是大于第二布植剂量。因此，第七宽度W7是小于第八宽度W8。
图9P绘示根据一些实施例中，布植工艺61及62进行后，图9B的区域46，但布植工艺63被省略。因为掺杂区域59不存在，所以没有被横向散布的区域69A。在图9P中，区域65A的距离D1是等于区域67A的距离D3。此可通过利用第一布植剂量进行布植工艺61，并利用第二布植剂量进行布植工艺62来达成，其中第一布植剂量及第二布植剂量是相等。因此，第七宽度W7及第八宽度W8是相等。
图9Q绘示根据一些实施例中，布植工艺62及63进行后，图9B的区域46，但布植工艺61被省略。因为掺杂区域57不存在，所以没有被横向散布的区域65A。在图9Q中，区域67A的距离D3是小于区域69A的距离D5。此可通过利用第二布植剂量进行布植工艺62，并利用第三布植剂量进行布植工艺63来达成，其中第二布植剂量是小于第三布植剂量。因此，第八宽度W8是大于第九宽度W9。
图9R绘示根据一些实施例中，布植工艺62及63进行后，图9B的区域46，但布植工艺61被省略。因为掺杂区域57不存在，所以没有被横向散布的区域65A。在图9R中，区域67A的距离D3是大于区域69A的距离D5。此可通过利用第二布植剂量进行布植工艺62，并利用第三布植剂量进行布植工艺63来达成，其中第二布植剂量是大于第三布植剂量。因此，第八宽度W8是小于第九宽度W9。
图9S绘示根据一些实施例中，布植工艺62及63进行后，图9B的区域46，但布植工艺61被省略。因为掺杂区域57不存在，所以没有被横向散布的区域65A。在图9S中，区域67A的距离D3是等于区域69A的距离D5。此可通过利用第二布植剂量进行布植工艺62，并利用第三布植剂量进行布植工艺63来达成，其中第二布植剂量及第三布植剂量是相等。因此，第八宽度W8是等于第九宽度W9。
图9T绘示根据一些实施例中，布植工艺62进行后，图9B的区域46，但布植工艺61及63被省略。因为掺杂区域57及59不存在，所以没有被横向散布的区域65A及区域69A。在一些实施例中(没有分开绘示于图)，可进行布植工艺61，但布植工艺62及63可被省略。因为掺杂区域58及59不存在，所以没有被横向散布的区域67A及区域69A。在一些实施例中(没有分开绘示于图)，可进行布植工艺63，但布植工艺61及62被省略。因为掺杂区域57及58不存在，所以没有被横向散布的区域65A及区域67A。
在图10A至图10C，通过沉积第二间隙壁层于图9A及图9B所绘示的结构上，并接续图案化第二间隙壁层，来形成第二间隙壁82。第二间隙壁层是形成于浅沟渠绝缘区域68的顶面、纳米结构55的顶面及侧壁、遮罩78的顶面、第一间隙壁81的顶面及侧壁上。利用如热氧化或沉积(如：通过化学气相沉积、原子层沉积或其类似方法)的技术，可由氧化硅、氮化硅、氮氧化硅或类似物所形成第二间隙壁层。在一实施例中，可由蚀刻速率与第一间隙壁81的材料的不同的材料来形成第二间隙壁层。接着，蚀刻第二间隙壁层，以形成第二间隙壁82。可利用适合的蚀刻工艺[如：等向蚀刻工艺(例如：湿式蚀刻工艺)、非等向蚀刻工艺(例如：干式蚀刻工艺)或类似工艺]，来蚀刻第二间隙壁层。在一实施例中，第二间隙壁82的厚度T2的范围实质是3nm至5nm。在后续的图式中，第一间隙壁81及第二间隙壁82可合称为间隙壁83。
在遮罩78及虚设栅极76的侧壁上，形成厚度T1范围为3nm至5nm的第一间隙壁81，并对纳米结构55及/或鳍片66进行布植工艺61至63，以导入掺质于纳米结构55及/或鳍片66的暴露区域，其中此暴露区域未被第一间隙壁81、虚设栅极76及遮罩78覆盖。利用不同布植能量及布植剂量的调变离子束来进行布植工艺61至63。接续地，第二间隙壁82是形成于第一间隙壁81的侧壁上。借此可达成多种优势，其中此些优势包含控制掺质在不同深度进入纳米结构55的通道区域60的横向散布的能力，以及允许增加掺质进入在第一间隙壁81、第二间隙壁82及虚设栅极76下的通道区域60的横向散布的能力。如此可允许散布的掺质更延伸至纳米结构55的通道区域60，且造成较短的有效通道长度，从而降低通道电阻(Rch)。
在图11A至图11C中，根据一些实施例，形成第一凹陷86于纳米结构55及鳍片66。磊晶材料及磊晶源极/漏极区域将接续形成于第一凹陷86中。第一凹陷86可延伸而穿越第一纳米结构52、第二纳米结构54，且部分穿越鳍片66。在一实施例中，第一凹陷86可部分延伸至如图11C所绘示的抗接面击穿区域49。在其他实施例中，第一凹陷86可延伸穿越抗接面击穿区域49，且可进一步部分延伸穿越基材50。在一实施例中，可蚀刻纳米结构55及鳍片66，使得第一凹陷86的底面是设置于如图11B所示的浅沟渠绝缘区域68的顶面下或其类似位置。在其他实施例中，浅沟渠绝缘区域68的顶面与第一凹陷86的底面可为平整的。
通过利用等向蚀刻工艺(如：活性离子蚀刻、中性粒子束蚀刻或其类似方法)来蚀刻纳米结构55及鳍片66，可形成第一凹陷86。在用以形成第一凹陷86的蚀刻工艺期间，间隙壁83及遮罩78遮盖鳍片66、纳米结构55及基材50的部分。单一蚀刻工艺或多重蚀刻工艺可用以蚀刻纳米结构55的每一层。可使用定时(timed)蚀刻工艺来在第一凹陷86到达所欲的深度后，停止第一凹陷86的蚀刻。
在图12中，蚀刻被第一凹陷86所暴露出的由第一半导体材料(例如第一纳米结构52)所形成的多层堆叠64的多个层的部分侧壁，以形成多个侧壁凹陷88于n型区域50N和于p型区域50P中。虽然图12所绘示的相邻侧壁凹陷88的第一纳米结构52的侧壁是平整面的，此些侧壁可为凸面的或凹面的。利用等向蚀刻工艺(如：湿式蚀刻或类似方法)可蚀刻侧壁。在第一纳米结构52可例如包含SiGe，且第二纳米结构54可例如包含Si或SiC的实施例中，使用氢氧化四甲铵(tetramethylammonium hydroxide，TMAH)、氢氧化铵(NH4OH)或类似物的干式蚀刻工艺可用于蚀刻第一纳米结构52的侧壁。
在图13中，形成内间隙壁90于侧壁凹陷88中。可通过沉积内间隙壁层(未分开绘示)于图12所示的结构上，来形成此些内间隙壁90。此些第一内间隙壁90是做为后续形成的源极/漏极区、栅极介电层120及栅电极102(如后续的图21A及图21B所示)间的隔离特征。如将在以下被更详细的讨论，源极/漏极区及磊晶材料将被形成在第一凹陷86中，而第一纳米结构52A、52B及52C将被栅极介电层120及栅电极102所置换。
可通过共形沉积工艺(如：化学气相沉积、原子层沉积或其类似工艺)来沉积此内间隙壁层。内间隙壁层可包含如碳氮化硅(SiCN)或氧碳氮化硅(SiOCN)的材料。在其他实施例中，可使用氮化硅或氮氧化硅，抑或其他适合的材料，如具有介电常数小于约3.5的低介电常数(low-k)材料。接着，内间隙壁层可被非等向性的蚀刻，以形成第一内间隙壁90。虽然内间隙壁90的外侧壁是被绘示为与第二纳米结构54的侧壁齐平，但内间隙壁90的外侧壁亦可分别延伸超过第二纳米结构54的侧壁，或自第二纳米结构54的侧壁凹入。此外，虽然图13所绘示的，内间隙壁90的外侧壁是平整面的，此些侧壁可为凸面的或凹面的。内间隙壁层可由非等向蚀刻工艺(如：活性离子蚀刻、中性粒子束蚀刻或其类似方法)所蚀刻。通过后续蚀刻工艺[如：用于形成栅极介电层120及栅电极102(如图21A及图21B所示)的蚀刻工艺]，内间隙壁90可被用来避免对后续形成源极/漏极区域(如：图16A至图16D所示)的损害。
在图14A至图14C中，第一磊晶材料91是形成于第一凹陷86。第一磊晶材料91可由未掺杂的硅或类似物所形成，其可用如化学气相沉积(CVD)、原子层沉积(ALD)、气相磊晶(VPE)、分子束磊晶(MBE)或其类似方法等工艺来磊晶成长。磊晶成长工艺的参数的调节让第一磊晶材料91于第一凹陷86中的由下往上的成长，使得第一凹陷86的底部分较第一凹陷86的其他部分先发生第一磊晶材料91的成长。在一些实施例中，第二纳米结构54A至54C的侧壁上没有第一磊晶材料91成长的发生。在一些实施例中，第一磊晶材料91的一些成长发生是在第二纳米结构54A至54C上，但其成长量小于在第一凹陷86中由下往上的成长量。可形成第一磊晶材料91来填充设置于抗接面击穿区域49的第一凹陷86的下部分。举例而言，第一磊晶材料91可设置于抗接面击穿区域49/基材50及后续形成的磊晶源极/漏极区域92(如图16A至图16D所示)间。在形成第一磊晶材料91的期间，不进行原位掺杂，而因此没有掺质存在于第一磊晶材料中。
进一步参阅图14A至图14C，第一磊晶材料91可具有曲面的顶面。在所绘示的实施例中，第一磊晶材料91可具有曲面的顶面及曲面的底面，其中曲面的顶面具有凹面的轮廓，且曲面的底面具有凸面的轮廓。在所绘示的实施例中，第一磊晶材料91可实体接触内间隙壁90的底面及侧壁。在一实施例中，第一磊晶材料91可具有曲面的顶面，其是从第一内间隙壁90的第一侧壁一直朝第二内间隙壁90的第二侧壁弯曲。在一实施例中，第一磊晶材料91可具有曲面的顶面，其是从第一内间隙壁90的第一底面一直朝第二内间隙壁90的第二底面弯曲。在一实施例中，从纳米结构55的最低点至第一磊晶材料91的最低点的第二高度H2可实质为15nm至35nm。在一实施例中，从第一磊晶材料91的顶面的最低点至第一磊晶材料91的最底点的第三高度H3可实质为15nm至30nm。如图14C所示，第一磊晶材料91的顶面的最低点是低于纳米结构55的最低表面(如：第一纳米结构52A的底面)。在一实施例中，第一磊晶材料91的底面的整体可实体接触抗接面击穿区域49。在一实施例中，第一磊晶材料91的底面部分可实体接触抗接面击穿区域49。
在图15中，进行布植工艺93于第一磊晶材料91上，以导入掺质至第一磊晶材料91中。布植工艺93适合于第一磊晶材料91中制造梯度掺杂轮廓，且可利用高电流离子布植或类似方法进行。布植物质可包含由砷(As)、磷(P)、锑(Sb)、二氟化硼(BF2)、硼(B)、其组合或类似物所形成。在一实施例中，布植工艺93是导入掺质至n型区域50N(如：n型金属-氧化物-半导体区域)中的第一磊晶材料91，其中掺质是衍生自砷(As)及/或磷(P)。在一实施例中，布植工艺93是导入掺质至p型区域50P(如：p型金属-氧化物-半导体区域)中的第一磊晶材料91，其中掺质是衍生自锑(Sb)、二氟化硼(BF2)及/或硼(B)。以此方法，可以砷(As)、磷(P)、锑(Sb)、二氟化硼(BF2)、硼(B)、其组合或类似物掺杂第一磊晶材料91。布植工艺93导入掺质至第一磊晶材料91，其中掺质的导电型与抗接面击穿区域49的导电型相反。布植物质可用离子束传送，使得在布植工艺93后，第一磊晶材料91中的被布植的掺质的掺杂浓度的范围是1x1020原子/cm3至1x1019原子/cm3。在布植工艺93后，第一磊晶材料91可具有梯度掺杂轮廓，故第一磊晶材料91的掺杂浓度从第一磊晶材料91的顶表面朝基材50的方向降低。第一磊晶材料91的掺杂浓度可小于后续形成的磊晶源极/漏极区域92的掺杂浓度(如图16A至16D所示)。
形成第一凹陷86于纳米结构55及鳍片66中，并后续于第一凹陷86形成第一磊晶材料91(如：未掺杂的硅层)，可达成多个优势。进行布植工艺93于第一磊晶材料91上，使得第一磊晶材料91具有梯度掺杂轮廓。接着，形成磊晶源极/漏极区域92于第一凹陷86中的第一磊晶材料91上。此些优势包含降低因先前布植工艺形成的放大的电场，以及降低由此放大的电场所形成的接面漏电流(Iboff)的迁移。
图16A至图16D，形成磊晶源极/漏极区域92于第一凹陷86中的第一磊晶材料91上。在一些实施例中，磊晶源极/漏极区域92可施加应力至第二纳米结构54A、54B及54C上，借以改善性能。如图16D所绘示，磊晶源极/漏极区域92是形成在第一凹陷86中，使得每一个虚设栅极76是设置在各自相邻对的磊晶源极/漏极区域92间。在一些实施例中，间隙壁83是用以分开磊晶源极/漏极区域92与虚设栅极76，而内间隙壁90是用以分开磊晶源极/漏极区域92、第一纳米结构52A、52B及52C达适合的侧向距离，以使磊晶源极/漏极区域92不会与所形成的纳米结构场效晶体管的后续形成的栅极短路。
可通过遮盖住p型区域50P(例如p型金属-氧化物-半导体区)来形成n型区域50N(例如n型金属-氧化物-半导体区)中的磊晶源极/漏极区域92。然后，磊晶源极/漏极区域92被磊晶成长在n型区域50N的第一凹陷86中。磊晶源极/漏极区域92可包含适合n型纳米结构场效晶体管的任何可接受的材料。举例而言，若第二纳米结构54为硅，则磊晶源极/漏极区域92可包含施加拉伸应变在第二纳米结构54A、54B及54C的材料，例如硅、碳化硅、掺杂磷的碳化硅、磷化硅或类似物。磊晶源极/漏极区域92可具有自纳米结构55的各上表面突起的表面，并可具有刻面(facets)。
可通过遮盖住n型区域50N(例如n型金属-氧化物-半导体区)来形成p型区域50P(例如p型金属-氧化物-半导体区)中的磊晶源极/漏极区域92。然后，磊晶源极/漏极区域92被磊晶成长在n型区域50N的第一凹陷86中。磊晶源极/漏极区域92可包含适合p型纳米结构场效晶体管的任何可接受的材料。举例而言，若第二纳米结构54为硅，则磊晶源极/漏极区域92可包含施加拉伸应变在第二纳米结构54的材料，例如：硅锗、掺杂硼的硅锗、锗、锗锡或类似物。磊晶源极/漏极区域92可具有自纳米结构55的各顶面突起的表面，并可具有刻面。
类似于先前所讨论的用以形成轻掺杂源极/漏极区域的工艺，可将掺质布植于磊晶源极/漏极区域92、第一纳米结构52、第二纳米结构54及/或基材50中，以形成源极/漏极区，接着并进行退火。磊晶源极/漏极区域92可具有范围实质为约1019原子/cm3至约1021原子/cm3间的杂质浓度。在一实施例中，磊晶源极/漏极区域92的杂质(亦称为掺质)浓度是102至103倍大于区域65A、67A、69A或69C的掺杂浓度。在一实施例中，磊晶源极/漏极区域92的杂质浓度(亦称为掺杂浓度)是大于每一个掺杂区域57、58或59(如先前的图9A所示)的掺杂浓度。在一实施例中，磊晶源极/漏极区域92的掺杂浓度可为大于第一磊晶材料91的掺杂浓度。磊晶源极/漏极区域的n型杂质和/或p型杂质可为前述的任何杂质。在一些实施例中，磊晶源极/漏极区域92可在成长期间被原位掺杂。
用以形成磊晶源极/漏极区域92于n型区域50N和p型区域50P中的磊晶工艺的结果是，磊晶源极/漏极区域92的上表面具有多个刻面，此些刻面横向朝外扩张至超过纳米结构55的侧壁。在一些实施例中，这些刻面导致同一纳米结构场效晶体管的相邻的磊晶源极/漏极区域92合并，如图16B所示。在其他实施例中，在完成磊晶工艺后，相邻的磊晶源极/漏极区域92保持分开，如图16C所示。在绘示于图16A和图16C的实施例中，可形成间隙壁83于浅沟渠隔离区68的顶面上，从而阻挡磊晶成长。在一些其他实施例中，间隙壁83可覆盖纳米结构55的侧壁的部分，以阻挡磊晶成长。在一些其他实施例中，可调整用以形成间隙壁83之间隙壁蚀刻，以移除间隙壁材料，来让磊晶成长区域延伸至浅沟渠隔离区68的表面。
磊晶源极/漏极区域92可包含一或多半导体材料层。举例而言，磊晶源极/漏极区域92可包含第一半导体材料层92A、第二半导体材料层92B及第三半导体材料层92C。任何数量的半导体材料层可用于磊晶源极/漏极区域92。每一个第一半导体材料层92A、第二半导体材料层92B及第三半导体材料层92C可由不同的半导体材料形成，并可被掺杂至不同的掺杂浓度。在一些实施例中，第一半导体材料层92A的掺杂浓度可为小于第二半导体材料层92B。在一些实施例中，第二半导体材料层92B的掺杂浓度可为小于第三半导体材料层92C。在一些实施例中，第一半导体材料层92A的掺杂浓度可为大于第一磊晶材料91。在一些实施例中，第二半导体材料层92B的掺杂浓度可为大于第一磊晶材料91。在一些实施例中，第三半导体材料层92C的掺杂浓度可为大于第一磊晶材料91。在一些实施例中，第一半导体材料层92A的锗浓度可为小于第二半导体材料层92B。在一些实施例中，第二半导体材料层92B的锗浓度可小为于第三半导体材料层92C。在磊晶源极/漏极区域92包含三个半导体材料层的实施例中，可沉积第一半导体材料层，第二半导体材料层92B可沉积于第一半导体材料层92A上，且第三半导体材料层92C可沉积于第二半导体材料层92B上。
复请参阅图16A至图16D，在区域65A中的横向散布可延伸在间隙壁83、遮罩78及虚设栅极76下，且自磊晶源极/漏极区域92的第一侧壁延伸距离D1。在区域67A中的横向散布可延伸在间隙壁83、遮罩78及虚设栅极76下，且自磊晶源极/漏极区域92的第一侧壁延伸距离D3。在区域69A中的横向散布可延伸在间隙壁83、遮罩78及虚设栅极76下，且自磊晶源极/漏极区域92的第一侧壁延伸距离D5。如图16D所示，区域65A、67A及69A可实体接触磊晶源极/漏极区域92。在一实施例中区域69C可实体接触第一磊晶材料91。
图16E至图16V分别绘示对应图9C至图9T的实施例的元件。除另有规定外，此实施例(及下述的的实施例)的相同标号代表图1至图16D所示的实施例中，以相同工艺形成的相同元件。因此，工艺步骤及其可接受的材料于此不再赘述。
图16E绘示对应图9C的实施例的在第一凹陷86中形成磊晶源极/漏极区域92后的图16D的区域56。在一实施例中，区域65A的距离D1是小于区域67A的距离D3，且区域67A的距离D3是小于区域69A的距离D5。因此，第七宽度W7是大于第八宽度W8，且第八宽度W8是大于宽度W9。
图16F绘示对应图9D的实施例的在第一凹陷86中形成磊晶源极/漏极区域92后的图16D的区域56。在一实施例中，区域65A的距离D1是大于区域67A的距离D3，且区域67A的距离D3是大于区域69A的距离D5。因此，第七宽度W7是小于第八宽度W8，且第八宽度W8是小于第九宽度W9。
图16G绘示对应图9E的实施例的在第一凹陷86中形成磊晶源极/漏极区域92后的图16D的区域56。在一实施例中，区域65A的距离D1是大于区域69A的距离D5，且区域65A的距离D1是小于区域67A的距离D3。因此，第七宽度W7是小于第九宽度W9，且第八宽度W8是小于第七宽度W7。在一实施例中，区域65A的距离D1是小于区域69A的距离D5，且区域69A的距离D5是小于区域67A的距离D3。因此，第七宽度W7是大于第九宽度W9，且第九宽度W9是大于第八宽度W8。
图16H绘示对应图9F的实施例的在第一凹陷86中形成磊晶源极/漏极区域92后的图16D的区域56。在一实施例中，区域65A的距离D1是等于区域67A的距离D3，且区域67A的距离D3是等于区域69A的距离D5。因此，第七宽度W7、第八宽度W8及第九宽度W9是相等。
图16I绘示对应图9G的实施例的在第一凹陷86中形成磊晶源极/漏极区域92后的图16D的区域56。在一实施例中，区域67A的距离D3是小于区域65A的距离D1，且区域65A的距离D1是小于区域69A的距离D5。因此，第七宽度W7是大于第九宽度W9，且第七宽度W7是小于第八宽度W8。在一实施例中，区域67A的距离D3是小于区域69A的距离D5，且区域69A的距离D5是小于区域65A的距离D1。因此，第八宽度W8是大于第九宽度W9，且第九宽度W9是大于第七宽度W7。
图16J绘示对应图9H的实施例的在第一凹陷86中形成磊晶源极/漏极区域92后的图16D的区域56。在一实施例中，区域65A的距离D1是等于区域67A的距离D3，且区域67A的距离D3及区域65A的距离D1是小于区域69A的距离D5。因此，第七宽度W7与第八宽度W8相等，且第七宽度W7与第八宽度W8是大于第九宽度W9。
图16K绘示对应图9I的实施例的在第一凹陷86中形成磊晶源极/漏极区域92后的图16D的区域56。在一实施例中，区域67A的距离D3是等于区域69A的距离D5，且区域67A的距离D3及区域69A的距离D5是小于区域65A的距离D1。因此，第八宽度W8与第九宽度W9相等，且第八宽度W8与第九宽度W9是大于第七宽度W7。
图16L绘示对应图9J的实施例的在第一凹陷86中形成磊晶源极/漏极区域92后的图16D的区域56。在一实施例中，区域65A的间距D1是等于区域67A的间距D3，且区域65A的间距D1及区域67A的间距D3是大于区域69A的间距D5。因此，第七宽度W7与第八宽度W8相等，且第七宽度W7及第八宽度W8是小于第九宽度W9。
图16M绘示对应图9K的实施例的在第一凹陷86中形成磊晶源极/漏极区域92后的图16D的区域56。在一实施例中，区域65A的间距D1是小于区域67A的间距D3及区域69A的间距D5，且区域67A的间距D3与区域69A的间距D5相等。因此，第八宽度W8及第九宽度W9相等，且第七宽度W7是大于第八宽度W及第九宽度W9。
图16N绘示对应图9L的实施例的在第一凹陷86中形成磊晶源极/漏极区域92后的图16D的区域56。在一实施例中，区域65A的间距D1是小于区域69A的间距D5。因此，第七宽度W7是大于第九宽度W9。
图16O绘示对应图9M的实施例的在第一凹陷86中形成磊晶源极/漏极区域92后的图16D的区域56。在一实施例中，区域65A的间距D1是大于区域69A的间距D5。因此，第七宽度W7是小于第九宽度W9。
图16P绘示对应图9N的实施例的在第一凹陷86中形成磊晶源极/漏极区域92后的图16D的区域56。在一实施例中，区域65A的间距D1是小于区域67A的间距D3。因此，第七宽度W7是大于第八宽度W8。
图16Q绘示对应图9O的实施例的在第一凹陷86中形成磊晶源极/漏极区域92后的图16D的区域56。在一实施例中，区域65A的间距D1是大于区域67A的间距D3。因此，第七宽度W7是小于第八宽度W8。
图16R绘示对应图9P的实施例的在第一凹陷86中形成磊晶源极/漏极区域92后的图16D的区域56。在一实施例中，区域65A的间距D1是等于区域67A的间距D3。因此，第七宽度W7与第八宽度W8是相等。
图16S绘示对应图9Q的实施例的在第一凹陷86中形成磊晶源极/漏极区域92后的图16D的区域56。在一实施例中，区域67A的间距D3是小于区域69A的间距D5。因此，第八宽度W8是大于第九宽度W9。
图16T绘示对应图9R的实施例的在第一凹陷86中形成磊晶源极/漏极区域92后的图16D的区域56。在一实施例中，区域67A的间距D3是大于区域69A的间距D5。因此，第八宽度W8是小于第九宽度W9。
图16U绘示对应图9S的实施例的在第一凹陷86中形成磊晶源极/漏极区域92后的图16D的区域56。在一实施例中，区域67A的间距D3是等于区域69A的间距D5。因此，第八宽度W8是等于第九宽度W9。
图16V绘示对应图9T的实施例的在第一凹陷86中形成磊晶源极/漏极区域92后的图16D的区域56。在一实施例中，在间隙壁83、遮罩78及虚设栅极76下，第二纳米结构54B在区域67A间的部分(如：通道区域60的部分)具有第八宽度W8。在其他实施例中(未绘示于图)，在间隙壁83、遮罩78及虚设栅极76下，第二纳米结构54C在区域65A间的部分(如：通道区域60的部分)具有第七宽度W7。在其他实施例中(未绘示于图)，在间隙壁83、遮罩78及虚设栅极76下，第二纳米结构54A在区域69A间的部分(如：通道区域60的部分)具有第九宽度W9。
图16E至图16V所示的替换实施例中，不同掺质及横向散布轮廓，可达成多个优势。举例而言，图16E、图16J、图16M、图16N、图16P及图16S的实施例可让在磊晶源极/漏极区域92的底部的漏电流下降。图16F、图16K、图16L、图16O、图16Q及图16T的实施例可用于性能或操作不受漏极引致能障下降(drain-induced barrier lowering，DIBL)效应阻碍的装置。当想要二个或多个第二纳米结构54A至54C(亦可称为通道层54A至54C)中的电流相等时，可使用图16H、图16R、图16U及图16V的实施例。当用以形成第一凹陷86(如图11A至图11C所示)的蚀刻工艺不形成具有完全垂直的侧壁的第一凹陷86时，图16G、图16T及图16V的实施例可用以形成所欲的不同掺质轮廓。
在图17A及图17B中，第一层间介电(interlayer dielectric，ILD)96是沉积于图16A至图16D的结构上。第一层间介电96可由介电材料所形成，且可由任何适合的方法[化学气相沉积、电浆加强化学气相沉积(plasma-enhanced CVD，PECVD)或可流动化学气相沉积]沉积。介电材料可包含掺杂磷的硅玻璃(phospho-silicate glass，PSG)、掺杂硼的硅玻璃(boro-silicate glass，BSG)、掺杂硼磷的硅玻璃(boron-doped phospho-silicateglass，BPSG)、未掺杂的硅玻璃(undoped silicate glass，USG)或类似物。亦可使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(contact etchstop layer，CESL)94是设置于第一层间介电96及磊晶源极/漏极区域92、遮罩78及间隙壁83间。接触蚀刻停止层94可包含介电材料(如：氮化硅、氧化硅、氮氧化硅或其类似物)，其中此介电材料的蚀刻速率是不同于其上的第一层间介电96的材料。
在图18A及18B中，可进行平坦化工艺(如：化学机械研磨)以使第一层间介电96的顶面与虚设栅极76或遮罩78的顶面为平整的。平坦化工艺亦可移除虚设栅极76上的遮罩78及沿遮罩78的侧壁的部分间隙壁83。在平坦化工艺后，虚设栅极76、间隙壁83及第一层间介电96的顶面为平整的。因此，虚设栅极76的顶面通过第一层间介电96被暴露出来。在一些实施例中，可保留遮罩78，在这种情况下，平坦化工艺使第一层间介电层96的顶面与遮罩78和间隙壁83的顶面为平整的。
在图19A及图19B中，虚设栅极76和遮罩78(若还存在的话)，是在一或多个蚀刻步骤中被移除，以形成凹陷98。虚设栅极介电71在凹陷98中的部分亦可被移除。在一些实施例中，只移除虚设栅极76，而保留虚设栅极介电71，其中虚设栅极介电71通过凹陷98被暴露出来。在一些实施例中，自晶粒的第一区域(如：核心逻辑区)的凹陷98移除虚设栅极介电71，但保留第二区域(如：输入/输出区)中的凹陷98中的虚设栅极介电71。在一些实施例中，虚设栅极76是通过非等向干式蚀刻工艺来移除。举例而言，蚀刻工艺可包含使用反应气体的干式蚀刻工艺，此反应气体选择性的蚀刻虚设栅极76，而不蚀刻第一层间介电层96及间隙壁83。每一个凹陷98暴露出多层堆叠64及/或位于多层堆叠64上。部分的多层堆叠64是设置于邻近对的磊晶源极/漏极区域92间。在移除的期间，当蚀刻虚设栅极76时，虚设栅极介电71是用以做为蚀刻停止层。在移除虚设栅极76后，可再选择性移除虚虚设栅极介电71。
在图20A及图20B中，从区域50N及区域50P中移除第一纳米结构52A、52B及52C。第一纳米结构52A、52B及52C可通过等向蚀刻工艺(如：湿式蚀刻、干式蚀刻，或类似方法)来移除。用来移除第一纳米结构52A、52B及52C的蚀刻剂对第二纳米结构52A、52B及52C可具选择性。第二纳米结构52A、52B及52C可分别接续地被称为通道层52A、52B及52C。在第一纳米结构52A、52B及52C包含第一纳米材料(如：SiGe或类似物)，且第二纳米结构52A、52B及52C包含第二纳米材料(如：Si、SiC或类似物)的实施例中，氟基蚀刻剂[如：氟化氢，(HF)]或类似物可用以移除区域50N及区域50P的多层堆叠64的多个层。
在图21A及图21B中，栅极介电层120及栅电极102是形成作替换栅。栅极介电层120是被共形地沉积在凹陷98。栅极介电层120可形成于第二纳米结构54A、54B及54C的顶面、侧壁及底面上。栅极介电层120亦可沉积于第一层间介电96、接触蚀刻停止层94、间隙壁83及浅沟渠绝缘区域68的顶面及内间隙壁90的侧壁上。
根据一些实施例，栅极介电层120包含一或多个介电层，如：氧化物、金属氧化物、类似物或其组合。举例而言，在一些实施例中，在氧化硅层上，栅极介电可包含氧化硅层及氧化硅层上的金属氧化物层。在一些实施例中，栅极介电层120包含高介电常数材料，且此些实施例中，栅极介电层120的介电常数可实质大于7.0，并可包含金属氧化物或铪、铝、锆、镧、锰、钡、钛、铅及其组合的硅酸盐。在n型区域50N及p型区域50P的栅极介电层120的结构可为相同或不同。栅极介电层120的制造方法可包含分子束沉积(molecular-beamdeposition，MBD)、原子层沉积电浆加强化学气相沉积或类似方法。
栅电极102是沉积在栅极介电层120上，并填充第二凹陷98的其余部分。栅电极102可包含如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其结构的含金属材料。举例而言，虽然在图21A及图21B绘示单一层的栅电极102，栅电极102可包含任何数目的衬垫层、任何数目的功函数调整层和填充材料。组成栅电极102的任何多层的组合可被沉积在第二纳米结构54中的相邻者间。
在p型区域50P和n型区域50N中的栅极介电层120的形成可同时发生，使得每一区域的栅极介电层120是由相同材料所形成，而栅电极102的形成可同时发生，使得每一区的栅电极102是由相同材料所形成。在一些实施例中，每一区的栅极介电层120可由不同工艺所形成，使得栅极介电层120可为不同材料及/或具有不同层数，及/或每一区的栅电极102可由不同工艺所形成，使得栅电极102可为不同材料及/或具有不同层数。当使用不同工艺时，可使用各种遮罩步骤来覆罩并暴露出适合的区域。
在第一凹陷98的填充后，可进行平坦化工艺(如：化学机械研磨)以移除栅极介电层120及栅电极102的材料的多余部分，其中此些多余部分是在第一层间介电96的顶面上。因此，栅电极102和及栅极介电层120的材料的其余部分形成的纳米结构场效晶体管的置换栅极结构。栅电极102及栅极介电层120可合称为“栅极结构”。
在一实施例中，从栅极结构(如：栅极介电层120及栅电极102)的最底面至第一磊晶材料91的最底点的第四高度H4可实质为15nm至30nm。如图21B所示，在一实施例中，第一磊晶材料91的顶面的最底点是低于栅极结构(如：栅极介电层120及栅电极102)的最底面。
在图22A及图22B中，凹陷栅极结构(包含栅极介电层120及位于其上对应的栅电极102)，使得凹陷是直接形成于栅极结构上及间隙壁83的相对部分之间。包含一个或多个层介电材料(如：氮化硅、氮氧化硅或类似物)的栅极遮罩104是填充于凹陷中，并通过平坦化工艺来移除延伸在第一层间介电96上的介电材料的多余部分。后续形成的栅极接触窗(如以下针对图24A至图24B所讨论的栅极接触窗114)穿越过栅极遮罩104，以接触凹陷的栅电极102的顶面。
如图22A及图22B所进一步绘示，第二层间介电106是沉积于第一层间介电96及栅极遮罩104上。在一些实施例中，第二层间介电106为由可流动化学气相沉积所形成的可流动的薄膜。在一些实施例中，第二层间介电106是由如掺杂磷的硅玻璃、掺杂硼的硅玻璃、掺杂硼磷的硅玻璃、未掺杂的硅玻璃或类似物所形成，并可被任何适合的方法所沉积，如：化学气相沉积、电浆加强化学气相沉积或类似方法。
在图23A及图23B中，穿越第二层间介电106及栅极遮罩104来形成栅极接触窗114(后续绘示于图24A及图24B)的开口108，且穿越第二层间介电106及第一层间介电96来形成源极/漏极接触窗112(后续绘示于图24B)的开口109。开口108及109可利用可接受的微影及蚀刻技术形成。开口108可暴露出栅极结构的表面，且开口109可暴露出磊晶源极/漏极区域92的表面。硅化区110是形成于磊晶源极/漏极区域92上，其形成是先在磊晶源极/漏极区域92的暴露部分上沉积金属(例如镍、钴、钛、钽、铂、钨、其他贵金属、其他耐火金属、稀土金属、或其合金，未分别绘示)，以形成硅化区或锗化区，再进行热退火工艺，以形成硅化区110，其中上述金属能够与其下方的磊晶源极/漏极区域92的材料(例如硅、硅锗、锗)反应。接着，如通过蚀刻工艺，来移除被沉积的金属的未反应部分。
在图24A及图24B中，衬垫(如：扩散障壁层、黏合层或其类似物)及导电材料是形成于开口108及109中。衬垫可包含钛、氮化钛、钽、氮化钽或类似物。此导电材料可为铜、铜合金、银、金、钨、钴、铝、镍、或类似物。可进行平坦化工艺(如：化学机械研磨)，以自第二间介电106的表面移除多余的材料。其余的衬垫及导电材料于开口108中形成栅极接触窗114，于开口109中并形成源极/漏极接触窗112。栅极接触窗114是实体或电性耦接栅电极102，且源极/漏极接触窗112是实体或电性耦接磊晶源极/漏极区域92。
本揭露的实施例具有一些优势特征。此实施例包含形成半导体纳米结构于半导体鳍片上，并形成虚设栅极及遮罩于半导体纳米结构及鳍片上。接着，形成第一间隙壁于虚设栅极及遮罩的侧壁。接下来，使用具有不同布植能量及剂量的调变离子束，来进行多个离子布植工艺于半导体纳米结构上。然后，沿第一间隙壁的侧壁形成第二间隙壁是。形成凹陷于半导体纳米结构及半导体鳍片中。接续地，形成未掺杂硅层于凹陷中，并进行离子布植工艺于硅层上，使得硅层具有梯度掺杂轮廓。接着，形成源极/漏极区域于梯度掺杂硅层上的凹陷中。于此揭露的一或多个实施例具有控制掺质在不同深度进入半导体结构中的通道区域的横向散布的能力，并允许增加的横向散布进入第一间隙壁、第二间隙壁及虚设栅极下的通道区域。如此可允许散布的掺质更延伸至半导体结构的通道区域，且造成较短的有效通道长度，从而降低通道电阻(Rch)。其次，在源极/漏极区域下形成具有梯度掺杂轮廓的硅层，会造成在源极/漏极区域下的低电场，并接续地造成较低的接面漏电流(Iboff)。再者，此揭露的方法可轻易整合于现存的工艺，并提供较低成本的手段来降低接面漏电流及通道电阻。
根据本揭露的一实施例，一种半导体装置的制造方法包含沉积多层堆叠于半导体基材上，其中多层堆叠包含交替的多个牺牲层与多个通道层；形成虚设栅极于多层堆叠上；形成第一间隙壁于虚设栅极的侧壁上；进行第一布植工艺，以形成第一掺杂区域，其中第一布植工艺具有第一布植能量及第一布植剂量；进行第二布植工艺，以形成第二掺杂区域，其中第一掺杂区域及第二掺杂区域是在通道层的一部分中，此部分是未被第一间隙壁及虚设栅极覆盖，第二布植工艺具有第二布植能量及第二布植剂量，第二布植能量是大于第一布植能量，且第一布植剂量是不同于第二布植剂量；在进行第一布植工艺及第二布植工艺后，形成第二间隙壁于第一间隙壁的侧壁上；形成第一凹陷于多层堆叠中，其中多层堆叠相邻第二间隙壁；且形成磊晶源极/漏极区域于第一凹陷中。在一实施例中，进行第一布植工艺及第二布植工艺的操作中，包含布植砷(As)、磷(P)、锑(Sb)、二氟化硼(BF2)，或硼(B)至多层堆叠的多个暴露区域中。在一实施例中，第一间隙壁及第二间隙壁具有范围为3nm至5nm的厚度。在一实施例中，第一掺杂区域及第二掺杂区域的掺杂浓度的范围为1x1017原子/cm3至1x1021原子/cm3。在一实施例中，磊晶源极/漏极区域的掺杂浓度是大于第一掺杂区域的掺杂浓度及第二掺杂区域的掺杂浓度。在一实施例中，来自第一掺杂区域的掺质是以平行于半导体基材的顶面的方向，迁移至第一通道层的第一部分中，第一部分是位于在虚设栅极下，来自第二掺杂区域的多个掺质是以平行于半导体基材的顶面的方向，移动至第二通道层的第二部分中，第二部分位于虚设栅极下，且第二通道层是在第一通道层下。
根据本揭露的一实施例，一种半导体装置的制造方法，包含形成虚设栅极于第一通道层的第一通道区域及第二通道层的第二通道区域上，其中第一通道层及第二通道层是设置于半导体基材上形成第一间隙壁于虚设栅极的侧壁上；进行第一布植工艺，以布植多个掺质于第一通道层中，从而形成多个第一掺杂部分于第一通道区域的多个第一端；进行第二布植工艺，以布植多个掺质于第二通道层中，从而形成多个第二掺杂部分于第二通道区域的多个第二端，其中在第一布植工艺及第二布植工艺的过程中，虚设栅极及此些第一间隙壁是用以作为布植遮罩，其中每一此些第一掺杂部分及此些二掺杂部分具有梯度掺杂轮廓；以及在进行第一布植工艺及第二布植工艺后，形成第二间隙壁于第一间隙壁的侧壁上。在一实施例中，此些第一掺杂部分及此些第二掺杂部分的掺杂浓度的范围是1x1018原子/cm3至1x1020原子/cm3。在一实施例中，第一布植工艺形成第三掺杂部分于第一通道层，每一第三掺杂部分相邻于对应的第一掺杂部分，其中第二布植工艺形成第四掺杂部分于第二通道层中，每一第四掺杂部分相邻于对应的第二掺杂部分，且此些第三掺杂部分的掺杂浓度及此些第四掺杂部分的掺杂浓度是大于第一掺杂部的掺杂浓度及第二掺杂部分的掺杂浓度。在一实施例中，每一此些第一掺杂部分的掺杂浓度是以一方向减少，此方向是由个别的第一掺杂部分的一中心延伸至第一通道区域，且个别的每一此些第二掺杂部分的掺杂浓度是以一方向减少，此方向是从每一此些第二掺杂部分的中心延伸至第二通道区域。在一实施例中，第一布植工艺是以第一布植能量及第一布植剂量进行，且第二布植工艺是以第二布植能量及第二布植剂量进行，其中第二布植能量是大于第一布植能量，且第一布植剂量是不同于第二布植剂量。在一实施例中，第二布植剂量是大于第一布植剂量，且每一此些第一掺杂部分的第一宽度是小于每一此些第二掺杂部分的第二宽度。在一实施例中，第二布植剂量是小于第一布植剂量，且每一此些第一掺杂部分的第一宽度是大于每一此些第二掺杂部分的第二宽度。
根据本揭露的一实施例，半导体装置包含第一通道层、第二通道层、栅极结构、多个源极/漏极区域、多个第一掺杂部分及多个第二掺杂部分，其中第一通道层是在半导体基材上，第二通道层是在第一通道层上，栅极结构环绕第一通道层及第二通道层，此些源极/漏极区域在栅极结构、第一通道层及第二通道层的相对侧，此些第一掺杂部分在此些第一通道层的多个端点，每一此些第一掺杂部分与相邻的源极/漏极区域实体接触，其中每一此些第一掺杂部分的掺杂浓度沿方向降低，且此方向是延伸远离相邻的源极/漏极区域，且第二掺杂部分是在该第二通道层的多个端部，每一此些第二掺杂部分是与相邻的源极/漏极区域实体接触，其中每一此些第二掺杂部分的掺杂浓度沿方向降低，此方向是延伸远离相邻的源极/漏极区域，且此些第一掺杂部分及此些第二掺杂部分的此掺杂浓度是低于此些源极/漏极区域的此些掺杂浓度。在一实施例中，此些源极/漏极区域的此些掺杂浓度是此些第一掺杂部分及此些第二掺杂部分的此些掺杂浓度的102倍至103倍。在一实施例中，在此些第一掺杂部分间的第一通道层的第一宽度是不同于此些第二掺杂部分间的第二通道层的第二宽度。在一实施例中，半导体装置更包含第三通道层及多个第三掺杂部分，其中第三通道层是在第二通道层上，此些源极/漏极区域也在第三通道层的相对侧，且此些第三掺杂部分是在第三通道层的端部，每一此些第三掺杂部分是与相邻的源极/漏极区域实体接触，且第一宽度及第二宽度是不同于此些第三掺杂部分的第三通道层间的第三宽度。在一实施例中，第一宽度是小于第二宽度，且第二宽度是小于第三宽度。
上述摘要许多实施例的特征，因此本领域具有通常知识者可更了解本揭露的态样。本领域具有通常知识者应理解利用本揭露为基础可以设计或修饰其他工艺和结构以实现和所述实施例相同的目的及/或达成相同优势。本领域具有通常知识者也应了解与此同等的架构并没有偏离本揭露的精神和范围，且可以在不偏离本揭露的精神和范围下做出各种变化、交换和取代。

Claims (10)

1.一种半导体装置的制造方法，其特征在于，包含：
沉积一多层堆叠于一半导体基材上，其中该多层堆叠包含交替的多个牺牲层与多个通道层；
形成一虚设栅极于该多层堆叠上；
形成一第一间隙壁于该虚设栅极的一侧壁上；
进行一第一布植工艺，以形成一第一掺杂区域，其中该第一布植工艺具有一第一布植能量及一第一布植剂量；
进行一第二布植工艺，以形成一第二掺杂区域，其中该第一掺杂区域及该第二掺杂区域是在所述多个通道层的一部分中，该部分是未被该第一间隙壁及该虚设栅极覆盖，该第二布植工艺具有一第二布植能量及一第二布植剂量，该第二布植能量是大于该第一布植能量，且该第一布植剂量是不同于该第二布植剂量；
在进行该第一布植工艺及该第二布植工艺后，形成一第二间隙壁于该第一间隙壁的一侧壁上；
形成一第一凹陷于该多层堆叠中，其中该多层堆叠相邻该第二间隙壁；且
形成一磊晶源极/漏极区域于该第一凹陷中。
2.如权利要求1所述的半导体装置的制造方法，其特征在于，其中该进行该第一布植工艺及该第二布植工艺的操作包含布植砷、磷、锑、二氟化硼，或硼至该多层堆叠的多个暴露区域中。
3.如权利要求1所述的半导体装置的制造方法，其特征在于，其中该第一间隙壁及该第二间隙壁具有范围为3nm至5nm的厚度。
4.如权利要求1所述的半导体装置的制造方法，其特征在于，其中在该第一布植工艺及该第二布植工艺后，来自该第一掺杂区域的多个掺质是以平行于该半导体基材的一顶面的一方向，迁移至一第一通道层的一第一部分中，该第一部分是位于该虚设栅极下，来自该第二掺杂区域的多个掺质是以平行于该半导体基材的该顶面的一方向，移动至一第二通道层的一第二部分中，该第二部分位于该虚设栅极下，且该第二通道层是在该第一通道层下。
5.一种半导体装置的制造方法，其特征在于，包含：
形成一虚设栅极于一第一通道层的一第一通道区域及一第二通道层的一第二通道区域上，其中该第一通道层及该第二通道层是设置于一半导体基材上；
形成一第一间隙壁于该虚设栅极的一侧壁上；
进行一第一布植工艺，以布植多个掺质于该第一通道层中，从而形成多个第一掺杂部分于该第一通道区域的多个第一端；
进行一第二布植工艺，以布植多个掺质于该第二通道层中，从而形成多个第二掺杂部分于该第二通道区域的多个第二端，其中在该第一布植工艺及该第二布植工艺的过程中，该虚设栅极及该第一间隙壁是用以作为一布植遮罩，且所述多个第一掺杂部分及所述多个第二掺杂部分的每一者具有一梯度掺杂轮廓；以及
在进行该第一布植工艺及该第二布植工艺后，形成一第二间隙壁于该第一间隙壁的一侧壁上。
6.如权利要求5所述的半导体装置的制造方法，其特征在于，其中该第一布植工艺形成多个第三掺杂部分于该第一通道层中，每一所述第三掺杂部分相邻于对应的一第一掺杂部分，该第二布植工艺形成多个第四掺杂部分于该第二通道层中，每一所述第四掺杂部分相邻于对应的一第二掺杂部分，所述多个第三掺杂部分的一掺杂浓度及所述多个第四掺杂部分的一掺杂浓度是大于所述多个第一掺杂部分的一掺杂浓度及所述多个第二掺杂部分的一掺杂浓度。
7.如权利要求5所述的半导体装置的制造方法，其特征在于，其中该第一布植工艺是以一第一布植能量及一第一布植剂量进行，该第二布植工艺是以一第二布植能量及一第二布植剂量进行，该第二布植能量是大于该第一布植能量，且该第一布植剂量是不同于该第二布植剂量。
8.一种半导体装置，其特征在于，包含：
一第一通道层，在一半导体基材上；
一第二通道层，在该第一通道层上；
一栅极结构，环绕该第一通道层及该第二通道层；
多个源极/漏极区域，在该栅极结构、该第一通道层及该第二通道层的相对侧；
多个第一掺杂部分，在该第一通道层的多个端部，每一所述第一掺杂部分是与相邻的一源极/漏极区域实体接触，其中每一所述第一掺杂部分的一掺杂浓度是以一方向降低，该方向是延伸远离相邻的该源极/漏极区域；以及
多个第二掺杂部分，在该第二通道层的多个端部，每一所述第二掺杂部分是与相邻的一源极/漏极区域实体接触，其中每一所述第二掺杂部分的一掺杂浓度是以一方向降低，此方向是延伸远离相邻的该源极/漏极区域，且所述多个第一掺杂部分的该掺杂浓度及所述多个第二掺杂部分的该掺杂浓度是低于所述多个源极/漏极区域的掺杂浓度。
9.如权利要求8所述的半导体装置，其特征在于，其中所述多个源极/漏极区域的该掺杂浓度是大于所述多个第一掺杂部分及所述多个第二掺杂部分的该掺杂浓度的102倍至103倍。
10.如权利要求8所述的半导体装置，其特征在于，其中在所述多个第一掺杂部分间的该第一通道层的一第一宽度是不同于所述多个第二掺杂部分间的该第二通道层的一第二宽度。
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Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US11348835B2 (en) * 2020-07-31 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Ion implantation for nano-FET
US20220359653A1 (en) * 2021-05-05 2022-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain regions of semiconductor device and method of forming the same
US11855040B2 (en) * 2021-05-12 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Ion implantation with annealing for substrate cutting
US20220406774A1 (en) * 2021-06-18 2022-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Doped well for semiconductor devices
US20230042196A1 (en) * 2021-08-06 2023-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture

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