CN116208282A - 一种阵列接收机多路ddc同步采集输出系统及实现方法 - Google Patents
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Abstract
本发明公开一种阵列接收机多路DDC同步采集输出系统及实现方法，其系统包括主通道接收机、阵列处理板和辅通道接收机，主通道接收机和辅通道接收机上均设有由射频和数字处理模块组成的接收通道；本发明采用同步接口设计，利用带有同步脉冲的异步串行通信协议，实现多路DDC数据同步控制及状态返回，用很少的控制线实现，连线简单成本低，且采用阵列接收机地址编码和同步脉冲时隙的设计，很好地解决多个接收通道和多个DDC数据的状态返回和指令控制，另外采用优先级仲裁机制，解决阵列接收机的多路DDC多种采样率数据传输流量控制，避免缓存溢出数据丢失问题，具有数据缓存状态监测功能，提高了缓存利用率。
Description
技术领域
本发明涉及数据同步采集输出技术领域，尤其涉及一种阵列接收机多路DDC同步采集输出系统及实现方法。
背景技术
接收机是无线电电磁频谱监测领域最常用的接收设备，它通过放大、滤波、变频、采样、信号处理等电路处理，可以将天线收到的电信号以频谱的形式表示，通过频谱监视天空中无线电信号的活动情况。
数字DDC是数字下变频器的英文缩写，数字接收机中频信号经过模数变换器件产生数字信号，经过DDC处理可以得到基带数字信号，可用于数字解调和各种信号参数测量，DDC处理包括正交数字混频、数字滤波、采样速率变换等过程。
阵列接收机是指用于本振或时钟同源，接收同一个频率信号的多个接收机组成的接收无线的信号的电子设备，具有多个接收机同步采集、幅度相位一致性的特点，可用于无线电测向和波束合成，其同步控制采用同步控制接口，一般包括同步触发脉冲和同步指令，一般由硬件硬件接口通过设备间互联的同步控制线实现。
为了满足目前无线电监测更多信号的需求，要求阵列接收机同时接收多个无线电信号，通常采用多路数字DDC的方法实现，随着DDC的路数增加，同步控制接口控制设计更加复杂和困难，涉及每一路DDC的采集和数据打包同步，由于每路DDC带宽不同采样率差异大，而硬件FPGA提供的数据缓存空间有限，这就要求精心设计控制指令收发字长和指令传输速度，以及控制打包流程，才能保证数据不溢出、不掉包完整稳定输出。
目前，阵列接收机由总控设备和多通道接收机组成，总控设备用于同步控制指令收发，多通道接收机用于多路天线信号的接收，通过级联方式的同步控制接口连接总控设备和多通道接收机，总控设备提供给多通道接收机时钟，所以多通道接收机保证时钟同源，同步控制接口包括同步触发脉冲、控制指令、状态返回等信号，这些信号通常采用差分对信号传输，控制指令采用同步串行指令形式传输，确保指令传输的可靠性，总控设备对阵列接收机同步控制过程如图1所示；
而这种同步控制方式控制接口通信协议简单，只能控制一路DDC同步输出，无法实现多路DDC同步输出，且控制流程简单，没有握手应答机制，无法实现精准控制，还缺乏数据缓存状态监测，缓存利用率低，容易溢出，同时缺乏传输优先级处理机制，容易造成数据丢失，因此，本发明提出一种阵列接收机多路DDC同步采集输出系统及实现方法用以解决现有技术中存在的问题。
发明内容
针对上述问题，本发明的目的在于提出一种阵列接收机多路DDC同步采集输出系统及实现方法，解决现有的阵列接收机同步控制方式存在控制接口通信协议简单，导致无法实现多路DDC同步输出，以及无法实现精准控制，缺乏数据缓存状态监测，导致缓存利用率低，容易溢出并造成数据丢失的问题。
为了实现本发明的目的，本发明通过以下技术方案实现：一种阵列接收机多路DDC同步采集输出系统，包括主通道接收机、阵列处理板和辅通道接收机，所述主通道接收机和辅通道接收机上均设有由射频和数字处理模块组成的接收通道，所述主通道接收机通过第一同步控制接口与阵列处理板以及辅通道接收机上的第二同步控制接口连接，所述主通道接收机上设有第一主RS485收发电路、第二主RS485收发电路、时码转换模块、同步控制模块和主拨码开关，所述第一同步控制接口由主通道接收机上的第二主RS485收发电路、同步控制模块和主拨码开关组成，所述阵列处理板和辅通道接收机上的第二同步控制接口连接由从RS485收发电路、从拨码开关和同步逻辑处理模块组成，所述主通道接收机和辅通道接收机通过各自的高速AURORA光口将数据打包传输到阵列处理板，传输的数据包括1路宽带相位数据、4路窄带IQ数据和48路话音DDC的IQ数据。
进一步改进在于：所述第一同步控制接口上设有4对RS485差分线，且分别用于主通道接收机输出时标信息、同步控制命令和同步脉冲并输入各个辅通道按分配的时隙返回的状态信息。
进一步改进在于：所述1路宽带相位数据在最大带宽200MHz时的采样速率为256Mp/s，每个样点的位宽为16bit，则最大流量为256X2＝512MB/s＝4096Mb/s。
进一步改进在于：所述4路窄带IQ数据包括9种带宽，其中最大带宽为5MHz时的IQ数据采样速率为6.4Mp/s，每个样点的位宽为I、Q分别为16bit，则数据最大流量为6.4X4＝25.6MB/s＝204.8Mb/s。
进一步改进在于：所述48路话音DDC的IQ数据包括14种带宽，其中最大带宽为25kHz时的IQ数据采样速率为32kp/s，每个样点的位宽为I、Q分别为32bit，则数据最大流量为32X8＝256kB/s＝2048kb/s。
进一步改进在于：所述第一同步控制接口利用SYNC_TXD_CODE差分对传输主机通过秒脉冲、时码信号和毫秒计数器产生的时码信号，利用SYNC_TXD差分对传输主机同步控制接口输出的命令信息，利用SYNC_PULSE差分对传输主同步控制接口输出的命令信息后的同步脉冲信号，利用SYNC_RXD差分对传输各辅机上报给主机的状态信息。
一种阵列接收机多路DDC同步采集输出的实现方法，包括以下步骤：
步骤一：主通道接收机中的同步控制模块接收同步控制信号后产生各子模块的同步控制信号，并将数据打包传输，利用同步控制信号分别对各自模块进行同步控制；
步骤二：各自模块得到同步控制时各通道收到同步指令，各同步模块根据同步指令做同步处理，通过同步触发保证各通道的数据同时采集和传输。
进一步改进在于：所述步骤一中，对各自模块进行同步控制包括AD数据接收模块复位、寄存器复位、射频增益控制调整、DDR3缓存复位、宽带DDC复位、信道化DDC复位、宽带频谱计算同步复位、48路语音DDC分别同步复位、4路数字DDC分别同步复位以及组包控制模块同步复位。
本发明的有益效果为：本发明采用同步接口设计，利用带有同步脉冲的异步串行通信协议，实现多路DDC数据同步控制及状态返回，用很少的控制线实现，连线简单成本低，且采用阵列接收机地址编码和同步脉冲时隙的设计，很好地解决多个接收通道和多个DDC数据的状态返回和指令控制，具有握手应答的控制机制，实现精准控制，另外采用优先级仲裁机制，解决阵列接收机的多路DDC多种采样率数据传输流量控制，避免缓存溢出数据丢失问题，具有数据缓存状态监测功能，提高了缓存利用率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例中的同步采集输出系统结构示意图；
图2是本发明实施例中的第一同步控制接口时序图；
图3是本发明实施例中的8位UART通讯协议的通讯格式图；
图4是本发明实施例中的主通道接收机和辅通道接收机的同步控制原理图；
图5是本发明实施例中的数据打包传输过程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得所有其他实施例，都属于本发明保护的范围。
实施例一
参见图1、图2、图3，本实施例提供了一种阵列接收机多路DDC同步采集输出系统，包括1个主通道接收机、1个阵列处理板以及4个辅通道接收机，主通道接收机和辅通道接收机上均设有接收通道，包括射频和数字处理模块，输出的数据通过高速数据接口都传输给阵列处理板，校正处理打包后通过万兆输出，主通道接收机上设有第一同步控制接口，阵列处理板和辅通道接收机上均设有第二同步控制接口，通过第一同步控制接口和第二同步控制接口实现主通道接收机与阵列处理板以及辅通道接收机上的连接，主通道接收机上设有第一主RS485收发电路、第二主RS485收发电路、时码转换模块、同步控制模块和主拨码开关，并通过第二主RS485收发电路、同步控制模块和主拨码开关构成第一同步控制接口，阵列处理板和辅通道接收机上均设有从RS485收发电路、从拨码开关和同步逻辑处理模块组成并共同构成第二同步控制接口，主通道接收机和辅通道接收机通过各自的高速AURORA光口将数据打包传输到阵列处理板，传输的数据包括1路宽带相位数据、4路窄带IQ数据和48路话音DDC的IQ数据。
第一同步控制接口上设有4对RS485差分线，且分别用于主通道接收机输出时标信息、同步控制命令和同步脉冲并输入各个辅通道按分配的时隙返回的状态信息(包括AD能量检测状态)。
1路宽带相位数据在最大带宽200MHz时的采样速率为256Mp/s，每个样点的位宽为16bit，则最大流量为256X2＝512MB/s＝4096Mb/s，加上包头信息后，增加3.03％的流量,实际传输速率4096*1.0303＝4224Mb/s，接收带宽为200M，频率分辨率为3.125k，最大一帧相位数据(16bits＝2B)样点数为256/0.003125＝81920，AURORA按2112B为一个子包长度的方式传输，那么一帧相位数据(16bits＝2B)子包数为256/0.003125/1024＝80，每个子包有1024个样点的相位值，分辨率为3.125k时的数据采样时间长度为1/3.125＝320us，每个子包传输的时间小于4us，本实施例要求AURORA的传输速率大于2112*8/4＝4.224Gbs/s)。
4路窄带IQ数据包括9种带宽，其中最大带宽为5MHz时的IQ数据采样速率为6.4Mp/s，每个样点的位宽为I、Q分别为16bit，则数据最大流量为6.4X4＝25.6MB/s＝204.8Mb/s，AURORA传输4路数据所需传输速率为4*204.8＝819.2Mb/s，加上包头信息后，增加3.03％的流量,实际传输速率要求819.2*1.0303＝844.0218Mb/s。
48路话音DDC的IQ数据包括14种带宽，其中最大带宽为25kHz时的IQ数据采样速率为32kp/s，每个样点的位宽为I、Q分别为32bit，则数据最大流量为32X8＝256kB/s＝2048kb/s，AURORA传输48路数据所需传输速率为48*2048＝98.304Mb/s，加上包头信息后，增加3.03％的流量，实际传输速率要求98.304*1.0303＝101.2826Mb/s。
本实施例中各接收通道通过AURORA传输的三种数据总流量为4224+844.0218+101.2826＝5169.3044Mb/s，AURORA的最大传输速率为10gb/s，满足传输速度要求。
如图2所示，第一同步控制接口利用SYNC_TXD_CODE差分对传输主机通过秒脉冲、时码信号和毫秒计数器产生的时码信号，时码信号保含：年、月、日、时、分秒和毫秒，采用UART串行通信；
利用SYNC_TXD差分对传输主机同步控制接口输出的命令信息，广播到其它从接收机，命令信息以5Mbaud的速率传输，采用8位UART通讯协议，通讯格式如图3所示；
利用SYNC_PULSE差分对传输主同步控制接口输出的命令信息后的同步脉冲信号，由于指令传输使用异步的通讯协议，配合同步脉冲后共同实现同步指令传输，保证指令同步到达各设备；
利用SYNC_RXD差分对传输各辅机上报给主机的状态信息，由于有多个辅通道接收机共用1对差分对信号线，需要给每个辅通道接收机分配时隙，在上电初始化时主通道接收机会根据辅通道接收机数量分配时隙给每个辅通道接收机，每个时隙的宽度为1个同步时钟周期(320us)，辅通道接收机的同步逻辑处理模块通过监测同步时钟以确定在分配给本接收机的时隙内上传状态信息，主通道接收同样通过时隙位置确定所收信息来自哪个接收机。
参见图4，本实施例中，数据打包包括各通道数据打包和阵列板数据打包两个层面，各通道传输的数据存储在各通道板缓存内，每个通道需要传输53路数据，每种数据需要两个2112字节缓存，两个缓存乒乓切换工作，数据传输过程中可以同时存储数据，保证数据的连续性不丢失，通道板共需53*2112*2字节的缓存，只有当第二个缓存数据存满之前第一个缓存数据传输完成，才能保证缓存不会溢出而丢数，53路的数据采样率不同，采样率高的收集满缓存所需要的时间短，反之低速率的收满缓存时间长，为了防止高速率的数据溢出，应该优先传输，阵列板具有优先级仲裁机制，通过同步控制口返回的各通道数据的准备状态，触发优先级高的数据先传输，保证所有数据都能及时传输，AURORA接收缓存将5个通道的IQ数据按同一时刻同一路数据组包，交给校正和波束合成处理模块处理后交给发送队列缓存模块由万兆网输出，接收缓存组包和发送缓存队列模块将寄存器状态以及数据处理状态通知优先级仲裁机制，优先级仲裁机制根据数据处理和万兆网络发送数据状态限制接收缓存组包是否限制接收通道发送数据，起到限流的作用，避免53路数据同时到达，而数据处理和万兆网发送不过来造成缓存溢出数据丢失的问题。
实施例二
参见图5，本实施例提供了一种阵列接收机多路DDC同步采集输出的实现方法，包括以下步骤：
步骤一：主通道接收机中的同步控制模块接收同步控制信号后产生各子模块的同步控制信号，利用同步控制信号分别对各自模块进行同步控制，包括AD数据接收模块复位、寄存器复位、射频增益控制调整、DDR3缓存复位、宽带DDC复位、信道化DDC复位、宽带频谱计算同步复位、48路语音DDC分别同步复位、4路数字DDC分别同步复位以及组包控制模块同步复位；
步骤二：各自模块得到同步控制时各通道收到同步指令，各同步模块根据同步指令做同步处理，如射频增益需要同步，统一同时调整，某一路数字DDC频率或带宽改变时，对该路DDC的NCO、滤波器、抽取率等参数同步重置，同时清空IQ数据打包缓存，通过同步触发保证各通道的数据同时采集和传输。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种阵列接收机多路DDC同步采集输出系统，其特征在于：包括主通道接收机、阵列处理板和辅通道接收机，所述主通道接收机和辅通道接收机上均设有由射频和数字处理模块组成的接收通道，所述主通道接收机通过第一同步控制接口与阵列处理板以及辅通道接收机上的第二同步控制接口连接，所述主通道接收机上设有第一主RS485收发电路、第二主RS485收发电路、时码转换模块、同步控制模块和主拨码开关，所述第一同步控制接口由主通道接收机上的第二主RS485收发电路、同步控制模块和主拨码开关组成，所述阵列处理板和辅通道接收机上的第二同步控制接口连接由从RS485收发电路、从拨码开关和同步逻辑处理模块组成，所述主通道接收机和辅通道接收机通过各自的高速AURORA光口将数据打包传输到阵列处理板，传输的数据包括1路宽带相位数据、4路窄带IQ数据和48路话音DDC的IQ数据。
2.根据权利要求1所述的一种阵列接收机多路DDC同步采集输出系统，其特征在于：所述第一同步控制接口上设有4对RS485差分线，且分别用于主通道接收机输出时标信息、同步控制命令和同步脉冲并输入各个辅通道按分配的时隙返回的状态信息。
3.根据权利要求1所述的一种阵列接收机多路DDC同步采集输出系统，其特征在于：所述1路宽带相位数据在最大带宽200MHz时的采样速率为256Mp/s，每个样点的位宽为16bit，则最大流量为256X2＝512MB/s＝4096Mb/s。
4.根据权利要求1所述的一种阵列接收机多路DDC同步采集输出系统，其特征在于：所述4路窄带IQ数据包括9种带宽，其中最大带宽为5MHz时的IQ数据采样速率为6.4Mp/s，每个样点的位宽为I、Q分别为16bit，则数据最大流量为6.4X4＝25.6MB/s＝204.8Mb/s。
5.根据权利要求1所述的一种阵列接收机多路DDC同步采集输出系统，其特征在于：所述48路话音DDC的IQ数据包括14种带宽，其中最大带宽为25kHz时的IQ数据采样速率为32kp/s，每个样点的位宽为I、Q分别为32bit，则数据最大流量为32X8＝256kB/s＝2048kb/s。
6.根据权利要求1所述的一种阵列接收机多路DDC同步采集输出系统，其特征在于：所述第一同步控制接口利用SYNC_TXD_CODE差分对传输主机通过秒脉冲、时码信号和毫秒计数器产生的时码信号，利用SYNC_TXD差分对传输主机同步控制接口输出的命令信息，利用SYNC_PULSE差分对传输主同步控制接口输出的命令信息后的同步脉冲信号，利用SYNC_RXD差分对传输各辅机上报给主机的状态信息。
7.一种阵列接收机多路DDC同步采集输出的实现方法，其特征在于，包括以下步骤：
步骤一：主通道接收机中的同步控制模块接收同步控制信号后产生各子模块的同步控制信号，并将数据打包传输，利用同步控制信号分别对各自模块进行同步控制；
步骤二：各自模块得到同步控制时各通道收到同步指令，各同步模块根据同步指令做同步处理，通过同步触发保证各通道的数据同时采集和传输。
8.根据权利要求7所述的一种阵列接收机多路DDC同步采集输出的实现方法，其特征在于：所述步骤一中，对各自模块进行同步控制包括AD数据接收模块复位、寄存器复位、射频增益控制调整、DDR3缓存复位、宽带DDC复位、信道化DDC复位、宽带频谱计算同步复位、48路语音DDC分别同步复位、4路数字DDC分别同步复位以及组包控制模块同步复位。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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