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CN116110796A - 集成sbd的碳化硅sgt-mosfet及其制备方法 - Google Patents

集成sbd的碳化硅sgt-mosfet及其制备方法 Download PDF

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CN116110796A
CN116110796A CN202310401944.9A CN202310401944A CN116110796A CN 116110796 A CN116110796 A CN 116110796A CN 202310401944 A CN202310401944 A CN 202310401944A CN 116110796 A CN116110796 A CN 116110796A
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Abstract

本发明涉及功率半导体技术领域，提出一种集成SBD的碳化硅SGT‑MOSFET及其制备方法，方法包括：提供衬底，在衬底上表面依次生长N‑型漂移区、P‑型掺杂区、N+型掺杂区和P+型掺杂区，P+型掺杂区位于N+型掺杂区外围；刻蚀栅极沟槽；在栅极沟槽底部拐角形成P+型掺杂区；在N+型掺杂区上形成第一欧姆接触区；在栅极沟槽底面氧化层上形成肖特基接触区；在肖特基接触区上方沉积氧化层，并在氧化层上形成屏蔽栅；在屏蔽栅层上方形成控制栅；控制栅沿着竖直方向布置，控制栅的下端与屏蔽栅间隔布置，控制栅与P‑型掺杂区相对布置，控制栅侧面与P‑型掺杂区间隔布置；在衬底的下表面形成第二欧姆接触区。

Description

集成SBD的碳化硅SGT-MOSFET及其制备方法
技术领域
本发明涉及功率半导体技术领域，尤其涉及一种集成SBD的碳化硅SGT-MOSFET及其制备方法。
背景技术
功率器件拥有高开关速度，高耐压，良好的热稳定性等一系列的优点。当前已在各类复杂工作环境下得到广泛的应用，如工业控制、电源、便携式电器、消费电子、汽车电子以及航空、航天等领域。以SiC为代表的第三代半导体材料，以其优良的材料特性成为制备高压、高温、大功率、抗辐射电力电子器件的理想材料。
现有的SiC MOSFET的反向恢复特性差，反向恢复峰值电流Irm、反向恢复时间Trr以及反向恢复电荷Qrr均较大，严重影响SiC MOSFET的开关速度以及开关损耗。并且，现有的SiC MOSFET的米勒电容Cgd和栅极电荷Qg较大，开关损耗高，导致器件在高频和大功率应用中功耗较大，会大大增加器件的使用成本。不仅如此，现有的SiC MOSFET比导通电阻较高，击穿电压低一些；现有的SiC MOSFET的体二极管在反向续流状态下会发生电导调制作用。
发明内容
本发明的目的在于解决背景技术中的至少一个技术问题，提供一种集成SBD的碳化硅SGT-MOSFET及其制备方法。
为实现上述目的，本发明提供一种集成SBD的碳化硅SGT-MOSFET的制备方法，包括：
提供碳化硅衬底，在碳化硅衬底的一个表面上生长N-型漂移区；
在N-型漂移区上进行Al离子注入形成P-型掺杂区；
在P-型掺杂区上进行N离子注入形成N+型掺杂区；
在P-型掺杂区上进行Al离子注入形成P+型掺杂区，P+型掺杂区位于N+型掺杂区外围；
在N+型掺杂区、P-型掺杂区和N-型漂移区上刻蚀栅极沟槽；
在栅极沟槽底部的拐角处进行Al离子注入形成P+型掺杂区；
在N+型掺杂区上进行金属沉积形成第一欧姆接触区；
在栅极沟槽的底面和侧面沉积第一氧化层和第二氧化层，在底面的第一氧化层上开孔沉积SBD形成肖特基接触区；
在肖特基接触区上方沉积第三氧化层，并在第三氧化层上开孔沉积掺杂多晶硅，形成屏蔽栅；
在屏蔽栅层上方沉积第四氧化层，然后在该第四氧化层上方沉积掺杂多晶硅，形成控制栅；
其中，控制栅沿着竖直方向布置，控制栅的下端与屏蔽栅之间通过第四氧化层间隔布置，控制栅的侧面与P-型掺杂区相对布置，控制栅的侧面与P-型掺杂区之间通过第二氧化层间隔布置；
在碳化硅衬底的另一个表面上沉积金属形成第二欧姆接触区。
根据本发明的一个方面，所述控制栅与所述屏蔽栅之间的第四氧化层的厚度为1-5um。
根据本发明的一个方面，所述控制栅与所述P-型掺杂区之间的第二氧化层的厚度为10-100nm。
根据本发明的一个方面，所述碳化硅衬底的厚度为150μm。
根据本发明的一个方面，所述第一氧化层、所述第二氧化层、所述第三氧化层和所述第四氧化层的材料均为SiO2。
为实现上述目的，本发明还提供一种集成SBD的碳化硅SGT-MOSFET，包括：
碳化硅衬底；
N-型漂移区，设置在所述碳化硅衬底的一个表面上；
P-型掺杂区，设置在所述N-型漂移区上；
N+型掺杂区，设置在所述P-型掺杂区上；
P+型掺杂区，设置在所述P-型掺杂区上，所述P+型掺杂区位于所述N+型掺杂区外围；
所述N+型掺杂区、所述P-型掺杂区和所述N-型漂移区上设置栅极沟槽；
所述栅极沟槽底部的拐角处设置P+型掺杂区；
所述N+型掺杂区上设置第一欧姆接触区；
所述栅极沟槽的底面和侧面设置第一氧化层和第二氧化层，底面的第一氧化层上设有安装孔，所述安装孔中设置SBD形成肖特基接触区；
所述肖特基接触区上方设置第三氧化层，并在该第三氧化层上设置屏蔽栅；
所述屏蔽栅层上方具有第四氧化层，在该第四氧化层上方设置控制栅；
其中，控制栅沿着竖直方向布置，控制栅的下端与屏蔽栅之间通过第四氧化层间隔布置，控制栅的侧面与P-型掺杂区相对布置，控制栅的侧面与P-型掺杂区之间通过第二氧化层间隔布置；
所述碳化硅衬底的另一个表面上设置第二欧姆接触区。
根据本发明的一个方案，本发明主要通过栅极沟槽下面两侧的P+型掺杂区保护拐角处的氧化层，从而提高整个沟槽MOSFET的可靠性，同时两侧的P+型掺杂区也可以降低集成在沟槽MOSFET内部的SBD在栅极关断情况下的漏电，减少整个芯片的能源损耗。集成在沟槽底部的SBD可以优化传统MOSFET的体二极管抗浪涌能力低的问题，而且反向续流能力也得到加强。SBD上部连接着屏蔽栅，由于屏蔽栅与源极相连，长条的屏蔽栅可以在器件内部起一个场板的作用，调节器件内部的场强，增加整个MOSFET器件的耐压，此外由于屏蔽栅阻隔了栅极与漏极之间的交叠面积，从而可以大大提高MOSFET的开关频率。屏蔽栅上面沿着栅极沟槽的侧壁分别生长了两条控制栅（分裂栅），控制栅控制着MOSFET器件的开关，控制栅与传统的沟槽栅相比，栅极电容Cgs更低，开关频率更快，能耗更低。
根据本发明的一个方案，控制栅与屏蔽栅之间的第四氧化层的厚度为1-5um。控制栅与P-型掺杂区之间的第二氧化层的厚度为10-100nm。控制栅和屏蔽栅的厚度有讲究，较厚时将影响整个MOSFET器件的耐压，较薄时会出现栅极与源极击穿，降低可靠性，本发明的设计在保证了栅源不被击穿的情况下，器件耐压得到了提升，均衡了两个参数。控制栅和P-型掺杂区的之间的第二氧化层决定了器件的开关频率及阈值电压，对器件的电学性能有影响，本发明在保证氧化层（栅氧层）质量的情况下，提升了器件的开关频率，并控制阈值电压在2.5V。
根据本发明的方案，本发明旨在提供一种集成SBD的碳化硅SGT-MOSFET，传统槽式单栅结构MOSFET在耐压、导通电阻、电容、开关速率等MOSFET主体性能参数上，比起SGT-MOSFET还存在较大的不足。本发明提供的集成SBD的碳化硅SGT-MOSFET由于屏蔽栅的加入，可以适当提高漂移区浓度，减小漂移区电阻，提高耐压并降低比导通电阻，此外屏蔽栅电极的引入隔离了控制栅和漏极，极大的降低了栅漏电容即米勒电容，从而大大提高MOSFET的开关速率。
进一步地，本发明集成肖特基二极管SBD的SGT-MOSFET具有势垒低，启动压降低，单极导电特点，以SBD作为MOSFET体二极管在小电流续流情况下，可以做到仅由SBD开启并续流，PiN体二极管不开启的效果，因而不存在电导调制效应，反向恢复电流和电荷均可以得到降低，在交流电路中，器件工作速度可以得到显著提升，降低切换损耗。
进一步地，在本发明中，集成SBD的碳化硅SGT-MOSFET不仅可以通过引入屏蔽栅（SGT）在体内起到场板作用，正向阻断时辅助漂移区耗尽，达到更高的击穿电压Vbr，而且屏蔽栅隔离了控制栅和漏极，极大的降低了栅漏电容Cgd，即米勒电容，有效的提高了MOSFET的开关速率，从而降低了开关损耗。此外引入的SBD势垒更低，启动电压降低，在小电流续流的情况下，可以做到仅SBD开启续流，反向恢复电流和电荷均可以得到降低，进一步降低切换损耗。
根据本发明的上述方案，在相同击穿电压情况下，通过引入屏蔽栅提高漂移区的掺杂浓度，从而降低漂移区的导通电阻；SGT-MOSFET的屏蔽栅可以有效降低栅漏电容和栅极电荷，提升开关频率；由于栅楼电容和栅极电荷的降低，开关时间减少，每次开关所损耗的能量更低；集成了SBD在MOSFET内部则无需外接SBD，降低了整个芯片封装成本。
进一步地，关于提升耐压，本发明的MOSFET在同样的外延参数条件下，耐压会得到一定的提高，或是在相同耐压下，提升外延掺杂浓度也可以降低导通电阻。
关于提升开关频率，降低MOSFET器件开关损耗，本发明的SGT-MOSFET相对于Trench结构，具有低栅极电荷Qg的特点，屏蔽栅结构的引入，可以降低MOSFET的米勒电容Cgd达十倍以上，有助于降低器件在开关电源应用中的开关损耗。
集成的SBD可以代替MOSFET体二极管作为续流通道，在交流电路中，器件工作速度可以得到显著提升，切换损耗也得到了降低，嵌入SBD的MOSFET可以大大提升续流能力，工作速度提升，损耗降低。
附图说明
图1示意性表示根据本发明的一种实施方式的集成SBD的碳化硅SGT-MOSFET的截面图。
具体实施方式
现在将参照示例性实施例来论述本发明的内容。应当理解，论述的实施例仅是为了使得本领域普通技术人员能够更好地理解且因此实现本发明的内容，而不是暗示对本发明的范围的任何限制。
如本文中所使用的，术语“包括”及其变体要被解读为意味着“包括但不限于”的开放式术语。术语“基于”要被解读为“至少部分地基于”。术语“一个实施例”和“一种实施例”要被解读为“至少一个实施例”。
图1示意性表示根据本发明的一种实施方式的集成SBD的碳化硅SGT-MOSFET的截面图。结合图1所示，在本实施方式中，根据本发明的集成SBD的碳化硅SGT-MOSFET的制备方法，包括以下步骤：
碳化硅衬底1，在碳化硅衬底1的一个表面（图1中上表面）上生长N-型漂移区2；
在N-型漂移区2上进行Al离子注入形成P-型掺杂区3；
在P-型掺杂区3上进行N离子注入形成N+型掺杂区4；
在P-型掺杂区3上进行Al离子注入形成P+型掺杂区5，P+型掺杂区5位于N+型掺杂区4外围；
在N+型掺杂区4、P-型掺杂区3和N-型漂移区2上刻蚀栅极沟槽6；
在栅极沟槽6底部的拐角处进行Al离子注入形成P+型掺杂区7；
在N+型掺杂区4上进行金属沉积形成第一欧姆接触区8；
在栅极沟槽6的底面和侧面沉积第一氧化层9和第二氧化层14，在底面的第一氧化层9上开孔沉积SBD形成肖特基接触区10；
在肖特基接触区10上方沉积第三氧化层15，并在第三氧化层15上开孔沉积掺杂多晶硅，形成屏蔽栅11（SGT）；
在屏蔽栅11上方沉积第四氧化层16，然后在该第四氧化层16上方沉积掺杂多晶硅，形成控制栅12；
其中，控制栅12沿着竖直方向布置，控制栅12的下端与屏蔽栅11之间通过第四氧化层16间隔布置，控制栅12的侧面与P-型掺杂区3相对布置，控制栅12的侧面与P-型掺杂区3之间通过第二氧化层14间隔布置；
在碳化硅衬底1的另一个表面（图1中下表面）上沉积金属形成第二欧姆接触区13。
需要说明的是，在栅极沟槽6中布置肖特基接触区10、屏蔽栅11和控制栅12时，均为先在栅极沟槽6中沉积相应的氧化层，然后在氧化层的相应位置（通过在氧化层的相应位置开孔或者直接在沉积的氧化层上方的相应位置）沉积肖特基接触区10、屏蔽栅11或控制栅12。在本实施方式中，肖特基接触区10与屏蔽栅11相互接触，控制栅12与屏蔽栅11之间通过第四氧化层16间隔布置。
根据本发明的上述方案，本发明主要通过栅极沟槽6下面两侧的P+型掺杂区7保护拐角处的氧化层（第一氧化层9和第二氧化层14），从而提高整个沟槽MOSFET的可靠性，同时两侧的P+型掺杂区7也可以降低集成在沟槽MOSFET内部的SBD在栅极关断情况下的漏电，减少整个芯片的能源损耗。集成在沟槽底部的SBD可以优化传统MOSFET的体二极管抗浪涌能力低的问题，而且反向续流能力也得到加强。SBD上部连接着屏蔽栅11，由于屏蔽栅11与源极相连，长条的屏蔽栅11可以在器件内部起一个场板的作用，调节器件内部的场强，增加整个MOSFET器件的耐压，此外由于屏蔽栅11阻隔了栅极与漏极之间的交叠面积，从而可以大大提高MOSFET的开关频率。屏蔽栅11上面沿着栅极沟槽6的侧壁分别生长了两条控制栅12（分裂栅），控制栅12控制着MOSFET器件的开关，控制栅12与传统的沟槽栅相比，Cgs更低，开关频率更快，能耗更低。
进一步地，在本实施方式中，控制栅12与屏蔽栅11之间的第四氧化层16的厚度为1-5um。控制栅12与P-型掺杂区3之间的第二氧化层14的厚度为10-100nm。
根据本发明的上述方案，控制栅12和屏蔽栅11的厚度有讲究，较厚时将影响整个MOSFET器件的耐压，较薄时会出现栅极与源极击穿，降低可靠性，本发明的设计在保证了栅源不被击穿的情况下，器件耐压得到了提升，均衡了两个参数。控制栅12和P-型掺杂区3之间的第二氧化层14决定了器件的开关频率及阈值电压，对器件的电学性能有影响，本发明在保证氧化层（栅氧层）质量的情况下，提升了器件的开关频率，并控制阈值电压在2.5V。
进一步地，在本实施方式中，碳化硅衬底1的厚度为150μm。如此设置，可以保证碳化硅衬底1的平整度及裂片风险较低。
进一步地，在本实施方式中，上述各个氧化层的材料均为SiO2。
为实现上述目的，本发明还提供一种集成SBD的碳化硅SGT-MOSFET，根据上述集成SBD的碳化硅SGT-MOSFET的制备方法制备得到，具体包括：
碳化硅衬底1；
N-型漂移区2，设置在碳化硅衬底1的一个表面上；
P-型掺杂区3，设置在N-型漂移区2上；
N+型掺杂区4，设置在P-型掺杂区3上；
P+型掺杂区5，设置在P-型掺杂区3上，P+型掺杂区5位于N+型掺杂区4外围；
N+型掺杂区4、P-型掺杂区3和N-型漂移区2上设置栅极沟槽6；
栅极沟槽6底部的拐角处设置P+型掺杂区7；
N+型掺杂区4上设置第一欧姆接触区8；
栅极沟槽6的底面和侧面设置第一氧化层9和第二氧化层14，底面的第一氧化层9上设有安装孔，安装孔中设置SBD形成肖特基接触区10；
肖特基接触区10上方设置第三氧化层15，并在该第三氧化层15上设置屏蔽栅11；
屏蔽栅11上方具有第四氧化层16，在该第四氧化层16上方设置控制栅12；
其中，控制栅12沿着竖直方向布置，控制栅12的下端与屏蔽栅11之间通过第四氧化层16间隔布置，控制栅12的侧面与P-型掺杂区3相对布置，控制栅12的侧面与P-型掺杂区3之间通过第二氧化层14间隔布置；
碳化硅衬底1的另一个表面上设置第二欧姆接触区13。
需要说明的是，在栅极沟槽6中布置肖特基接触区10、屏蔽栅11和控制栅12时，均为先在栅极沟槽6中沉积相应的氧化层，然后在氧化层的相应位置（通过在氧化层的相应位置开孔或者直接在沉积的氧化层上方的相应位置）沉积肖特基接触区10、屏蔽栅11或控制栅12。在本实施方式中，肖特基接触区10与屏蔽栅11相互接触，控制栅12与屏蔽栅11之间通过第四氧化层16间隔布置。
根据本发明的上述方案，本发明主要通过栅极沟槽6下面两侧的P+型掺杂区7保护拐角处的氧化层（第一氧化层9和第二氧化层14），从而提高整个沟槽MOSFET的可靠性，同时两侧的P+型掺杂区7也可以降低集成在沟槽MOSFET内部的SBD在栅极关断情况下的漏电，减少整个芯片的能源损耗。集成在沟槽底部的SBD可以优化传统MOSFET的体二极管抗浪涌能力低的问题，而且反向续流能力也得到加强。SBD上部连接着屏蔽栅11，由于屏蔽栅11与源极相连，长条的屏蔽栅11可以在器件内部起一个场板的作用，调节器件内部的场强，增加整个MOSFET器件的耐压，此外由于屏蔽栅11阻隔了栅极与漏极之间的交叠面积，从而可以大大提高MOSFET的开关频率。屏蔽栅11上面沿着栅极沟槽6的侧壁分别生长了两条控制栅12（分裂栅），控制栅12控制着MOSFET器件的开关，控制栅12与传统的沟槽栅相比，Cgs更低，开关频率更快，能耗更低。
进一步地，在本实施方式中，控制栅12与屏蔽栅之间的第四氧化层16的厚度为1-5um。控制栅12与P-型掺杂区3之间的第二氧化层14的厚度为10-100nm。
根据本发明的上述方案，控制栅12和屏蔽栅11的厚度有讲究，较厚时影响整个MOSFET器件的耐压，较薄时会出现栅极与源极击穿，降低可靠性，本发明的设计在保证了栅源不被击穿的情况下，器件耐压得到了提升，均衡了两个参数。控制栅12和P-型掺杂区3之间的第二氧化层14决定了器件的开关频率及阈值电压，对器件的电学性能有影响，本发明在保证氧化层（栅氧层）质量的情况下，提升了器件的开关频率，并控制阈值电压在2.5V。
进一步地，在本实施方式中，碳化硅衬底1的厚度为150μm。如此设置，可以保证碳化硅衬底1的平整度及裂片风险较低。
根据本发明的上述方案，本发明旨在提供一种集成SBD的碳化硅SGT-MOSFET，传统槽式单栅结构MOSFET在耐压、导通电阻、电容、开关速率等MOSFET主体性能参数上，比起SGT-MOSFET还存在较大的不足。本发明提供的集成SBD的碳化硅SGT-MOSFET由于屏蔽栅的加入，可以适当提高漂移区浓度，减小漂移区电阻，提高耐压并降低比导通电阻，此外屏蔽栅电极的引入隔离了控制栅和漏极，极大的降低了栅漏电容即米勒电容，从而大大提高MOSFET的开关速率。
进一步地，本发明集成肖特基二极管SBD的SGT-MOSFET具有势垒低，启动压降低，单极导电特点，以SBD作为MOSFET体二极管在小电流续流情况下，可以做到仅由SBD开启并续流，PiN体二极管不开启的效果，因而不存在电导调制效应，反向恢复电流和电荷均可以得到降低，在交流电路中，器件工作速度可以得到显著提升，降低切换损耗。
进一步地，在本发明中，集成SBD的碳化硅SGT-MOSFET不仅可以通过引入屏蔽栅（SGT）在体内起到场板作用，正向阻断时辅助漂移区耗尽，达到更高的击穿电压Vbr，而且屏蔽栅隔离了控制栅和漏极，极大的降低了栅漏电容Cgd，即米勒电容，有效的提高了MOSFET的开关速率，从而降低了开关损耗。此外引入的SBD势垒更低，启动电压降低，在小电流续流的情况下，可以做到仅SBD开启续流，反向恢复电流和电荷均可以得到降低，进一步降低切换损耗。
根据本发明的上述方案，在相同击穿电压情况下，通过引入屏蔽栅提高漂移区的掺杂浓度，从而降低漂移区的导通电阻；SGT-MOSFET的屏蔽栅可以有效降低栅漏电容和栅极电荷，提升开关频率；由于栅楼电容和栅极电荷的降低，开关时间减少，每次开关所损耗的能量更低；集成了SBD在MOSFET内部则无需外接SBD，降低了整个芯片封装成本。
进一步地，关于提升耐压，本发明的MOSFET在同样的外延参数条件下，耐压会得到一定的提高，或是在相同耐压下，提升外延掺杂浓度也可以降低导通电阻。
关于提升开关频率，降低MOSFET器件开关损耗，本发明的SGT-MOSFET相对于Trench结构，具有低Qg的特点，屏蔽栅结构的引入，可以降低MOSFET的米勒电容Cgd达十倍以上，有助于降低器件在开关电源应用中的开关损耗。
集成的SBD可以代替MOSFET体二极管作为续流通道，在交流电路中，器件工作速度可以得到显著提升，切换损耗也得到了降低，嵌入SBD的MOSFET可以大大提升续流能力，工作速度提升，损耗降低。
最后说明的是，以上优选实施例仅用以说明本发明的技术方案而非限制，尽管通过上述优选实施例已经对本发明进行了详细的描述，但本领域技术人员应当理解，可以在形式上和细节上对其作出各种各样的改变，而不偏离本发明权利要求书所限定的范围。

Claims (6)

1.集成SBD的碳化硅SGT-MOSFET的制备方法，其特征在于，包括：
提供碳化硅衬底，在碳化硅衬底的一个表面上生长N-型漂移区；
在N-型漂移区上进行Al离子注入形成P-型掺杂区；
在P-型掺杂区上进行N离子注入形成N+型掺杂区；
在P-型掺杂区上进行Al离子注入形成P+型掺杂区，P+型掺杂区位于N+型掺杂区外围；
在N+型掺杂区、P-型掺杂区和N-型漂移区上刻蚀栅极沟槽；
在栅极沟槽底部的拐角处进行Al离子注入形成P+型掺杂区；
在N+型掺杂区上进行金属沉积形成第一欧姆接触区；
在栅极沟槽的底面和侧面沉积第一氧化层和第二氧化层，在底面的第一氧化层上开孔沉积SBD形成肖特基接触区；
在肖特基接触区上方沉积第三氧化层，并在第三氧化层上开孔沉积掺杂多晶硅，形成屏蔽栅；
在屏蔽栅上方沉积第四氧化层，然后在该第四氧化层上方沉积掺杂多晶硅，形成控制栅；
其中，控制栅沿着竖直方向布置，控制栅的下端与屏蔽栅之间通过第四氧化层间隔布置，控制栅的侧面与P-型掺杂区相对布置，控制栅的侧面与P-型掺杂区之间通过第二氧化层间隔布置；
在碳化硅衬底的另一个表面上沉积金属形成第二欧姆接触区。
2.根据权利要求1所述的集成SBD的碳化硅SGT-MOSFET的制备方法，其特征在于，所述控制栅与所述屏蔽栅之间的第四氧化层的厚度为1-5um。
3.根据权利要求1所述的集成SBD的碳化硅SGT-MOSFET的制备方法，其特征在于，所述控制栅与所述P-型掺杂区之间的第二氧化层的厚度为10-100nm。
4.根据权利要求1所述的集成SBD的碳化硅SGT-MOSFET的制备方法，其特征在于，所述碳化硅衬底的厚度为150μm。
5.根据权利要求1-4中任一项所述的集成SBD的碳化硅SGT-MOSFET的制备方法，其特征在于，所述第一氧化层、所述第二氧化层、所述第三氧化层和所述第四氧化层的材料均为SiO2。
6.集成SBD的碳化硅SGT-MOSFET，其特征在于，包括：
碳化硅衬底；
N-型漂移区，设置在所述碳化硅衬底的一个表面上；
P-型掺杂区，设置在所述N-型漂移区上；
N+型掺杂区，设置在所述P-型掺杂区上；
P+型掺杂区，设置在所述P-型掺杂区上，所述P+型掺杂区位于所述N+型掺杂区外围；
所述N+型掺杂区、所述P-型掺杂区和所述N-型漂移区上设置栅极沟槽；
所述栅极沟槽底部的拐角处设置P+型掺杂区；
所述N+型掺杂区上设置第一欧姆接触区；
所述栅极沟槽的底面和侧面设置第一氧化层和第二氧化层，底面的第一氧化层上设有安装孔，所述安装孔中设置SBD形成肖特基接触区；
所述肖特基接触区上方设置第三氧化层，并在该第三氧化层上设置屏蔽栅；
所述屏蔽栅上方具有第四氧化层，在该第四氧化层上方设置控制栅；
其中，控制栅沿着竖直方向布置，控制栅的下端与屏蔽栅之间通过第四氧化层间隔布置，控制栅的侧面与P-型掺杂区相对布置，控制栅的侧面与P-型掺杂区之间通过第二氧化层间隔布置；
所述碳化硅衬底的另一个表面上设置第二欧姆接触区。
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