CN116031307A - 阵列基板及其制作方法 - Google Patents

Abstract

本申请公开了一种阵列基板及其制作方法。该阵列基板包括衬底层、有源层、介电绝缘层、源漏极层和顶部栅极层。所述有源层设有位于两端的源极接触区和漏极接触区，以及位于所述源极接触区和所述漏极接触区之间的沟道区；其中所述源极接触区的厚度和所述漏极接触区的厚度均大于所述沟道区的厚度；所述沟道区内还设有沟道重掺杂区，所述沟道重掺杂区与所述漏极接触区的间距小于与所述源极接触区的间距。本申请通过增加源极接触区和漏极接触区的厚度降低漏极电场强度，设置所述沟道重掺杂区邻近所述漏极接触区使得漏极接触区碰撞离化产生的空穴被有效中和，减弱寄生双极结型晶体管效应，降低扭曲效应。

Description

阵列基板及其制作方法

技术领域

本申请涉及显示技术领域，具体涉及一种阵列基板及其制作方法。

背景技术

低温多晶硅薄膜晶体管(poly-Si TFT)是液晶显示器(Liquid Crystal Display，LCD)和有机发光二极管(Organic Light-Emitting Diode，OLED)等显示装置有源驱动、周边电路的关键部件。而低温多晶硅薄膜晶体管中过高的漏极电场强度(drain electricfield，DEF)会严重降低低温多晶硅薄膜晶体管器件的性能，比如其引起的碰撞离化(impact ionization)会造成扭曲效应(kink effect)、关态漏电流增大造成面板分辨率降低。

因此，目前的低温多晶硅薄膜晶体管由于存在过高的漏极电场强度，导致开态电流低，存在扭曲效应，造成薄膜晶体管的电学性能的缺陷。

发明内容

本申请实施例提供一种阵列基板及其制作方法，可以降低漏极电场强度，减弱扭曲效应，提高薄膜晶体管的电学性能。

本申请实施例中提供一种阵列基板，包括：

衬底层；

有源层，设于所述衬底层上；所述有源层设有位于两端的源极接触区和漏极接触区，以及位于所述源极接触区和所述漏极接触区之间的沟道区；其中所述源极接触区的厚度和所述漏极接触区的厚度均大于所述沟道区的厚度；所述沟道区内还设有沟道重掺杂区，所述沟道重掺杂区与所述漏极接触区的间距小于与所述源极接触区的间距；

介电绝缘层，设于所述衬底层上且完全覆盖所述有源层；

源漏极层，设于所述介电绝缘层上，且电性连接至所述源极接触区和所述漏极接触区；以及

顶部栅极层，设于所述介电绝缘层上且对应所述沟道区设置。

在一些实施例中，所述源极接触区的厚度和所述漏极接触区的厚度相等，所述源极接触区的厚度和所述漏极接触区的厚度为所述沟道区的厚度的1.3倍至2倍。

在一些实施例中，所述源极接触区包括源极重掺杂区和源极低掺杂区，所述源极低掺杂区与所述沟道区相邻设置；所述漏极接触区包括漏极重掺杂区和漏极低掺杂区，所述漏极低掺杂区与所述沟道区相邻设置；所述顶部栅极层与所述源极低掺杂区和所述漏极低掺杂区对应设置。

在一些实施例中，所述顶部栅极层的一端与所述源极重掺杂区和所述源极低掺杂区分界线齐平，所述顶部栅极层的另一端与所述漏极重掺杂区和所述漏极低掺杂区分界线齐平；所述顶部栅极层呈阶梯状覆盖在所述介电绝缘层上。

在一些实施例中，所述顶部栅极层还设有通孔，所述通孔与所述沟道重掺杂区对应设置。

在一些实施例中，所述阵列基板还包括：层间绝缘层，设于所述介电绝缘层上且完全覆盖所述顶部栅极层；所述源漏极层设于所述层间绝缘层上；所述层间绝缘层和所述介电绝缘层上在对应所述源极重掺杂区位置设有源极过孔，在对应所述漏极重掺杂区位置设有漏极过孔；所述源漏极层包括源极和漏极，所述源极设置在所述源极接触区上方并通过所述源极过孔与所述源极接触区相连，所述漏极设置在所述漏极接触区的上方并通过所述漏极过孔与所述漏极接触区相连。

在一些实施例中，所述阵列基板还包括：底部栅极层，设于所述衬底层内且电性连接至所述顶部栅极层。

在一些实施例中，所述衬底层包括：缓冲层，所述底部栅极层设于所述缓冲层上；栅极绝缘层，设于所述缓冲层上且完全覆盖所述底部栅极层。

在一些实施例中，所述底部栅极层与所述源极低掺杂区、所述沟道区和所述漏极低掺杂区对应设置；沿所述有源层延伸方向，所述底部栅极层的长度大于等于所述顶部栅极层的长度。

本申请还提供一种阵列基板的制作方法，包括步骤：

在玻璃基板上制作衬底层；

在所述衬底层上制作有源层；所述有源层设有位于两端的源极接触区和漏极接触区，以及位于所述源极接触区和所述漏极接触区之间的沟道区；其中所述源极接触区的厚度和所述漏极接触区的厚度均大于所述沟道区的厚度；所述沟道区内还设有沟道重掺杂区，所述沟道重掺杂区与所述漏极接触区的间距小于与所述源极接触区的间距；

在所述衬底层上制作介电绝缘层，所述介电绝缘层完全覆盖所述有源层；

在所述介电绝缘层上制作源漏极层，所述源漏极层电性连接至所述源极接触区和所述漏极接触区；以及

在所述介电绝缘层上对应所述沟道区制作顶部栅极层。

在一些实施例中，所述在所述衬底层上制作有源层，包括步骤：

在所述衬底层上制作第一非晶硅材料层，所述第一非晶硅材料层对应所述源极接触区和所述漏极接触区的位置；

在所述衬底层上制作第二非晶硅材料层，进行准分子激光退火处理后通过光刻形成非晶硅层，所述非晶硅层对应所述源极接触区、所述沟道区和所述漏极接触区的位置；其中所述非晶硅层对应所述源极接触区的厚度和所述漏极接触区的厚度均大于所述非晶硅层对应所述沟道区的厚度；

在所述衬底层上制作所述介电绝缘层后，对所述非晶硅层两端的所述源极接触区和所述漏极接触区邻近所述沟道区的一侧进行第一掺杂处理分别形成源极低掺杂区和漏极低掺杂区；

在所述介电绝缘层上对应所述沟道区制作顶部栅极层后，对所述非晶硅层进行第二掺杂处理，在所述非晶硅层两端的所述源极接触区和所述漏极接触区远离所述沟道区的一侧分别形成源极重掺杂区和漏极重掺杂区。

在一些实施例中，在所述介电绝缘层上对应所述沟道区制作顶部栅极层时，所述顶部栅极层还设有通孔，所述通孔与所述漏极接触区的间距小于与所述源极接触区的间距；在所述衬底层上制作有源层时，在进行第二掺杂处理后，在所述非晶硅层对应所述沟道区上形成与所述通孔对应设置的沟道重掺杂区。

在一些实施例中，在玻璃基板上制作衬底层时，还在所述衬底层内制作底部栅极层；所述底部栅极层与所述源极低掺杂区、所述沟道区和所述漏极低掺杂区对应设置；在所述衬底层上制作介电绝缘层后，还在所述介电绝缘层及所述衬底层上制作电连接孔，所述电连接孔的孔底为所述底部栅极层的上表面；在所述介电绝缘层上对应所述沟道区制作顶部栅极层后，所述顶部栅极层穿过所述电连接孔电性连接至所述底部栅极层。

在一些实施例中，在所述介电绝缘层上制作源漏极层时，包括：

在所述介电绝缘层上制作层间绝缘层，所述层间绝缘层完全覆盖所述顶部栅极层；

在所述层间绝缘层和所述介电绝缘层上在对应所述源极重掺杂区位置制作源极过孔；在对应所述漏极重掺杂区位置制作漏极过孔；

所述源漏极层包括源极和漏极，在对应所述源极过孔位置制作源极，在对应所述漏极过孔位置制作漏极；所述源极设置在所述源极接触区上方并通过所述源极过孔与所述源极接触区相连，所述漏极设置在所述漏极接触区的上方并通过所述漏极过孔与所述漏极接触区相连。

本申请实施例提供的阵列基板及其制作方法，通过设置有源层的源极接触区的厚度和漏极接触区的厚度均大于沟道区的厚度，这样通过增加源极接触区和漏极接触区的厚度降低漏极电场强度(DEF)，而且在所述沟道区内还设有沟道重掺杂区，所述沟道重掺杂区与所述漏极接触区的间距小于与所述源极接触区的间距，这样使得漏极接触区碰撞离化产生的空穴被有效中和，减弱寄生双极结型晶体管(BJT)效应，降低扭曲效应(kink effect)，降低关态漏电流，并提升开态电流，增高开关电流比，提高了薄膜晶体管的电学性能。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1为本申请实施例1提供的阵列基板部分结构的俯视图；

图2为本申请实施例1提供的图1中的阵列基板在A-A处的截面图；

图3为本申请实施例1提供的图1中的阵列基板在B-B处的截面图；

图4为本申请实施例1提供的阵列基板制作方法的流程图；

图5为本申请实施例1提供的制作衬底层后的结构示意图；

图6为本申请实施例1提供的制作第一非晶硅材料层后的结构示意图；

图7为本申请实施例1提供的制作第二非晶硅材料层后的结构示意图；

图8为本申请实施例1提供的进行准分子激光退火处理时的非晶硅层结构示意图；

图9为本申请实施例1提供的通过光刻形成的非晶硅层结构示意图；

图10为本申请实施例1提供的制作介电绝缘层后对应图1中的阵列基板在A-A处的结构示意图；

图11为本申请实施例1提供的制作介电绝缘层后对应图1中的阵列基板在B-B处的结构示意图；

图12为本申请实施例1提供的进行第一掺杂处理后的非晶硅层结构示意图；

图13为本申请实施例1提供的进行第二掺杂处理后的有源层结构示意图；

图14为本申请实施例1提供的制作层间绝缘层后的结构示意图；

图15为本申请实施例2提供的阵列基板部分结构的俯视图；

图16为本申请实施例2提供的图15中的阵列基板在A-A处的截面图；

图17为本申请实施例2提供的图15中的阵列基板在B-B处的截面图；

图18为本申请实施例2提供的阵列基板制作方法的流程图；

图19为本申请实施例2提供的制作衬底层后的结构示意图；

图20为本申请实施例2提供的制作第一非晶硅材料层后的结构示意图；

图21为本申请实施例2提供的制作第二非晶硅材料层后的结构示意图；

图22为本申请实施例2提供的进行准分子激光退火处理时的非晶硅层结构示意图；

图23为本申请实施例2提供的通过光刻形成的非晶硅层结构示意图；

图24为本申请实施例2提供的制作介电绝缘层后对应图15中的阵列基板在A-A处的结构示意图；

图25为本申请实施例2提供的制作介电绝缘层后对应图15中的阵列基板在B-B处的结构示意图；

图26为本申请实施例2提供的进行第一掺杂处理后的非晶硅层结构示意图；

图27为本申请实施例2提供的进行第二掺杂处理后的有源层结构示意图；

图28为本申请实施例2提供的制作层间绝缘层后的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要理解的是，术语“长度”、“宽度”、“厚度”、“上”、“下”、“顶”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

本申请提供一种阵列基板，所述阵列基板可以为智能手机、平板电脑、显示屏等阵列基板。该阵列基板包括低温多晶硅薄膜晶体管结构，低温多晶硅薄膜晶体管结构由有源层、源漏极层和栅极层组成。

实施例1

具体的，请参阅图1至图3，在实施例1中的所述阵列基板，包括：衬底层1；有源层2，设于所述衬底层1上；所述有源层2设有位于两端的源极接触区21和漏极接触区22，以及位于所述源极接触区21和所述漏极接触区22之间的沟道区23；其中所述源极接触区21的厚度和所述漏极接触区22的厚度均大于所述沟道区23的厚度；所述沟道区23内还设有沟道重掺杂区24(Np，重掺杂区)，所述沟道重掺杂区24与所述漏极接触区22的间距小于与所述源极接触区21的间距；介电绝缘层3，设于所述衬底层1上且完全覆盖所述有源层2，介电绝缘层为栅极绝缘层；源漏极层4，设于所述介电绝缘层3上，且电性连接至所述源极接触区21和所述漏极接触区22；以及顶部栅极层5，设于所述介电绝缘层3上且对应所述沟道区23设置。

本实施例通过设置有源层2的源极接触区21的厚度和漏极接触区22的厚度均大于沟道区23的厚度，这样通过增加源极接触区21和漏极接触区22的厚度降低漏极电场强度(DEF)，而且在所述沟道区23内还设有沟道重掺杂区24，所述沟道重掺杂区24与所述漏极接触区22的间距小于与所述源极接触区21的间距，这样使得漏极接触区22碰撞离化产生的空穴被有效中和，减弱寄生双极结型晶体管(BJT)效应，降低扭曲效应(kink effect)，降低关态漏电流，并提升开态电流，增高开关电流比，提高了薄膜晶体管的电学性能。

其中所述沟道重掺杂区24与所述漏极接触区22的间距小于与所述源极接触区21的间距实质是在沟道区23靠近漏极一侧设置所述沟道重掺杂区24，使得漏极接触区22碰撞离化产生的空穴被有效中和，减弱寄生双极结型晶体管(BJT)效应，降低扭曲效应(kinkeffect)。此处由于漏极附近为高电场强度区，碰撞离化一般在此区域发生，所以所述沟道区23内的沟道重掺杂区24应设置于靠近漏极一侧，优选沟道重掺杂区24与漏极接触区22距离为其与源极接触区21距离的20％-60％，例如沟道总长4μm，沟道重掺杂区24长度为1μm，沟道重掺杂区24中心点与源极接触区21边缘的间距为2.5μm，沟道重掺杂区24中心点与漏极接触区22边缘的间距为1.5μm。

在本实施例中，所述源极接触区21的厚度和所述漏极接触区22的厚度相等，所述源极接触区21的厚度和所述漏极接触区22的厚度为所述沟道区23的厚度的1.3倍至2倍。亦即所述源极接触区21的厚度和所述漏极接触区22的厚度为所述沟道区23的厚度优选增厚30％-100％，例如沟道区23的厚度为450埃时，源极接触区21和漏极接触区22的厚度优选为600埃。本实施例通过增加源极接触区21和漏极接触区22的厚度降低漏极电场强度(DEF)。

在本实施例中，所述源极接触区21包括源极重掺杂区211和源极低掺杂区212(LDD，低掺杂区)，所述源极低掺杂区212与所述沟道区23相邻设置；所述漏极接触区22包括漏极重掺杂区221和漏极低掺杂区222，所述漏极低掺杂区222与所述沟道区23相邻设置；所述顶部栅极层5与所述源极低掺杂区212和所述漏极低掺杂区222对应设置。

其中，LDD结构即是在沟道中靠近漏极的附近设置一个低掺杂的漏区，可以让该低掺杂的漏区也承受部分电压，降低漏极电场强度(DEF)。

在本实施例中，所述顶部栅极层5的一端与所述源极重掺杂区211和所述源极低掺杂区212分界线齐平，所述顶部栅极层5的另一端与所述漏极重掺杂区221和所述漏极低掺杂区222分界线齐平；所述顶部栅极层5呈阶梯状覆盖在所述介电绝缘层3上。所述顶部栅极层5呈阶梯状能够减小开态所述源极低掺杂区212和所述漏极低掺杂区222的寄生电阻，增大开态电流。

如图2所示，在本实施例中，所述顶部栅极层5还设有通孔51，所述通孔51与所述沟道重掺杂区24对应设置。所述通孔51能够在掺杂处理形成所述源极重掺杂区211和所述漏极重掺杂区221时同步形成所述沟道重掺杂区24，这样可节省一道光罩。

如图2所示，在本实施例中，所述阵列基板还包括：层间绝缘层6，设于所述介电绝缘层3上且完全覆盖所述顶部栅极层5；所述源漏极层4设于所述层间绝缘层6上；所述层间绝缘层6和所述介电绝缘层3上在对应所述源极重掺杂区211位置设有源极过孔61，在对应所述漏极重掺杂区221位置设有漏极过孔62；所述源漏极层4包括源极41和漏极42，所述源极41设置在所述源极接触区21上方并通过所述源极过孔61与所述源极接触区21相连，所述漏极42设置在所述漏极接触区22的上方并通过所述漏极过孔62与所述漏极接触区22相连。

如图2所示，在本实施例中，所述阵列基板还包括：底部栅极层7，设于所述衬底层1内且电性连接至所述顶部栅极层5。本实施例设置电性连接的顶底双栅结构可以提高开态电流。

如图2所示，在本实施例中，所述衬底层1包括：缓冲层11，所述底部栅极层7设于所述缓冲层11上；栅极绝缘层12，设于所述缓冲层11上且完全覆盖所述底部栅极层7。

在本实施例中，所述底部栅极层7与所述源极低掺杂区212、所述沟道区23和所述漏极低掺杂区222对应设置；沿所述有源层2延伸方向，所述底部栅极层7的长度大于等于所述顶部栅极层5的长度。

如图4所示，本实施例还提供一种阵列基板的制作方法，包括步骤：

S1、在玻璃基板10上制作衬底层1；

S2、在所述衬底层1上制作有源层2；所述有源层2设有位于两端的源极接触区21和漏极接触区22，以及位于所述源极接触区21和所述漏极接触区22之间的沟道区23；其中所述源极接触区21的厚度和所述漏极接触区22的厚度均大于所述沟道区23的厚度；所述沟道区23内还设有沟道重掺杂区24，所述沟道重掺杂区24与所述漏极接触区22的间距小于与所述源极接触区21的间距；

S3、在所述衬底层1上制作介电绝缘层3，所述介电绝缘层3完全覆盖所述有源层2；

S4、在所述介电绝缘层3上制作源漏极层4，所述源漏极层4电性连接至所述源极接触区21和所述漏极接触区22；以及

S5、在所述介电绝缘层3上对应所述沟道区23制作顶部栅极层5。

本实施例通过设置有源层2的源极接触区21的厚度和漏极接触区22的厚度均大于沟道区23的厚度，这样通过增加源极接触区21和漏极接触区22的厚度降低漏极电场强度(DEF)，而且在所述沟道区23内还设有沟道重掺杂区24，所述沟道重掺杂区24与所述漏极接触区22的间距小于与所述源极接触区21的间距，这样使得漏极接触区22碰撞离化产生的空穴被有效中和，减弱寄生双极结型晶体管(BJT)效应，降低扭曲效应(kink effect)，降低关态漏电流，并提升开态电流，增高开关电流比，提高了薄膜晶体管的电学性能。

其中所述沟道重掺杂区24与所述漏极接触区22的间距小于与所述源极接触区21的间距实质是在沟道区23靠近漏极一侧设置所述沟道重掺杂区24，使得漏极接触区22碰撞离化产生的空穴被有效中和，减弱寄生双极结型晶体管(BJT)效应，降低扭曲效应(kinkeffect)。此处由于漏极附近为高电场强度区，碰撞离化一般在此区域发生，所以所述沟道区23内的沟道重掺杂区24应设置于靠近漏极一侧，优选沟道重掺杂区24与漏极接触区22距离为其与源极接触区21距离的20％-60％，例如沟道总长4μm，沟道重掺杂区24长度为1μm，沟道重掺杂区24中心点与源极接触区21边缘的间距为2.5μm，沟道重掺杂区24中心点与漏极接触区22边缘的间距为1.5μm。

在本实施例中，优选的，所述源极接触区21的厚度和所述漏极接触区22的厚度相等，所述源极接触区21的厚度和所述漏极接触区22的厚度为所述沟道区23的厚度的1.3倍至2倍。亦即所述源极接触区21的厚度和所述漏极接触区22的厚度为所述沟道区23的厚度优选增厚30％-100％，例如沟道区23的厚度为450埃时，源极接触区21和漏极接触区22的厚度优选为600埃。本实施例通过增加源极接触区21和漏极接触区22的厚度降低漏极电场强度(DEF)。

如图5所示，在本实施例中，在玻璃基板10上制作衬底层1时，还在所述衬底层1内制作底部栅极层7；所述底部栅极层7与所述源极低掺杂区212、所述沟道区23和所述漏极低掺杂区222对应设置；在所述衬底层1上制作介电绝缘层3后，还在所述介电绝缘层3及所述衬底层1上制作电连接孔20，所述电连接孔20的孔底为所述底部栅极层7的上表面；在所述介电绝缘层3上对应所述沟道区23制作顶部栅极层5后，所述顶部栅极层5穿过所述电连接孔20电性连接至所述底部栅极层7。本实施例设置电性连接的顶底双栅结构可以提高开态电流。

如图5所示，其中在玻璃基板10上制作衬底层1时，包括步骤：在玻璃基板10上制作缓冲层11；在所述缓冲层11上制作所述底部栅极层7；在所述缓冲层11上制作栅极绝缘层12，所述栅极绝缘层12完全覆盖所述底部栅极层7。其中在制作电连接孔20时，所述电连接孔20同时贯穿介电绝缘层3及所述栅极绝缘层12。

如图6-图8所示，在本实施例中，所述在所述衬底层1上制作有源层2，包括步骤：

如图6所示，在所述衬底层1上制作第一非晶硅材料层31，所述第一非晶硅材料层31对应所述源极接触区21和所述漏极接触区22的位置；

如图7-图9所示，在所述衬底层1上制作第二非晶硅材料层32，进行准分子激光退火(Excimer Laser Annealing，ELA)处理后通过光刻形成非晶硅层33，所述非晶硅层33对应所述源极接触区21、所述沟道区23和所述漏极接触区22的位置；其中所述非晶硅层33对应所述源极接触区21的厚度和所述漏极接触区22的厚度均大于所述非晶硅层33对应所述沟道区23的厚度；

如图12所示，在所述衬底层1上制作所述介电绝缘层3后，对所述非晶硅层33两端的所述源极接触区21和所述漏极接触区22邻近所述沟道区23的一侧进行第一掺杂处理分别形成源极低掺杂区212和漏极低掺杂区222；

如图13所示，在所述介电绝缘层3上对应所述沟道区23制作顶部栅极层5后，对所述非晶硅层33进行第二掺杂处理，在所述非晶硅层33两端的所述源极接触区21和所述漏极接触区22远离所述沟道区23的一侧分别形成源极重掺杂区211和漏极重掺杂区221。

如图10、图11所示，在本实施例中，在所述介电绝缘层3上对应所述沟道区23制作顶部栅极层5时，所述顶部栅极层5还设有通孔51，所述通孔51与所述漏极接触区22的间距小于与所述源极接触区21的间距；在所述衬底层1上制作有源层2时，在进行第二掺杂处理后，在所述非晶硅层33对应所述沟道区23上形成与所述通孔51对应设置的沟道重掺杂区24。所述通孔51能够在掺杂处理形成所述源极重掺杂区211和所述漏极重掺杂区221时同步形成所述沟道重掺杂区24，这样可节省一道光罩。

如图14、图2所示，在本实施例中，在所述介电绝缘层3上制作源漏极层4时，包括：

在所述介电绝缘层3上制作层间绝缘层6，所述层间绝缘层6完全覆盖所述顶部栅极层5；

如图14所示，在所述层间绝缘层6和所述介电绝缘层3上在对应所述源极重掺杂区211位置制作源极过孔61；在对应所述漏极重掺杂区221位置制作漏极过孔62；

如图2所示，所述源漏极层4包括源极41和漏极42，在对应所述源极过孔61位置制作源极41，在对应所述漏极过孔62位置制作漏极42；所述源极41设置在所述源极接触区21上方并通过所述源极过孔61与所述源极接触区21相连，所述漏极42设置在所述漏极接触区22的上方并通过所述漏极过孔62与所述漏极接触区22相连。

可理解的是，图2为本申请实施例1提供的制作源漏极层4后的对应图1中的阵列基板在A-A处的结构示意图；图3为本申请实施例1提供的图1中制作源漏极层4后的阵列基板在B-B处的截面图。

实施例2

具体的，请参阅图15至图17，在实施例2中包含了实施例1的大部分技术特征，其差异在于在实施例2中的顶部栅极层5上不设有通孔51。

具体的，请参阅图15至图17，在实施例2中的所述阵列基板，包括：衬底层1；有源层2，设于所述衬底层1上；所述有源层2设有位于两端的源极接触区21和漏极接触区22，以及位于所述源极接触区21和所述漏极接触区22之间的沟道区23；其中所述源极接触区21的厚度和所述漏极接触区22的厚度均大于所述沟道区23的厚度；所述沟道区23内还设有沟道重掺杂区24(Np)，所述沟道重掺杂区24与所述漏极接触区22的间距小于与所述源极接触区21的间距；介电绝缘层3，设于所述衬底层1上且完全覆盖所述有源层2；源漏极层4，设于所述介电绝缘层3上，且电性连接至所述源极接触区21和所述漏极接触区22；以及顶部栅极层5，设于所述介电绝缘层3上且对应所述沟道区23设置。

本实施例通过设置有源层2的源极接触区21的厚度和漏极接触区22的厚度均大于沟道区23的厚度，这样通过增加源极接触区21和漏极接触区22的厚度降低漏极电场强度(DEF)，而且在所述沟道区23内还设有沟道重掺杂区24，所述沟道重掺杂区24与所述漏极接触区22的间距小于与所述源极接触区21的间距，这样使得漏极接触区22碰撞离化产生的空穴被有效中和，减弱寄生双极结型晶体管(BJT)效应，降低扭曲效应(kink effect)，降低关态漏电流，并提升开态电流，增高开关电流比，提高了薄膜晶体管的电学性能。

其中所述沟道重掺杂区24与所述漏极接触区22的间距小于与所述源极接触区21的间距实质是在沟道区23靠近漏极一侧设置所述沟道重掺杂区24，使得漏极接触区22碰撞离化产生的空穴被有效中和，减弱寄生双极结型晶体管(BJT)效应，降低扭曲效应(kinkeffect)。此处由于漏极附近为高电场强度区，碰撞离化一般在此区域发生，所以所述沟道区23内的沟道重掺杂区24应设置于靠近漏极一侧，优选沟道重掺杂区24与漏极接触区22距离为其与源极接触区21距离的20％-60％，例如沟道总长4μm，沟道重掺杂区24长度为1μm，沟道重掺杂区24中心点与源极接触区21边缘的间距为2.5μm，沟道重掺杂区24中心点与漏极接触区22边缘的间距为1.5μm。

在本实施例中，所述源极接触区21的厚度和所述漏极接触区22的厚度相等，所述源极接触区21的厚度和所述漏极接触区22的厚度为所述沟道区23的厚度的1.3倍至2倍。亦即所述源极接触区21的厚度和所述漏极接触区22的厚度为所述沟道区23的厚度优选增厚30％-100％，例如沟道区23的厚度为450埃时，源极接触区21和漏极接触区22的厚度优选为600埃。本实施例通过增加源极接触区21和漏极接触区22的厚度降低漏极电场强度(DEF)。

在本实施例中，所述源极接触区21包括源极重掺杂区211(Np)和源极低掺杂区212(LDD)，所述源极低掺杂区212与所述沟道区23相邻设置；所述漏极接触区22包括漏极重掺杂区221和漏极低掺杂区222，所述漏极低掺杂区222与所述沟道区23相邻设置；所述顶部栅极层5与所述源极低掺杂区212和所述漏极低掺杂区222对应设置。

在本实施例中，所述顶部栅极层5的一端与所述源极重掺杂区211和所述源极低掺杂区212分界线齐平，所述顶部栅极层5的另一端与所述漏极重掺杂区221和所述漏极低掺杂区222分界线齐平；所述顶部栅极层5呈阶梯状覆盖在所述介电绝缘层3上。所述顶部栅极层5呈阶梯状能够减小开态所述源极低掺杂区212和所述漏极低掺杂区222的寄生电阻，增大开态电流。

如图16所示，在本实施例中，所述阵列基板还包括：层间绝缘层6，设于所述介电绝缘层3上且完全覆盖所述顶部栅极层5；所述源漏极层4设于所述层间绝缘层6上；所述层间绝缘层6和所述介电绝缘层3上在对应所述源极重掺杂区211位置设有源极过孔61，在对应所述漏极重掺杂区221位置设有漏极过孔62；所述源漏极层4包括源极41和漏极42，所述源极41设置在所述源极接触区21上方并通过所述源极过孔61与所述源极接触区21相连，所述漏极42设置在所述漏极接触区22的上方并通过所述漏极过孔62与所述漏极接触区22相连。

如图16所示，在本实施例中，所述阵列基板还包括：底部栅极层7，设于所述衬底层1内且电性连接至所述顶部栅极层5。本实施例设置电性连接的顶底双栅结构可以提高开态电流。

如图16所示，在本实施例中，所述衬底层1包括：缓冲层11，所述底部栅极层7设于所述缓冲层11上；栅极绝缘层12，设于所述缓冲层11上且完全覆盖所述底部栅极层7。

在本实施例中，所述底部栅极层7与所述源极低掺杂区212、所述沟道区23和所述漏极低掺杂区222对应设置；沿所述有源层2延伸方向，所述底部栅极层7的长度大于等于所述顶部栅极层5的长度。

如图18所示，本实施例还提供一种阵列基板的制作方法，包括步骤：

S1、在玻璃基板10上制作衬底层1；

S2、在所述衬底层1上制作有源层2；所述有源层2设有位于两端的源极接触区21和漏极接触区22，以及位于所述源极接触区21和所述漏极接触区22之间的沟道区23；其中所述源极接触区21的厚度和所述漏极接触区22的厚度均大于所述沟道区23的厚度；所述沟道区23内还设有沟道重掺杂区24，所述沟道重掺杂区24与所述漏极接触区22的间距小于与所述源极接触区21的间距；

S3、在所述衬底层1上制作介电绝缘层3，所述介电绝缘层3完全覆盖所述有源层2；

S4、在所述介电绝缘层3上制作源漏极层4，所述源漏极层4电性连接至所述源极接触区21和所述漏极接触区22；以及

S5、在所述介电绝缘层3上对应所述沟道区23制作顶部栅极层5。

本实施例通过设置有源层2的源极接触区21的厚度和漏极接触区22的厚度均大于沟道区23的厚度，这样通过增加源极接触区21和漏极接触区22的厚度降低漏极电场强度(DEF)，而且在所述沟道区23内还设有沟道重掺杂区24，所述沟道重掺杂区24与所述漏极接触区22的间距小于与所述源极接触区21的间距，这样使得漏极接触区22碰撞离化产生的空穴被有效中和，减弱寄生双极结型晶体管(BJT)效应，降低扭曲效应(kink effect)，降低关态漏电流，并提升开态电流，增高开关电流比，提高了薄膜晶体管的电学性能。

其中所述沟道重掺杂区24与所述漏极接触区22的间距小于与所述源极接触区21的间距实质是在沟道区23靠近漏极一侧设置所述沟道重掺杂区24，使得漏极接触区22碰撞离化产生的空穴被有效中和，减弱寄生双极结型晶体管

(BJT)效应，降低扭曲效应(kink effect)。此处由于漏极附近为高电场强度区，碰撞离化一般在此区域发生，所以所述沟道区23内的沟道重掺杂区24应设置于靠近漏极一侧，优选沟道重掺杂区24与漏极接触区22距离为其与源5极接触区21距离的20％-60％，例如沟道总长4μm，沟道重掺杂区24长度为1

μm，沟道重掺杂区24中心点与源极接触区21边缘的间距为2.5μm，沟道重掺杂区24中心点与漏极接触区22边缘的间距为1.5μm。

在本实施例中，优选的，所述源极接触区21的厚度和所述漏极接触区22

的厚度相等，所述源极接触区21的厚度和所述漏极接触区22的厚度为所述沟0道区23的厚度的1.3倍至2倍。亦即所述源极接触区21的厚度和所述漏极接触区22的厚度为所述沟道区23的厚度优选增厚30％-100％，例如沟道区23的厚度为450埃时，源极接触区21和漏极接触区22的厚度优选为600埃。本实施例通过增加源极接触区21和漏极接触区22的厚度降低漏极电场强度(DEF)。

如图19所示，在本实施例中，在玻璃基板10上制作衬底层1时，还在所5述衬底层1内制作底部栅极层7；所述底部栅极层7与所述源极低掺杂区212、所述沟道区23和所述漏极低掺杂区222对应设置；在所述衬底层1上制作介电绝缘层3后，还在所述介电绝缘层3及所述衬底层1上制作电连接孔20，所述电连接孔20的孔底为所述底部栅极层7的上表面；在所述介电绝缘层3上对应

所述沟道区23制作顶部栅极层5后，所述顶部栅极层5穿过所述电连接孔200电性连接至所述底部栅极层7。本实施例设置电性连接的顶底双栅结构可以提

高开态电流。

如图19所示，其中在玻璃基板10上制作衬底层1时，包括步骤：在玻璃基板10上制作缓冲层11；在所述缓冲层11上制作所述底部栅极层7；在所述

缓冲层11上制作栅极绝缘层12，所述栅极绝缘层12完全覆盖所述底部栅极层5 7。其中在制作电连接孔20时，所述电连接孔20同时贯穿介电绝缘层3及所述栅极绝缘层12。

如图20-图23所示，在本实施例中，所述在所述衬底层1上制作有源层2，包括步骤：

如图20所示，在所述衬底层1上制作第一非晶硅材料层31，所述第一非晶硅材料层31对应所述源极接触区21和所述漏极接触区22的位置；

如图21-图23所示，在所述衬底层1上制作第二非晶硅材料层32，进行准分子激光退火(Excimer Laser Annealing，ELA)处理后通过光刻形成非晶硅层33，所述非晶硅层33对应所述源极接触区21、所述沟道区23和所述漏极接触区22的位置；其中所述非晶硅层33对应所述源极接触区21的厚度和所述漏极接触区22的厚度均大于所述非晶硅层33对应所述沟道区23的厚度；

如图24-图26所示，在所述衬底层1上制作所述介电绝缘层3后，对所述非晶硅层33两端的所述源极接触区21和所述漏极接触区22邻近所述沟道区23的一侧进行第一掺杂处理分别形成源极低掺杂区212和漏极低掺杂区222；

如图27所示，在所述介电绝缘层3上对应所述沟道区23制作顶部栅极层5后，对所述非晶硅层33进行第二掺杂处理，在所述非晶硅层33两端的所述源极接触区21和所述漏极接触区22远离所述沟道区23的一侧分别形成源极重掺杂区211和漏极重掺杂区221。

如图27所示，在本实施例中，在所述衬底层1上制作有源层2时，在进行第二掺杂处理后，还增加一道光罩，用于所述沟道重掺杂区24掺杂，此时所述顶部栅极层5无需开孔制作通孔51。具体的，在进行第二掺杂处理后，还进行第三掺杂处理，在所述非晶硅层33对应所述沟道区23上形成与所述通孔51对应设置的沟道重掺杂区24。

如图28、图16所示，在本实施例中，在所述介电绝缘层3上制作源漏极层4时，包括：

在所述介电绝缘层3上制作层间绝缘层6，所述层间绝缘层6完全覆盖所述顶部栅极层5；

如图28所示，在所述层间绝缘层6和所述介电绝缘层3上在对应所述源极重掺杂区211位置制作源极过孔61；在对应所述漏极重掺杂区221位置制作漏极过孔62；

如图16所示，所述源漏极层4包括源极41和漏极42，在对应所述源极过孔61位置制作源极41，在对应所述漏极过孔62位置制作漏极42；所述源极41设置在所述源极接触区21上方并通过所述源极过孔61与所述源极接触区21相连，所述漏极42设置在所述漏极接触区22的上方并通过所述漏极过孔62与所述漏极接触区22相连。

可理解的是，图16为本申请实施例2提供的制作源漏极层4后的对应图15中的阵列基板在A-A处的结构示意图；图17为本申请实施例2提供的图15中制作源漏极层4后的阵列基板在B-B处的截面图。

本申请实施例提供的阵列基板及其制作方法，通过设置有源层2的源极接触区21的厚度和漏极接触区22的厚度均大于沟道区23的厚度，这样通过增加源极接触区21和漏极接触区22的厚度降低漏极电场强度(DEF)，而且在所述沟道区23内还设有沟道重掺杂区24，所述沟道重掺杂区24与所述漏极接触区22的间距小于与所述源极接触区21的间距，这样使得漏极接触区22碰撞离化产生的空穴被有效中和，减弱寄生双极结型晶体管(BJT)效应，降低扭曲效应(kink effect)，降低关态漏电流，并提升开态电流，增高开关电流比，提高了薄膜晶体管的电学性能。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上对本申请实施例所提供的一种阵列基板及其制作方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (14)

1.一种阵列基板，其特征在于，包括：

衬底层；

有源层，设于所述衬底层上；所述有源层设有位于两端的源极接触区和漏极接触区，以及位于所述源极接触区和所述漏极接触区之间的沟道区；其中所述源极接触区的厚度和所述漏极接触区的厚度均大于所述沟道区的厚度；所述沟道区内还设有沟道重掺杂区，所述沟道重掺杂区与所述漏极接触区的间距小于与所述源极接触区的间距；

介电绝缘层，设于所述衬底层上且完全覆盖所述有源层；

源漏极层，设于所述介电绝缘层上，且电性连接至所述源极接触区和所述漏极接触区；以及

顶部栅极层，设于所述介电绝缘层上且对应所述沟道区设置。

2.如权利要求1所述的阵列基板，其特征在于，所述源极接触区的厚度和所述漏极接触区的厚度相等，所述源极接触区的厚度和所述漏极接触区的厚度为所述沟道区的厚度的1.3倍至2倍。

3.如权利要求1所述的阵列基板，其特征在于，所述源极接触区包括源极重掺杂区和源极低掺杂区，所述源极低掺杂区与所述沟道区相邻设置；所述漏极接触区包括漏极重掺杂区和漏极低掺杂区，所述漏极低掺杂区与所述沟道区相邻设置；所述顶部栅极层与所述源极低掺杂区和所述漏极低掺杂区对应设置。

4.如权利要求3所述的阵列基板，其特征在于，所述顶部栅极层的一端与所述源极重掺杂区和所述源极低掺杂区分界线齐平，所述顶部栅极层的另一端与所述漏极重掺杂区和所述漏极低掺杂区分界线齐平；所述顶部栅极层呈阶梯状覆盖在所述介电绝缘层上。

5.如权利要求3所述的阵列基板，其特征在于，所述顶部栅极层还设有通孔，所述通孔与所述沟道重掺杂区对应设置。

6.如权利要求3所述的阵列基板，其特征在于，还包括：

层间绝缘层，设于所述介电绝缘层上且完全覆盖所述顶部栅极层；所述源漏极层设于所述层间绝缘层上；所述层间绝缘层和所述介电绝缘层上在对应所述源极重掺杂区位置设有源极过孔，在对应所述漏极重掺杂区位置设有漏极过孔；所述源漏极层包括源极和漏极，所述源极设置在所述源极接触区上方并通过所述源极过孔与所述源极接触区相连，所述漏极设置在所述漏极接触区的上方并通过所述漏极过孔与所述漏极接触区相连。

7.如权利要求1所述的阵列基板，其特征在于，还包括：

底部栅极层，设于所述衬底层内且电性连接至所述顶部栅极层。

8.如权利要求7所述的阵列基板，其特征在于，所述衬底层包括：

缓冲层，所述底部栅极层设于所述缓冲层上；

栅极绝缘层，设于所述缓冲层上且完全覆盖所述底部栅极层。

9.如权利要求7或8所述的阵列基板，其特征在于，所述底部栅极层与所述源极低掺杂区、所述沟道区和所述漏极低掺杂区对应设置；沿所述有源层延伸方向，所述底部栅极层的长度大于等于所述顶部栅极层的长度。

10.一种阵列基板的制作方法，其特征在于，包括步骤：

在玻璃基板上制作衬底层；

在所述衬底层上制作有源层；所述有源层设有位于两端的源极接触区和漏极接触区，以及位于所述源极接触区和所述漏极接触区之间的沟道区；其中所述源极接触区的厚度和所述漏极接触区的厚度均大于所述沟道区的厚度；所述沟道区内还设有沟道重掺杂区，所述沟道重掺杂区与所述漏极接触区的间距小于与所述源极接触区的间距；

在所述衬底层上制作介电绝缘层，所述介电绝缘层完全覆盖所述有源层；

在所述介电绝缘层上制作源漏极层，所述源漏极层电性连接至所述源极接触区和所述漏极接触区；以及

在所述介电绝缘层上对应所述沟道区制作顶部栅极层。

11.如权利要求10所述的阵列基板的制作方法，其特征在于，所述在所述衬底层上制作有源层，包括步骤：

在所述衬底层上制作第一非晶硅材料层，所述第一非晶硅材料层对应所述源极接触区和所述漏极接触区的位置；

在所述衬底层上制作第二非晶硅材料层，进行准分子激光退火处理后通过光刻形成非晶硅层，所述非晶硅层对应所述源极接触区、所述沟道区和所述漏极接触区的位置；其中所述非晶硅层对应所述源极接触区的厚度和所述漏极接触区的厚度均大于所述非晶硅层对应所述沟道区的厚度；

在所述衬底层上制作所述介电绝缘层后，对所述非晶硅层两端的所述源极接触区和所述漏极接触区邻近所述沟道区的一侧进行第一掺杂处理分别形成源极低掺杂区和漏极低掺杂区；

在所述介电绝缘层上对应所述沟道区制作顶部栅极层后，对所述非晶硅层进行第二掺杂处理，在所述非晶硅层两端的所述源极接触区和所述漏极接触区远离所述沟道区的一侧分别形成源极重掺杂区和漏极重掺杂区。

12.如权利要求11所述的阵列基板的制作方法，其特征在于，

在所述介电绝缘层上对应所述沟道区制作顶部栅极层时，所述顶部栅极层还设有通孔，所述通孔与所述漏极接触区的间距小于与所述源极接触区的间距；

在所述衬底层上制作有源层时，在进行第二掺杂处理后，在所述非晶硅层对应所述沟道区上形成与所述通孔对应设置的沟道重掺杂区。

13.如权利要求11所述的阵列基板的制作方法，其特征在于，

在玻璃基板上制作衬底层时，还在所述衬底层内制作底部栅极层；所述底部栅极层与所述源极低掺杂区、所述沟道区和所述漏极低掺杂区对应设置；

在所述衬底层上制作介电绝缘层后，还在所述介电绝缘层及所述衬底层上制作电连接孔，所述电连接孔的孔底为所述底部栅极层的上表面；在所述介电绝缘层上对应所述沟道区制作顶部栅极层后，所述顶部栅极层穿过所述电连接孔电性连接至所述底部栅极层。

14.如权利要求11所述的阵列基板的制作方法，其特征在于，在所述介电绝缘层上制作源漏极层时，包括：

在所述介电绝缘层上制作层间绝缘层，所述层间绝缘层完全覆盖所述顶部栅极层；

在所述层间绝缘层和所述介电绝缘层上在对应所述源极重掺杂区位置制作源极过孔；在对应所述漏极重掺杂区位置制作漏极过孔；

所述源漏极层包括源极和漏极，在对应所述源极过孔位置制作源极，在对应所述漏极过孔位置制作漏极；所述源极设置在所述源极接触区上方并通过所述源极过孔与所述源极接触区相连，所述漏极设置在所述漏极接触区的上方并通过所述漏极过孔与所述漏极接触区相连。

Images