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CN115968585A - 三维存储器装置及其形成方法 - Google Patents

三维存储器装置及其形成方法 Download PDF

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CN115968585A
CN115968585A CN202180002595.2A CN202180002595A CN115968585A CN 115968585 A CN115968585 A CN 115968585A CN 202180002595 A CN202180002595 A CN 202180002595A CN 115968585 A CN115968585 A CN 115968585A
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CN
China
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substrate
forming
contact
layer
peripheral device
Prior art date
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Application number
CN202180002595.2A
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English (en)
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杨远程
周文犀
夏志良
刘威
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Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
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Abstract

一种三维(3D)存储器装置，包括第一半导体结构和第二半导体结构。第一半导体结构包括第一衬底和设置在第一衬底上的存储器阵列结构。第二半导体结构设置在第一半导体结构之上，并且第二半导体结构包括第二衬底和与第二衬底接触的外围器件。第二衬底形成于外围器件与第一半导体结构之间。

Description

三维存储器装置及其形成方法
技术领域
本公开涉及存储器装置和用于形成存储器装置的方法，更具体地涉及三维(3D)存储器装置和用于形成3D存储器装置的方法。
背景技术
通过改进工艺技术、电路设计、程序设计算法和制作工艺使如存储器单元的平面半导体器件缩小到了更小的尺寸。但是，随着半导体器件的特征尺寸接近下限，平面工艺和制作技术变得更加困难，而且成本更加高昂。3D半导体器件架构能够解决一些平面半导体器件(例如，闪速存储器装置)中的密度限制。
可以通过堆叠设置半导体晶片或管芯并且对它们进行垂直互连而形成3D半导体器件，使得所得到的结构起着单个器件的作用，从而相对于常规平面工艺以降低的功率和更小的占据区域实现性能的提高。在用于对半导体衬底进行堆叠设置的各种技术当中，诸如混合键合的键合被认为是一种有前景的技术，因为其能够形成高密度互连。
发明内容
在一个方面当中，公开了一种3D存储器装置。该3D存储器装置包括第一半导体结构和第二半导体结构。第一半导体结构包括第一衬底和设置在第一衬底上的存储器阵列结构。第二半导体结构设置在第一半导体结构之上，并且第二半导体结构包括第二衬底和与第二衬底接触的外围器件。第二衬底形成于外围器件与第一半导体结构之间。
在另一个方面当中，公开了一种系统。该系统包括被配置为存储数据的3D存储器装置以及存储器控制器。该3D存储器装置包括第一半导体结构和第二半导体结构。第一半导体结构包括第一衬底和设置在第一衬底上的存储器阵列结构。第二半导体结构设置在第一半导体结构之上，并且第二半导体结构包括第二衬底和与第二衬底接触的外围器件。第二衬底形成于外围器件与第一半导体结构之间。该存储器控制器耦接至该3D存储器装置并且被配置为控制该3D存储器装置的操作。
在又一方面当中，公开了一种用于形成3D存储器装置的方法。在第一衬底之上形成存储器阵列结构。在存储器阵列结构之上形成第二衬底。形成与第二衬底接触的外围器件。在外围器件之上形成互连层。第二衬底设置在外围器件与存储器阵列结构之间。
在又一方面当中，公开了一种用于形成3D存储器装置的方法。在第一衬底之上形成第一电介质层。在第一电介质层内形成存储器阵列结构。将第二衬底键合至第一电介质层。第二衬底包括第二电介质层，并且第二电介质层键合至第一电介质层。在第二衬底内形成异质界面。沿异质界面去除第二衬底的部分，从而在存储器阵列结构之上形成第三衬底。在第三衬底内形成外围器件。在外围器件之上形成互连层。第三衬底设置在外围器件与存储器阵列结构之间。
在又一方面当中，公开了一种用于形成3D存储器装置的方法。在第一衬底之上形成第一电介质层。在第一电介质层内形成存储器阵列结构。将复合衬底键合至第一电介质层。该复合衬底包括第二电介质层，并且第二电介质层键合至第一电介质层。去除复合衬底的部分，从而在存储器阵列结构之上形成第二衬底。在第二衬底内形成外围器件。在外围器件之上形成互连层。第二衬底设置在外围器件与存储器阵列结构之间。
附图说明
被并入本文并形成说明书的部分的附图例示了本公开的各个方面并与说明书一起进一步用以解释本公开，并使相关领域的技术人员能够做出和使用本公开。
图1示出了根据本公开的一些方面的示例性3D存储器装置的截面图。
图2-13示出了根据本公开的一些方面的处于制造过程的不同阶段上的示例性3D存储器装置的截面图。
图14示出了根据本公开的一些方面的用于形成3D存储器装置的示例性方法的流程图。
图15示出了根据本公开的一些方面的用于形成3D存储器装置的另一示例性方法的流程图。
图16示出了根据本公开的一些方面的用于形成3D存储器装置的另一示例性方法的流程图。
图17示出了根据本公开的一些方面的具有存储器装置的示例性系统的框图。
图18A示出了根据本公开的一些方面的具有存储器装置的示例性存储器卡的图示。
图18B示出了根据本公开的一些方面的具有存储器装置的示例性固态驱动器(SSD)的图示。
图19示出了根据本公开的一些方面的另一示例性3D存储器装置的截面图。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体配置和布置，但是应当理解所述讨论只是为了达到举例说明的目的。照此，可以使用其他配置和布置，而不脱离本公开的范围。而且，还可以在各种各样的其他应用中采用本公开。可以按照未在附图中具体示出的方式对本公开中描述的功能和结构特征做出相互组合、调整和修改，使得这些组合、调整和修改处于本公开的范围内。
一般而言，可以至少部分地由语境下的使用来理解术语。例如，至少部分地根据语境，文中采用的词语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特点，或者可以用于从复数的意义上描述特征、结构或特点的组合。类似地，还可以将词语“一”、“一个”或“该”理解为传达单数用法或者传达复数用法，其至少部分地取决于语境。此外，可以将词语“基于”理解为未必意在传达排他的一组因素，相反可以允许存在其他的未必明确表述的因素，其还是至少部分地取决于语境。
应当容易地理解，应当按照最宽的方式解释本公开中的“在……上”、“在……以上”和“在……之上(over)”的含义，因而“在……上”不仅意味着直接处于某物上，还包含在某物上且其间具有中间特征或层的含义，“在……以上”或者“在……之上”不仅包含在某物以上或之上的含义，还包含在某物以上或之上且其间没有中间特征或层的含义(即，直接处于某物上)。
此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与另外一个或多个元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的装置的不同取向。所述设备可以具有其他取向(旋转90度或者处于其他取向上)，并同样可以相应地解释文中采用的空间相对描述词。
文中使用的“层”一词可以指包括具有一定厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层结构或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的区域，其厚度小于该连续结构的厚度。例如，层可以位于该连续结构的顶表面和底表面之间的任何成对水平平面之间，或者位于顶表面和底表面处。层可以水平延伸、垂直延伸和/或沿渐缩表面延伸。衬底可以是层，可以在其内包含一个或多个层，并且/或者可以具有位于其上、其以上和/或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(在其内形成互连线路和/或通孔接触)以及一个或多个电介质层。
文中使用的“衬底”一词是指在上面添加后续材料层的材料。能够对衬底本身图案化。添加到衬底顶上的材料可以受到图案化，或者可以保持不受图案化。此外，衬底可以包括各种各样的半导体材料，例如，硅、锗、砷化镓、磷化铟等。替代性地，衬底可以由诸如玻璃、塑料或者蓝宝石晶片等的非导电材料构成。
文中使用的“3D存储器装置”一词是指具有存储器单元晶体管的垂直取向串(文中称为“存储器串”，例如，NAND存储器串)的半导体器件，所述的存储器单元晶体管的垂直取向串处于横向取向的衬底上，使得存储器串相对于衬底沿垂直方向延伸。文中使用的词语“垂直/垂直地”是指在标称上垂直于衬底的横向表面。
在一些3D存储器装置(例如，3D NAND存储器装置)中，器件的叠层包括存储器阵列器件和外围器件，例如，互补金属氧化物半导体(CMOS)芯片。随着阵列存储器装置中的层的数量持续提高，存储器阵列器件或者外围器件的尺寸持续下降。因而，需要缩小CMOS芯片的面积，以确保阵列效率不会显著下降。
图1示出了根据本公开的一些方面的示例性3D存储器装置100的截面图。3D存储器装置100包括第一半导体结构102和第二半导体结构104。键合界面106形成于第一半导体结构102和第二半导体结构104之间。第一半导体结构102包括衬底108。衬底108可以是掺杂半导体层，并且可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他适当材料。在一些实施方式中，第一半导体结构102包括衬底108，并且衬底108包括掺杂单晶硅层。
在一些实施方式中，衬底108是厚衬底，如图1中所示。在一些实施方式中，在需要从衬底108对3D存储器装置100进行焊盘引出时，衬底108可以是通过打磨、蚀刻、化学机械抛光(CMP)或其任何组合而受到减薄的减薄后衬底(例如，半导体层)。应当指出，在图1中包含x轴和y轴是为了进一步例示3D存储器装置100中的部件的空间关系。3D存储器装置100的衬底108包括两个沿x方向(即，横向方向)横向延伸的横向表面(例如，顶表面和底表面)。如文中所使用的，当3D存储器装置(例如，3D存储器装置100)的衬底(例如，衬底108)在y方向上处于3D存储器装置的最低平面内时，该3D存储器装置的一个部件(例如，层或器件)是处于另一部件(例如，层或器件)“上”、“以上”还是“以下”是沿y方向(即，垂直方向)相对于该衬底确定的。在本公开中将通篇采用相同的概念来描述空间关系。
在一些实施方式中，3D存储器装置100可以是非单片式3D存储器装置的部分，在非单片式3D存储器装置中，部件(例如，外围器件和存储器阵列器件)可以分开形成到不同衬底上，之后键合。在一些实施方式中，存储器阵列结构110可以形成到衬底108上，以形成第一半导体结构102。之后，将衬底112键合到第一半导体结构102上，并且在衬底112中形成外围器件层114，从而形成第二半导体结构104。在一些实施方式中，第二半导体结构104可以包括衬底112，并且衬底112可以包括掺杂单晶硅层。
键合界面106形成于第一半导体结构102和第二半导体结构104之间的键合表面上。在一些实施方式中，第二半导体结构104可以进一步包括形成于外围器件层114上并且电连接至外围器件层114的互连层116。3D存储器装置100可以进一步包括设置在第二半导体结构104之上的接触焊盘118。接触焊盘118可以通过互连层116电耦接至外围器件层114。
在一些实施方式中，首先形成包括存储器阵列结构110的第一半导体结构102，之后在存储器阵列结构110上形成衬底112。在一些实施方式中，为了在存储器阵列结构110上形成衬底112，在存储器阵列结构110上形成电介质层120，例如，氧化硅，并且进一步在衬底112之下形成另一电介质层122，例如，氧化硅。之后，使电介质层120和电介质层122键合，并且在电介质层120和电介质层122之间的键合表面上形成键合界面106。
在一些实施方式中，3D存储器装置100是NAND闪速存储器装置，其中，存储器单元是以NAND存储器串的阵列的形式提供的，每一NAND存储器串在衬底108以上垂直延伸。如图1中所示，存储器阵列结构110可以包括存储器叠层124和沟道结构126。存储器叠层124包括交替的导电层和电介质层，并且导电层可以包括至少一条源极选择栅极线、多条字线和至少一条漏极选择栅极线。
沟道结构126沿y方向垂直地穿过存储器叠层124延伸。沟道结构126可以包括以半导体材料(例如，作为半导体沟道)和电介质材料(例如，作为存储膜)填充的沟道孔。在一些实施方式中，半导体沟道包括硅，诸如非晶硅、多晶硅或单晶硅。在一些实施方式中，存储膜是包括隧道层、存储层(又称为“电荷捕集层”)和阻挡层的复合层。在一些实施方式中，沟道结构的其余空间可以部分地或者全部以包括电介质材料(例如，氧化硅)的填充层填充。沟道结构126可以具有圆柱形状(例如，柱形形状)。根据一些实施方案，填充层、半导体沟道、隧道层、存储层和阻挡层按此顺序从柱的中间向柱的外表面径向布置。隧道层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)复合层。
在一些实施方式中，外围器件层114可以包括形成于衬底112内并且被配置为对3D存储器装置100进行控制和感测的一个或多个外围器件。外围器件可以包括任何用于促进3D存储器装置100的操作的适当数字、模拟和/或混合信号控制和感测电路，其包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考或者所述电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。
在一些实施方式中，外围器件层114包括具有第一源极/漏极端子128、第二源极/漏极端子130和栅极端子132的晶体管。第一源极/漏极端子128可以通过穿硅接触(TSC)结构134电连接至衬底108。在一些实施方式中，第一源极/漏极端子128可以通过TSC结构134和互连结构136电连接至衬底108。TSC结构134可以设置在第一半导体结构102和第二半导体结构104之间，穿透衬底112。互连结构136可以形成于第一半导体结构102内，从而连接存储器阵列的作为阵列公共源极(ACS)的源极端子。换言之，第一半导体结构102的ACS电连接至第二半导体结构104中的外围器件层114的第一源极/漏极端子128。
在一些实施方式中，接触焊盘118可以电连接至第二源极/漏极端子130。在一些实施方式中，可以在第一半导体结构102和第二半导体结构104之间进一步形成穿过衬底112的另一TSC结构138，并且TSC结构138电连接至存储器叠层124的至少一条字线。
外围器件层114可以包括形成于衬底112上的晶体管，其中，这些晶体管的整体或部分形成于衬底112内，例如，全部或部分处于衬底112的顶表面以下。根据一些实施方式，借助于高级逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等技术节点)，这些晶体管是高速的。应当理解，在一些实施方式中，外围器件层114可以进一步包括任何其他与高级逻辑工艺兼容的电路，包括诸如处理器和可编程逻辑器件(PLD)的逻辑电路或者诸如静态随机存取存储器(SRAM)和动态RAM(DRAM)的存储器电路。
在一些实施方式中，3D存储器装置100的第二半导体结构104进一步包括处于外围器件层114以上的互连层116，以传送往返于外围器件层114的信号。互连层116可以包括多个互连(本文又称为“接触”)，包括横向互连线和垂直互连通道(VIA)接触。如本文所用，互连一词可以宽泛地包括任何适当类型的互连，例如，中道工序(MEOL)互连和后道工序(BEOL)互连。互连层可以进一步包括一个或多个层间电介质(ILD)层(又称为金属间电介质(IMD)层)，互连线和VIA接触可以形成于该层内。也就是说，互连层可以包括处于多个ILD层内的互连线和VIA接触。互连层内的互连线和VIA接触可以包导电材料，其包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。互连层中的ILD层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。
在一些实施方式中，外围器件层114设置在存储器阵列结构110与接触焊盘118之间，并且可以在接触焊盘118上形成非单片式3D存储器装置的BEOL互连。应当理解，在一些实施方式中，可以使3D存储器装置100(包括第一半导体结构102和第二半导体结构104)翻转过来，并且外围器件层114可以设置在存储器阵列结构110的下面。在这种情况下，可以在处于外围器件层114之下的接触焊盘118的下面形成非单片式3D存储器装置的BEOL互连。
图2-13示出了根据本公开的一些方面的处于制造过程的不同阶段上的3D存储器装置100的截面图。图14示出了根据本公开的一些方面的用于形成3D存储器装置100的示例性方法200的流程图。为了更好地描述本公开，将对图2-13中的3D存储器装置100的截面图与图14中的方法200一起讨论。应当理解，方法200中所示的操作并不具有排他性，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图2-13和图14所示的顺序执行的。
如图2以及图14的操作202中所示，在第一掺杂半导体层(例如，衬底108)上形成存储器阵列结构110，第一掺杂半导体层包括单晶硅。
为了在衬底108上形成存储器阵列结构110，在一些实施方式中，形成在x方向上延伸的电介质叠层，该电介质叠层包括在衬底108上交替的多个电介质层和多个牺牲层。形成垂直地穿过该电介质叠层延伸并且与衬底108接触的沟道结构126。之后，采用多个导电层代替所述多个牺牲层，以形成字线。在一些实施方式中，每一电介质层可以包括一层氧化硅，并且每一牺牲层可以包括一层氮化硅。该电介质叠层可以是由一种或多种薄膜沉积工艺形成的，所述工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。在一些实施方式中，通过在衬底108上沉积电介质材料(例如，氧化硅)而在衬底108与该电介质叠层之间形成焊盘氧化物层(未示出)。
形成沿y方向垂直地穿过该电介质叠层延伸的沟道结构126。在一些实施方式中，可以执行蚀刻工艺，从而在该电介质叠层内形成垂直地穿过交替的电介质层/牺牲层延伸的沟道孔。在一些实施方式中，用于形成沟道孔的制作工艺包括湿法蚀刻和/或干法蚀刻，例如，深离子反应蚀刻(DRIE)。在一些实施方式中，沟道孔可以进一步延伸到衬底108的顶部部分内。穿过该电介质叠层的蚀刻工艺可以不停止于衬底108的顶表面处，并且可以继续蚀刻掉衬底108的部分。在形成沟道孔之后，可以执行外延操作(例如，选择性外延生长操作)，从而在沟道孔的底部上形成沟道接触。之后，可以在沟道接触上形成半导体沟道以及包括隧道层、存储层和阻挡层的存储膜。在一些实施方式中，沟道结构126可以不包括沟道接触。
在一些其他实施方式中，为了在衬底108上形成存储器阵列结构110，在衬底108上形成包括多条字线的叠层结构。之后，形成垂直地穿过该叠层结构延伸并与衬底108接触的沟道结构126。
如图3以及图14的操作204中所示，在存储器阵列结构110之上形成第二掺杂半导体层，例如，衬底112。第二掺杂半导体层包括单晶硅。第一半导体结构102包括形成于存储器阵列结构110上的电介质层120，并且电介质层120键合至电介质层122。如图3中所示，在电介质层120和电介质层122之间的键合表面上形成了键合界面106。
在一些实施方式中，将衬底112键合到电介质层120上可以包括图4-7中所示的一系列操作。在图4-7中，将单晶硅层(衬底112)从衬底140(供体衬底)转移到电介质层120上，例如，其使用了去键合(de-bonding)工艺。图15是根据本公开的一些方面的用于转移单晶硅层的示例性方法300的流程图。
如图4以及图15的操作302中所示，提供包括电介质层122的衬底140，之后将衬底140键合到存储器阵列结构110上，如图5中所示。衬底140包括单晶硅层。在电介质层120和电介质层122之间的键合表面上形成了键合界面106。
如图6以及图15的操作304中所示，在衬底140内形成异质界面142。在一些实施方式中，向衬底140内执行离子注入工艺，从而在衬底140内形成异质界面142，异质界面142将掺杂单晶硅层(衬底112)与衬底140的其余部分分开。在一些实施方案中，掺杂剂是氢，包括氢离子和/或氢原子。应当理解，也可以使用任何其他能够在衬底140内形成异质界面142的掺杂剂。例如，可以使用轻离子注入向衬底112内注入诸如质子或氦离子的轻离子，后续可以将其从衬底112去除。可以通过离子注入的各种参数(诸如能量、掺杂剂、剂量、时间等)以及后退火参数(诸如紧随离子注入之后的热扩散的温度和时间)控制衬底112的厚度，即，异质界面142与键合界面106之间的沿y方向的距离。在一些实施例中，衬底112的厚度处于大约1μm和大约100μm之间，例如处于1μm和100μm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm、65μm、70μm、75μm、80μm、85μm、90μm、95μm、100μm、由所述下端与这些值中的任何值限定的任何范围或者这些值中的任何两个值限定的任何范围)。可以通过对衬底140的整个表面之上的注入掺杂剂进行细调控制来控制厚度均匀性。
如图6中所示，异质界面142是衬底140内的处于两个具有不同材料的层之间的界面，例如，所述不同材料是注入了氢的单晶硅和非掺杂单晶硅。衬底140内的异质界面142的存在能够有助于在后面的去键合过程中将两个材料层(例如，衬底112和衬底140的其余部分)分开。
如图7以及图15的操作306中所示，沿异质界面142将衬底140的其余部分从衬底112上去除。于是在存储器阵列结构110之上形成了衬底112，并且衬底112是掺杂单晶硅，如图3中所示。沿衬底140内的异质界面142将衬底140的其余部分从衬底112剥离，从而留下衬底112。衬底112保持键合在存储器阵列结构110上。
如图7中所示，通过对衬底140施加机械力沿异质界面142将衬底140从衬底112剥离，例如，这是因为键合界面106处的键合强度大于异质界面142处的拆分力。换言之，可以沿异质界面142使衬底140断开并从衬底112剥除。因此，使用如上文所述的去键合过程将衬底112从其供体衬底(即衬底140)转移到了存储器阵列结构110上。在一些实施方式中，在将衬底140从衬底112上剥离之后，可以对衬底112的表面进一步执行平面化操作，例如，CMP工艺，从而使衬底112的表面平滑。
在一些实施方式中，将衬底112键合到电介质层120上可以包括图8-10中所示的另一系列的操作。在图8-10中，将单晶硅层(衬底112)从复合衬底144转移到电介质层120上。图16是根据本公开的一些方面的用于转移单晶硅层的示例性方法400的流程图。
如图8以及图16的操作402中所示，提供复合衬底144，之后将复合衬底144键合到存储器阵列结构110上，如图9中所示。复合衬底144可以包括电介质层122、单晶硅层146、绝缘层148和处于顶部的牺牲层150。在一些实施方式中，复合衬底144可以是独立于作为硅晶片(例如，绝缘体上硅(SOI)晶片)的半导体衬底制造的。例如，可以首先通过从大的圆柱形硅锭上进行切割而提供由单晶硅构成的晶片。可以对该晶片执行高能量离子注入，从而在该晶片内形成富氧层，接下来对其氧化，以形成绝缘层148(例如，氧化硅层)。在一些实施方式中，氧被注入到单晶硅晶片内并且被转化成二氧化硅掩埋层(绝缘层148)。可以在单晶硅层146上进一步形成电介质层122(例如，氧化硅层)。因而获得了包括异质材料(例如，单晶硅、氧化硅等)的复合衬底144。
按照面对面方式将复合衬底144键合到第一半导体结构102上，其中，电介质层120和电介质层122被键合到一起，并且在电介质层120和电介质层122之间的键合表面上形成了键合界面106。
如图10以及图16的操作404中所示，去除复合衬底144的部分，以形成掺杂半导体层(衬底112)。在一些实施方式中，接下来可以沿将具有异质材料的层分开的异质界面(例如，绝缘层148和单晶硅层146之间的界面)，在去键合过程中使复合衬底144的包括牺牲层150和绝缘层148的部分断开并且从复合衬底144的其余部分上剥除。因而，在电介质层122和120的顶上只留下了单晶硅层146。单晶硅层146的剩余部分形成了衬底112，并且衬底112是掺杂单晶硅，如图3中所示。
如图11以及图14的操作206中所示，在衬底112内形成外围器件层114。外围器件层114可以包括通过稍后形成的互连层116电连接至存储器阵列结构110的多个外围电路。在一些实施方式中，外围器件层114可以包括多个晶体管，如图11中所示。每一晶体管可以包括作为掺杂区域形成于衬底112内的第一源极/漏极端子128、第二源极/漏极端子130和栅极端子132。在一些实施方式中，还通过湿法蚀刻和/或干法蚀刻以及薄膜沉积在衬底112内形成隔离区(例如，STI)。这些晶体管可以在外围器件层114内形成外围电路。在一些实施方式中，两个具有不同掺杂类型的晶体管可以形成CMOS结构，如图11中所示。
在一些实施方式中，TSC结构134和138还可以形成于衬底112内，并且穿过衬底112通往第一半导体结构102。TSC结构134和138可以在由异质材料构成的部件之间提供电连接，例如，使外围电路与存储器单元相结合。在一些实施方式中，TSC结构134和138可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。
如图12以及图14的操作208中所示，在外围器件层114上形成互连层116。互连层116可以处于第二源极/漏极端子130以上并且电连接第二源极/漏极端子130，以实现焊盘引出，例如，在3D存储器装置100与外部电路之间传递电信号。互连层116可以进一步电连接第一源极/漏极端子128和TSC结构134。在一些实施方式中，互连层116可以进一步连接3D存储器装置100内的多个外围器件。在一些实施方式中，互连层116可以包括一个或多个层间电介质(ILD)层以及设置在ILD层内的用以对器件进行电连接的一个或多个重新分布层。ILD层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。重新分布层可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。
如图13以及图14的操作210中所示，在外围器件层114之上形成接触焊盘118。接触焊盘118通过互连层116与第二源极/漏极端子130电接触。包括一个或多个外围器件的外围器件层114设置在接触焊盘118与存储器阵列结构110之间。换言之，3D存储器装置100是外围下核心(core under periphery,CUP)结构，并且从外围器件的上侧对该结构焊盘引出。此外，外围器件的有源层(例如，外围器件层114的衬底112)通过转移键合法300或400键合至第一半导体结构102，并且外围器件可以通过TSC结构134或138电连接至存储器阵列结构110。由于外围器件层114是在完成了存储器阵列结构110的制造过程之后键合到存储器阵列结构110上的，因而外围器件层114中的外围器件能够避免在存储器阵列结构110的制造过程中一般要使用的高温下受到处理。因此，能够提高外围器件的可靠性，并且外围器件中使用的导电材料也可以具有更多选项。例如，由于外围器件将不在高温下受到处理，因而外围器件114或互连层116中的导电线或层可以由Cu形成，以提高3D存储器装置100的可靠性和性能。
图19示出了根据本公开的一些方面的另一示例性3D存储器装置700的截面图。图19中所示的3D存储器装置700与图13中所示的3D存储器装置100之间的差异在于焊盘引出结构。如图19中所示，接触焊盘706和接触焊盘708设置在第一半导体结构102下面。为了形成图19中所示的3D存储器装置700，在操作208之后，可以在第二半导体结构104上形成操纵衬底702，并且可以执行减薄操作，从而去除衬底108的部分。
之后，可以在衬底108之上互连层704。互连层704可以包括通过互连层704电耦接至衬底108的接触焊盘706。互连层704可以进一步包括通过TSC结构134、互连结构136和互连层704电耦接至第一源极/漏极端子128的接触焊盘708。
图17示出了根据本公开的一些方面的具有存储器装置的示例性系统500的框图。系统500可以是移动电话、台式计算机、膝上型电脑、平板电脑、车载计算机、游戏控制台、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置或者任何其他具有位于其内的存储设备的合适的电子装置。如图17中所示，系统500可以包括主机508和存储器系统502，存储器系统502具有一个或多个存储器装置504和存储器控制器506。主机508可以是电子装置的处理器，例如，中央处理单元(CPU)，或者可以是片上系统(SoC)，例如，应用处理器(AP)。主机508可以被配置为向或从存储器装置504发送或或从其接收数据。
存储器装置504可以是本公开中公开的任何存储器装置。如上文所详细公开的，存储器装置504(例如，NAND闪速存储器装置)可以在对位线放电的放电操作中具有受控的预定义放电电流。根据一些实施方式，存储器控制器506耦接至存储器装置504和主机508，并且被配置为控制存储器装置504。存储器控制器506可以管理存储在存储器装置504中的数据，并且与主机508通信。例如，存储器控制器506可以耦接至存储器装置504(例如，上文描述的3D存储器装置100)，并且存储器控制器506可以被配置为通过外围器件层114、互连层116和接触焊盘118控制存储器阵列结构110的操作。通过形成根据本公开的结构，能够从外围器件的上侧对3D存储器装置100的信号进行焊盘引出。此外，能够提高外围器件的可靠性，并且外围器件中使用的导电材料也可以具有更多选项。
在一些实施方式中，存储器控制器506被设计为在低占空比环境下工作，比如安全数字(SD)卡、紧致闪存(CF)卡、通用串行总线(USB)闪存驱动器或者在诸如个人计算器、数字相机、移动电话等的电子装置中使用的其他介质。在一些实施方式中，存储器控制器506被设计为在高占空比环境下工作，比如SSD或嵌入式多媒体卡(eMMC)，其被用作诸如智能电话、平板电脑、膝上型电脑等的移动装置的数据存储设备以及企业存储阵列。存储器控制器506可以被配置为控制存储器装置504的操作，诸如读取、擦除和编程操作。存储器控制器506还可以被配置为管理与存储在存储器装置504当中的或者将被存储到存储器装置504当中的数据有关的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器506被进一步配置为处理与从存储器装置504读取的或者被写入到存储器装置504的数据有关的纠错码(ECC)。还可以由存储器控制器506执行任何其他适当功能，例如，对存储器装置504进行格式化。存储器控制器506可以根据特定通信协议与外部装置(例如，主机508)通信。例如，存储器控制器506可以通过各种接口协议中的至少一种与外部装置通信，诸如USB协议、MMC协议、外围部件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、火线协议等。
存储器控制器506和一个或多个存储器装置504可以被集成到各种类型的存储装置当中，例如，被包含到同一封装(诸如通用闪速存储(UFS)封装或eMMC封装)内。也就是说，存储器系统502可以被实施并且封装到不同类型的最终电子产品当中。在如图18A所示的一个示例中，存储器控制器506和单个存储器装置504可以被集成到存储器卡602内。存储器卡602可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡602可以进一步包括将存储器卡602与主机(例如，图17中的主机508)耦接起来的存储器卡连接器604。在如图18B所示的另一示例中，存储器控制器506和多个存储器装置504可以被集成到SSD 606内。SSD 606可以进一步包括将SSD 606与主机(例如，图17中的主机508)耦接起来的SSD连接器608。在一些实施方式中，SSD 606的存储容量和/或操作速度高于存储器卡602的存储容量和/或操作速度。
根据本公开的一个方面，公开了一种3D存储器装置。该3D存储器装置包括第一半导体结构和第二半导体结构。第一半导体结构包括第一衬底和设置在第一衬底上的存储器阵列结构。第二半导体结构设置在第一半导体结构之上，并且第二半导体结构包括第二衬底和与第二衬底接触的外围器件。第二衬底形成于外围器件与第一半导体结构之间。
在一些实施方式中，在第二半导体结构之上设置互连层。该存储器阵列结构设置在该互连层和第一衬底之间。该互连层的接触焊盘电耦接至所述外围器件。在一些实施方式中，在第一半导体结构之上设置互连层。第二衬底设置在该互连层和所述外围器件之间。该互连层的接触焊盘电耦接至所述外围器件。
在一些实施方式中，该存储器阵列结构进一步包括：具有多个交替的导电层和电介质层的存储器叠层；以及穿过该存储器叠层延伸的沟道结构。该沟道结构包括存储膜和半导体沟道，并且所述半导体沟道与第一衬底接触。
在一些实施方式中，第一穿硅接触结构穿过第二衬底，并且第一衬底通过第一穿硅接触结构电耦接至外围器件。在一些实施方式中，外围器件进一步包括晶体管，并且第一衬底通过第一穿硅接触结构电耦接至所述晶体管的第一源极/漏极端子。
在一些实施方式中，所述接触焊盘电耦接至晶体管的第二源极/漏极端子。在一些实施方式中，第二穿硅接触结构穿过第二衬底。存储器阵列结构通过第二穿硅接触结构电耦接至外围器件。
在一些实施方式中，第一穿硅接触结构、第二穿硅接触结构和互连层是由铜(Cu)形成的。在一些实施方式中，在第一半导体结构和第二半导体结构之间形成了键合界面。在一些实施方式中，第一衬底包括单晶硅层。在一些实施方式中，第二衬底包括单晶硅层。
根据本公开的另一个方面，公开了一种系统。该系统包括被配置为存储数据的3D存储器装置以及存储器控制器。该3D存储器装置包括第一半导体结构和第二半导体结构。第一半导体结构包括第一衬底和设置在第一衬底上的存储器阵列结构。第二半导体结构设置在第一半导体结构之上，并且第二半导体结构包括第二衬底和与第二衬底接触的外围器件。第二衬底形成于外围器件与第一半导体结构之间。该存储器控制器耦接至该3D存储器装置并且被配置为控制该3D存储器装置的操作。
根据本公开的又一方面，公开了一种用于形成3D存储器装置的方法。在第一衬底之上形成存储器阵列结构。在存储器阵列结构之上形成第二衬底。形成与第二衬底接触的外围器件。在外围器件之上形成互连层。第二衬底设置在外围器件与存储器阵列结构之间。
在一些实施方式中，接触焊盘嵌入到该互连层内。所述接触焊盘与外围器件接触。在一些实施方式中，在第一衬底之上形成接触焊盘。第一衬底设置在所述接触焊盘与存储器阵列结构之间。
在一些实施方式中，形成包括在第一衬底上交替的多个电介质层和多个牺牲层的电介质叠层，形成垂直地穿过该电介质叠层延伸并且与第一衬底接触的沟道结构，并且采用多个导电层代替所述多个牺牲层。
在一些实施方式中，在第一衬底上形成包括多条字线的叠层结构，并且形成垂直地穿过该叠层结构延伸并且与第一衬底接触的沟道结构。
在一些实施方式中，提供包括电介质层的第三衬底，经由该电介质层按照面对面的方式将第三衬底键合至存储器阵列结构，在第三衬底内形成异质界面，并且沿异质界面去除第三衬底的部分以形成所述第二衬底。在一些实施方式中，在第三衬底内形成异质界面包括向该衬底内注入掺杂剂。在一些实施方式中，掺杂剂包括氢。
在一些实施方式中，将复合衬底键合到存储器阵列结构上，并且去除复合衬底的部分，以形成第二衬底。在一些实施方式中，该复合衬底包括绝缘体上硅(SOI)衬底，所述SOI衬底包括单晶硅层、绝缘层和单晶硅衬底。在一些实施方式中，将处于单晶硅层以上的单晶硅衬底和绝缘层从复合衬底去除，以形成所述第二衬底。
在一些实施方式中，在第二衬底内形成晶体管，所述晶体管包括栅极结构、第一源极/漏极端子和第二源极/漏极端子。在一些实施方式中，形成穿过第二衬底的第一穿硅接触结构。外围器件通过所述第一穿硅接触结构电耦接至第一衬底。在一些实施方式中，第一源极/漏极端子和第一衬底通过第一穿硅接触结构电连接。
在一些实施方式中，形成穿过第二衬底的第二穿硅接触结构。外围器件通过第二穿硅接触结构电耦接至存储器阵列结构的字线。在一些实施方式中，在所述晶体管之上形成接触焊盘，并且使之电连接第二源极/漏极端子。
根据本公开的又一方面，公开了一种用于形成3D存储器装置的方法。在第一衬底之上形成第一电介质层。在第一电介质层内形成存储器阵列结构。将第二衬底键合至第一电介质层。第二衬底包括第二电介质层，并且第二电介质层键合至第一电介质层。在第二衬底内形成异质界面。沿异质界面去除第二衬底的部分，从而在存储器阵列结构之上形成第三衬底。在第三衬底内形成外围器件。在外围器件之上形成互连层。第三衬底设置在外围器件与存储器阵列结构之间。
在一些实施方式中，形成包括在第一衬底上交替的多个电介质层和多个牺牲层的电介质叠层，形成垂直地穿过该电介质叠层延伸并且与第一衬底接触的沟道结构，并且采用多个导电层代替所述多个牺牲层。
在一些实施方式中，在第一衬底上形成包括多条字线的叠层结构，并且形成垂直地穿过该叠层结构延伸并且与第一衬底接触的沟道结构。
在一些实施方式中，在第二衬底内形成异质界面包括向第二衬底内注入掺杂剂。在一些实施方式中，掺杂剂包括氢。
在一些实施方式中，在第三衬底内形成晶体管。所述晶体管包括栅极结构、第一源极/漏极端子和第二源极/漏极端子。在一些实施方式中，形成穿过第三衬底的第一穿硅接触结构。外围器件通过所述第一穿硅接触结构电耦接至第一衬底。在一些实施方式中，第一源极/漏极端子和第一衬底通过第一穿硅接触结构电连接。
在一些实施方式中，形成穿过第三衬底的第二穿硅接触结构。外围器件通过第二穿硅接触结构电耦接至存储器阵列结构的字线。在一些实施方式中，接触焊盘嵌入到该互连层内。所述接触焊盘与外围器件接触。在一些实施方式中，在晶体管之上形成接触焊盘，并且接触焊盘电连接第二源极/漏极端子。
根据本公开的又一方面，公开了一种用于形成3D存储器装置的方法。在第一衬底之上形成第一电介质层。在第一电介质层内形成存储器阵列结构。将复合衬底键合至第一电介质层。该复合衬底包括第二电介质层，并且第二电介质层键合至第一电介质层。去除复合衬底的部分，从而在存储器阵列结构之上形成第二衬底。在第二衬底内形成外围器件。在外围器件之上形成互连层。第二衬底设置在外围器件与存储器阵列结构之间。
在一些实施方式中，形成包括在第一衬底上交替的多个电介质层和多个牺牲层的电介质叠层，形成垂直地穿过该电介质叠层延伸并且与第一衬底接触的沟道结构，并且采用多个导电层代替所述多个牺牲层。
在一些实施方式中，在第一衬底上形成包括多条字线的叠层结构，并且形成垂直地穿过该叠层结构延伸并且与第一衬底接触的沟道结构。
在一些实施方式中，该复合衬底进一步包括绝缘体上硅(SOI)衬底，所述SOI衬底包括单晶硅层、绝缘层和单晶硅衬底。在一些实施方式中，将处于单晶硅层以上的单晶硅衬底和绝缘层从复合衬底去除，以形成所述第二衬底。
在一些实施方式中，在第二衬底内形成晶体管。所述晶体管包括栅极结构、第一源极/漏极端子和第二源极/漏极端子。在一些实施方式中，形成穿过第二衬底的第一穿硅接触结构。外围器件通过所述第一穿硅接触结构电耦接至第一衬底。在一些实施方式中，第一源极/漏极端子和第一衬底通过第一穿硅接触结构电连接。
在一些实施方式中，形成穿过第二衬底的第二穿硅接触结构。外围器件通过第二穿硅接触结构电耦接至存储器阵列结构的字线。在一些实施方式中，接触焊盘嵌入到该互连层内。所述接触焊盘与外围器件接触。在一些实施方式中，在晶体管之上形成接触焊盘，并且接触焊盘电连接第二源极/漏极端子。
可以容易地针对各种应用修改和/或调适前文对具体的实施方式所做的描述。因此，基于文中提供的教导和指引，意在使这样的调整和修改落在所公开的实施方式的含义以及等价方案的范围内。
本公开的广度和范围不应由上述示例性实施方式中的任何示例性实施方式限制，而是仅根据下述权利要求及其等价方案限定。

Claims (51)

1.一种三维(3D)存储器装置，包括：
第一半导体结构，其包括第一衬底和设置在所述第一衬底上的存储器阵列结构；以及
设置在所述第一半导体结构之上的第二半导体结构，所述第二半导体结构包括第二衬底和与所述第二衬底接触的外围器件；
其中，所述第二衬底形成于所述外围器件与所述第一半导体结构之间。
2.根据权利要求1所述的3D存储器装置，进一步包括：
设置在所述第二半导体结构之上的互连层，
其中，所述存储器阵列结构设置在所述互连层和所述第一衬底之间；并且
所述互连层的接触焊盘电耦接至所述外围器件。
3.根据权利要求1所述的3D存储器装置，进一步包括：
被设置在所述第一半导体结构之上的互连层，
其中，所述第二衬底设置在所述互连层和所述外围器件之间；并且
所述互连层的接触焊盘电耦接至所述外围器件。
4.根据权利要求1-3中的任何一项所述的3D存储器装置，其中，所述存储器阵列结构进一步包括：
具有多个交替的导电层和电介质层的存储器叠层；以及
穿过所述存储器叠层延伸的沟道结构，所述沟道结构包括存储膜和半导体沟道；
其中，所述半导体沟道与所述第一衬底接触。
5.根据权利要求4所述的3D存储器装置，进一步包括穿过所述第二衬底的第一穿硅接触结构，并且所述第一衬底通过所述第一穿硅接触结构电耦接至所述外围器件。
6.根据权利要求5所述的3D存储器装置，其中，所述外围器件进一步包括晶体管，并且所述第一衬底通过所述第一穿硅接触结构电耦接至所述晶体管的第一源极/漏极端子。
7.根据权利要求6所述的3D存储器装置，其中，所述接触焊盘电耦接至所述晶体管的第二源极/漏极端子。
8.根据权利要求7所述的3D存储器装置，进一步包括穿过所述第二衬底的第二穿硅接触结构，并且所述存储器阵列结构通过所述第二穿硅接触结构电耦接至所述外围器件。
9.根据权利要求8所述的3D存储器装置，其中，所述第一穿硅接触结构、所述第二穿硅接触结构和所述互连层是由铜(Cu)形成的。
10.根据权利要求1所述的3D存储器装置，进一步包括处于所述第一半导体结构和所述第二半导体结构之间的键合界面。
11.根据权利要求1-10中的任何一项所述的3D存储器装置，其中，所述第一衬底包括单晶硅层。
12.根据权利要求11所述的3D存储器装置，其中，所述第二衬底包括单晶硅层。
13.一种系统，包括：
被配置为存储数据的三维(3D)存储器装置，所述3D存储器装置包括：
第一半导体结构，其包括第一衬底和设置在所述第一衬底上的存储器阵列结构；以及
设置在所述第一半导体结构之上的第二半导体结构，所述第二半导体结构包括第二衬底和与所述第二衬底接触的外围器件；
其中，所述第二衬底形成于所述外围器件与所述第一半导体结构之间；以及
耦接至所述3D存储器装置并且被配置为控制所述3D存储器装置的操作的存储器控制器。
14.一种用于形成三维(3D)存储器装置的方法，包括：
在第一衬底之上形成存储器阵列结构；
在所述存储器阵列结构之上形成第二衬底；
形成与所述第二衬底接触的外围器件；以及
在所述外围器件之上形成互连层，
其中，所述第二衬底设置在所述外围器件与所述存储器阵列结构之间。
15.根据权利要求14所述的方法，进一步包括：
形成嵌入到所述互连层内的接触焊盘，其中，所述接触焊盘与所述外围器件接触。
16.根据权利要求14所述的方法，进一步包括：
在所述第一衬底之上形成接触焊盘，其中，所述第一衬底设置在所述接触焊盘与所述存储器阵列结构之间。
17.根据权利要求14-16中的任何一项所述的方法，其中，在所述第一衬底之上形成所述存储器阵列结构进一步包括：
形成包括在所述第一衬底上交替的多个电介质层和多个牺牲层的电介质叠层；
形成垂直地穿过所述电介质叠层延伸并且与所述第一衬底接触的沟道结构；以及
采用多个导电层代替所述多个牺牲层。
18.根据权利要求14-16中的任何一项所述的方法，其中，在所述第一衬底上形成所述存储器阵列结构进一步包括：
在所述第一衬底上形成包括多条字线的叠层结构；以及
形成垂直地穿过所述叠层结构延伸并且与所述第一衬底接触的沟道结构。
19.根据权利要求14-18中的任何一项所述的方法，其中，在所述存储器阵列结构之上形成所述第二衬底进一步包括：
提供包括电介质层的第三衬底；
经由所述电介质层按照面对面的方式将所述第三衬底键合至所述存储器阵列结构；
在所述第三衬底内形成异质界面；以及
沿所述异质界面去除所述第三衬底的部分，以形成所述第二衬底。
20.根据权利要求19所述的方法，其中，在所述第三衬底内形成所述异质界面包括向所述第三衬底内注入掺杂剂。
21.根据权利要求20所述的方法，其中，所述掺杂剂包括氢。
22.根据权利要求14-18中的任何一项所述的方法，其中，在所述存储器阵列结构之上形成所述第二衬底进一步包括：
将复合衬底键合到所述存储器阵列结构上；以及
去除所述复合衬底的部分，以形成所述第二衬底。
23.根据权利要求22所述的方法，其中，所述复合衬底包括绝缘体上硅(SOI)衬底，所述绝缘体上硅(SOI)衬底包括单晶硅层、绝缘层和单晶硅衬底。
24.根据权利要求23所述的方法，其中，去除所述复合衬底的部分以形成所述第二衬底进一步包括：
将处于所述单晶硅层以上的所述单晶硅衬底和所述绝缘层从所述复合衬底去除，以形成所述第二衬底。
25.根据权利要求14-24中的任何一项所述的方法，其中，形成与所述第二衬底接触的所述外围器件进一步包括：
在所述第二衬底内形成晶体管，所述晶体管包括栅极结构、第一源极/漏极端子和第二源极/漏极端子。
26.根据权利要求25所述的方法，进一步包括：
形成穿过所述第二衬底的第一穿硅接触结构，
其中，所述外围器件通过所述第一穿硅接触结构电耦接至所述第一衬底。
27.根据权利要求26所述的方法，其中，在所述外围器件之上形成所述互连层进一步包括：
通过所述第一穿硅接触结构电连接所述第一源极/漏极端子和所述第一衬底。
28.根据权利要求26所述的方法，进一步包括：
形成穿过所述第二衬底的第二穿硅接触结构，
其中，所述外围器件通过所述第二穿硅接触结构电耦接至所述存储器阵列结构的字线。
29.根据权利要求25所述的方法，其中，在所述互连层之上形成所述接触焊盘进一步包括：
在所述晶体管之上形成所述接触焊盘，并且电连接所述第二源极/漏极端子。
30.一种用于形成三维(3D)存储器装置的方法，包括：
在第一衬底之上形成第一电介质层；
在所述第一电介质层内形成存储器阵列结构；
将第二衬底键合至所述第一电介质层，其中，所述第二衬底包括第二电介质层，并且所述第二电介质层键合至所述第一电介质层；
在所述第二衬底内形成异质界面；
沿所述异质界面去除所述第二衬底的部分，从而在所述存储器阵列结构之上形成第三衬底；
在所述第三衬底内形成外围器件；以及
在所述外围器件之上形成互连层，
其中，所述第三衬底设置在所述外围器件与所述存储器阵列结构之间。
31.根据权利要求30所述的方法，其中，在所述第一电介质层内形成所述存储器阵列结构进一步包括：
形成包括在所述第一衬底上交替的多个电介质层和多个牺牲层的电介质叠层；
形成垂直地穿过所述电介质叠层延伸并且与所述第一衬底接触的沟道结构；以及
采用多个导电层代替所述多个牺牲层。
32.根据权利要求30所述的方法，其中，在所述第一电介质层内形成所述存储器阵列结构进一步包括：
在所述第一衬底上形成包括多条字线的叠层结构；以及
形成垂直地穿过所述叠层结构延伸并且与所述第一衬底接触的沟道结构。
33.根据权利要求30-32中的任何一项所述的方法，其中，在所述第二衬底内形成所述异质界面包括向所述第二衬底内注入掺杂剂。
34.根据权利要求33所述的方法，其中，所述掺杂剂包括氢。
35.根据权利要求30-34中的任何一项所述的方法，其中，在所述第三衬底内形成所述外围器件进一步包括：
在所述第三衬底内形成晶体管，所述晶体管包括栅极结构、第一源极/漏极端子和第二源极/漏极端子。
36.根据权利要求35所述的方法，进一步包括：
形成穿过所述第三衬底的第一穿硅接触结构，
其中，所述外围器件通过所述第一穿硅接触结构电耦接至所述第一衬底。
37.根据权利要求36所述的方法，进一步包括：
通过所述第一穿硅接触结构电连接所述第一源极/漏极端子和所述第一衬底。
38.根据权利要求36所述的方法，进一步包括：
形成穿过所述第三衬底的第二穿硅接触结构，
其中，所述外围器件通过所述第二穿硅接触结构电耦接至所述存储器阵列结构的字线。
39.根据权利要求35所述的方法，进一步包括：
形成嵌入到所述互连层内的接触焊盘，其中，所述接触焊盘与所述外围器件接触。
40.根据权利要求39所述的方法，其中，在所述互连层之上形成所述接触焊盘进一步包括：
在所述晶体管之上形成接触焊盘，并且电连接所述第二源极/漏极端子。
41.一种用于形成三维(3D)存储器装置的方法，包括：
在第一衬底之上形成第一电介质层；
在所述第一电介质层内形成存储器阵列结构；
将复合衬底键合至所述第一电介质层，其中，所述复合衬底包括第二电介质层，并且所述第二电介质层键合至所述第一电介质层；
去除所述复合衬底的部分，从而在所述存储器阵列结构之上形成第二衬底；
在所述第二衬底内形成外围器件；以及
在所述外围器件之上形成互连层，
其中，所述第二衬底设置在所述外围器件与所述存储器阵列结构之间。
42.根据权利要求41所述的方法，其中，在所述第一电介质层内形成所述存储器阵列结构进一步包括：
形成包括在所述第一衬底上交替的多个电介质层和多个牺牲层的电介质叠层；
形成垂直地穿过所述电介质叠层延伸并且与所述第一衬底接触的沟道结构；以及
采用多个导电层代替所述多个牺牲层。
43.根据权利要求41所述的方法，其中，在所述第一电介质层内形成所述存储器阵列结构进一步包括：
在所述第一衬底上形成包括多条字线的叠层结构；以及
形成垂直地穿过所述叠层结构延伸并且与所述第一衬底接触的沟道结构。
44.根据权利要求41-43中的任何一项所述的方法，其中，所述复合衬底进一步包括绝缘体上硅(SOI)衬底，所述SOI衬底包括单晶硅层、绝缘层和单晶硅衬底。
45.根据权利要求44所述的方法，其中，去除所述复合衬底的部分从而在所述存储器阵列结构之上形成所述第二衬底进一步包括：
将处于所述单晶硅层以上的所述单晶硅衬底和所述绝缘层从所述复合衬底去除，以形成所述第二衬底。
46.根据权利要求41-45中的任何一项所述的方法，其中，在所述第二衬底内形成所述外围器件进一步包括：
在所述第二衬底内形成晶体管，所述晶体管包括栅极结构、第一源极/漏极端子和第二源极/漏极端子。
47.根据权利要求46所述的方法，进一步包括：
形成穿过所述第二衬底的第一穿硅接触结构，
其中，所述外围器件通过所述第一穿硅接触结构电耦接至所述第一衬底。
48.根据权利要求47所述的方法，进一步包括：
通过所述第一穿硅接触结构电连接所述第一源极/漏极端子和所述第一衬底。
49.根据权利要求47所述的方法，进一步包括：
形成穿过所述第二衬底的第二穿硅接触结构，
其中，所述外围器件通过所述第二穿硅接触结构电耦接至所述存储器阵列结构的字线。
50.根据权利要求46所述的方法，进一步包括：
形成嵌入到所述互连层内的接触焊盘，其中，所述接触焊盘与所述外围器件接触。
51.根据权利要求50所述的方法，其中，在所述互连层之上形成所述接触焊盘进一步包括：
在所述晶体管之上形成所述接触焊盘，并且电连接所述第二源极/漏极端子。
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