CN115954383B - 一种半导体结构及其形成方法 - Google Patents
一种半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN115954383B CN115954383B CN202310242292.9A CN202310242292A CN115954383B CN 115954383 B CN115954383 B CN 115954383B CN 202310242292 A CN202310242292 A CN 202310242292A CN 115954383 B CN115954383 B CN 115954383B
- Authority
- CN
- China
- Prior art keywords
- layer
- sub
- insulating
- insulating layer
- active region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 55
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 230000008569 process Effects 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 35
- 238000005530 etching Methods 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 4
- 239000000523 sample Substances 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 357
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 22
- 239000011241 protective layer Substances 0.000 description 18
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 238000010586 diagram Methods 0.000 description 13
- 239000000463 material Substances 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 235000012239 silicon dioxide Nutrition 0.000 description 11
- 239000000377 silicon dioxide Substances 0.000 description 11
- 230000000694 effects Effects 0.000 description 10
- 239000012212 insulator Substances 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 9
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 8
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 6
- 229910052732 germanium Inorganic materials 0.000 description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000010248 power generation Methods 0.000 description 4
- 238000000427 thin-film deposition Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Landscapes
- Element Separation (AREA)
Abstract
本公开实施例公开了一种半导体结构及其形成方法，其中，半导体结构包括：有源区；至少一第一沟槽位于顶面一侧的有源区内；第一绝缘层的第一子绝缘部覆盖第一沟槽一侧内表面，第二子绝缘部覆盖第一沟槽另一侧的内表面；第二绝缘层，包括第三子绝缘部和第四子绝缘部，设置于第一绝缘层上方；第一子绝缘部和第二子绝缘部的顶面朝向有源区顶面的正投影，分别与第三子绝缘部和第四子绝缘部的底面朝向有源区顶面的正投影至少部分重叠；在平行于有源区表面的方向上，第三子绝缘部的厚度大于第一子绝缘部的厚度，第四子绝缘部的厚度大于第二子绝缘部的厚度；导电结构，至少部分位于第一沟槽内。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着器件尺寸微缩，单位面积可以放置更多的器件；但是随着尺寸微缩，对于一些灵敏放大器（Sense Amplifier）电路带来的失调（mismatch）也更严重，如何在单位面积内放置更多的器件，同时器件的失调得到保障成为设计的瓶颈。另外随着尺寸微缩，短沟道效应愈加严重，此效应无法满足DRAM开关低漏电的需求。此外在沟槽内填充多晶硅并刻蚀时，会发生多晶硅和沟槽的对位偏移问题，导致出现短路和击穿问题，造成器件失效。
发明内容
有鉴于此，本公开实施例提供了一种半导体结构及其形成方法。
根据本公开实施例的第一方面，提供了一种半导体结构，包括：
有源区，所述有源区包括相对的底面和顶面；至少一第一沟槽位于所述顶面一侧的所述有源区内；
第一绝缘层，包括第一子绝缘部和第二子绝缘部，所述第一子绝缘部覆盖所述第一沟槽一侧内表面，所述第二子绝缘部覆盖所述第一沟槽另一侧的内表面；
第二绝缘层，设置于所述第一绝缘层上方；所述第二绝缘层包括第三子绝缘部和第四子绝缘部；
所述第一子绝缘部的顶面朝向所述有源区顶面的正投影，与所述第三子绝缘部的底面朝向所述有源区顶面的正投影至少部分重叠；
所述第二子绝缘部的顶面朝向所述有源区顶面的正投影，与所述第四子绝缘部的底面朝向所述有源区顶面的正投影至少部分重叠；
在平行于所述有源区表面的方向上，所述第三子绝缘部的厚度大于所述第一子绝缘部的厚度，所述第四子绝缘部的厚度大于所述第二子绝缘部的厚度；
导电结构，至少部分位于所述第一沟槽内。
在一些实施例中，所述第二绝缘层位于所述有源区顶面上。
在一些实施例中，所述有源区包括第二沟槽，所述第二沟槽位于所述第一沟槽的上方；
至少部分所述第二绝缘层位于所述第二沟槽内。
在一些实施例中，所述第二绝缘层朝向所述第一沟槽一侧的侧边与所述第一绝缘层朝向所述第一沟槽一侧的侧边重叠；
沿平行于所述有源区表面的方向上，所述第一子绝缘部和所述第二子绝缘部之间的间距等于所述第三子绝缘部和所述第四子绝缘部之间的间距。
在一些实施例中，所述第二绝缘层远离所述第一沟槽一侧的侧边与所述第一绝缘层远离所述第一沟槽一侧的侧壁重叠；
沿平行于所述有源区表面的方向上，所述第一子绝缘部和所述第二子绝缘部之间的间距大于所述第三子绝缘部和所述第四子绝缘部之间的间距。
在一些实施例中，所述导电结构包括从下到上依次设置的第一导电层、第二导电层和绝缘层；其中，所述第二绝缘层至少覆盖所述第一导电层凸出于所述有源区顶面的部分侧壁。
在一些实施例中，位于所述第二绝缘层上方的所述导电结构的宽度，大于位于所述第二绝缘层下方的所述导电结构的宽度。
在一些实施例中，位于所述第二绝缘层上方的所述导电结构的宽度，等于位于所述第二绝缘层下方的所述导电结构的宽度与所述第二绝缘层的宽度之和。
在一些实施例中，沿垂直于所述有源区表面的方向，所述第一导电层和所述第二导电层顶部的边缘位置的高度大于中间位置的高度。
根据本公开实施例的第二方面，提供了一种半导体结构的形成方法，包括：
提供有源区，所述有源区包括相对的底面和顶面；在所述有源区的顶面一侧形成至少一第一沟槽；
在所述有源区上形成第二绝缘层，所述第二绝缘层包括第三子绝缘部和第四子绝缘部；
在所述第二绝缘层的下方形成第一绝缘层，所述第一绝缘层包括第一子绝缘部和第二子绝缘部，所述第一子绝缘部覆盖所述第一沟槽一侧内表面，所述第二子绝缘部覆盖所述第一沟槽另一侧的内表面；
所述第一子绝缘部的顶面朝向所述有源区顶面的正投影，与所述第三子绝缘部的底面朝向所述有源区顶面的正投影至少部分重叠；
所述第二子绝缘部的顶面朝向所述有源区顶面的正投影，与所述第四子绝缘部的底面朝向所述有源区顶面的正投影至少部分重叠；
在平行于所述有源区表面的方向上，所述第三子绝缘部的厚度大于所述第一子绝缘部的厚度，所述第四子绝缘部的厚度大于所述第二子绝缘部的厚度；
形成导电结构，所述导电结构至少部分位于所述第一沟槽内。
在一些实施例中，所述形成第二绝缘层，包括：
在所述有源区上形成图案化的第一掩膜层，所述图案化的第一掩膜层内形成有多个凹槽；
在所述图案化的第一掩膜层的表面，以及所述凹槽的侧壁和底面沉积第二绝缘层预层；
刻蚀去除位于所述图案化的第一掩膜层的表面以及所述凹槽的底面的所述第二绝缘层预层，保留位于所述凹槽的侧壁处的至少部分所述第二绝缘层预层，以形成所述第二绝缘层。
在一些实施例中，在刻蚀去除所述凹槽的底面的所述第二绝缘层预层的同时，刻蚀去除所述凹槽下方的部分所述有源区，以形成所述第一沟槽。
在一些实施例中，沿平行于所述有源区表面的方向，所述第三子绝缘部和所述第四子绝缘部的厚度大于或等于光刻工艺的光刻对准精度的两倍。
在一些实施例中，所述形成导电结构，包括：
形成覆盖所述有源区顶面、所述第二绝缘层和所述第一沟槽的第一导电层预层；
在所述第一导电层预层上依次形成第二导电层预层和绝缘层预层；
在所述绝缘层预层上形成第二掩膜层；
根据所述第二掩膜层，刻蚀去除部分所述绝缘层预层、所述第二导电层预层和所述第一导电层预层，以分别形成绝缘层、第二导电层和第一导电层。
在一些实施例中，所述第二掩膜层在所述有源区顶面的正投影，覆盖所述第一沟槽在所述有源区顶面的正投影，且所述第二掩膜层的图形边缘在所述有源区顶面的正投影，与所述第二绝缘层的图形边缘在所述有源区顶面的正投影重叠。
本公开实施例中，通过在第一绝缘层上形成第二绝缘层，且第二绝缘层与第一绝缘层至少部分重叠，如此，第二绝缘层可以作为形成导电结构的自对准结构，这样在形成导电结构时，不需要将导电结构和第一沟槽的套刻精度控制在较高的要求内，能够解决导电结构相对于第一沟槽的对位偏移问题；同时第二绝缘层和第一绝缘层可以一同作为导电结构的沟道，如此增加了沟道长度，减少短沟道效应；并且第二绝缘层的厚度较厚，能够减少尖端发电导致的击穿和短路问题。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的半导体结构的结构示意图；
图2为本公开实施例提供的半导体结构的俯视图；
图3a为本公开另一实施例提供的半导体结构的结构示意图；
图3b为本公开再一实施例提供的半导体结构的结构示意图；
图3c为本公开又一实施例提供的半导体结构的结构示意图；
图4a为沟道长度与失调电压之间的关系图；
图4b为沟道长度与电压和闭态漏电流之间的关系图；
图5为本公开实施例提供的半导体结构的形成方法的流程图；
图6a为本公开实施例提供的半导体结构在形成过程中的结构示意图一;
图6b为本公开实施例提供的半导体结构在形成过程中的结构示意图二；
图6c为本公开实施例提供的半导体结构在形成过程中的结构示意图三；
图6d为本公开实施例提供的半导体结构在形成过程中的结构示意图四；
图6e为本公开实施例提供的半导体结构在形成过程中的结构示意图五；
图6f为本公开实施例提供的半导体结构在形成过程中的结构示意图六；
图6g为本公开实施例提供的半导体结构在形成过程中的结构示意图七；
图6h为本公开实施例提供的半导体结构在形成过程中的结构示意图八。
附图标记说明：
1-衬底；10-有源区；101-第一沟槽；102-第二沟槽；110-顶面；120-底面；
20-第二绝缘层；21-第三子绝缘部；22-第四子绝缘部；200-第二绝缘层预层；
30-导电结构；31-第一绝缘层；311-第一子绝缘部；312-第二子绝缘部；32-第一导电层；33-第二导电层；34-绝缘层；320-第一导电层预层；330-第二导电层预层；340-绝缘层预层；
40-保护层；
510-第一掩膜层；51-图案化的第一掩膜层；511-凹槽；52-第二掩膜层。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
基于此，本公开实施例提供了一种半导体结构。图1为本公开实施例提供的半导体结构的结构示意图。
参见图1，所述半导体结构包括：
有源区10，所述有源区10包括相对的底面120和顶面110；至少一第一沟槽101位于所述顶面110一侧的所述有源区10内；
第一绝缘层31，包括第一子绝缘部311和第二子绝缘部312，所述第一子绝缘部311覆盖所述第一沟槽101一侧内表面，所述第二子绝缘部312覆盖所述第一沟槽101另一侧的内表面；
第二绝缘层20，设置于所述第一绝缘层31上方；所述第二绝缘层20包括第三子绝缘部21和第四子绝缘部22；
所述第一子绝缘部311的顶面朝向所述有源区10顶面110的正投影，与所述第三子绝缘部21的底面朝向所述有源区10顶面110的正投影至少部分重叠；
所述第二子绝缘部312的顶面朝向所述有源区10顶面110的正投影，与所述第四子绝缘部22的底面朝向所述有源区10顶面110的正投影至少部分重叠；
在平行于所述有源区10表面的方向上，所述第三子绝缘部21的厚度大于所述第一子绝缘部311的厚度，所述第四子绝缘部22的厚度大于所述第二子绝缘部312的厚度；
导电结构30，至少部分位于所述第一沟槽101内。
本公开实施例中，通过在第一绝缘层上形成第二绝缘层，且第二绝缘层与第一绝缘层至少部分重叠，如此，第二绝缘层可以作为形成导电结构的自对准结构，这样在形成导电结构时，不需要将导电结构和第一沟槽的套刻精度控制在较高的要求内，能够解决导电结构相对于第一沟槽的对位偏移问题；同时第二绝缘层和第一绝缘层可以一同作为导电结构的沟道，如此增加了沟道长度，减少短沟道效应；并且第二绝缘层的厚度较厚，能够减少尖端发电导致的击穿和短路问题。
在一实施例中，如图2所示，所述半导体结构包括衬底1，所述有源区10为所述衬底1的一部分。
在一实施例中，所述衬底1可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI（绝缘体上硅，Silicon On Insulator）衬底或GOI（绝缘体上锗，Germanium On Insulator）衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底（例如氮化镓衬底或砷化镓衬底等），还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI（绝缘体上锗硅）等。
在一实施例中，所述半导体结构，还包括：保护层40，所述保护层40覆盖所述有源区10的表面。
所述保护层40可以保护有源区10在后续的一些工艺中不被损伤。
所述保护层40的材料包括但不限于二氧化硅（SiO2）、氮化硅（SiN）、氮氧化硅（SiON）、碳化硅（SiC）和碳氮化硅（SiNC）。
在一实施例中，所述第一绝缘层31的材料包括但不限于二氧化硅（SiO2）、氮化硅（SiN）、氮氧化硅（SiON）、碳化硅（SiC）和碳氮化硅（SiNC）。
在一些实施例中，如图1所示，所述第二绝缘层20位于所述有源区10顶面110上。具体地，所述第二绝缘层20位于所述保护层40上。
第二绝缘层全部位于保护层上，不仅制备工艺简单，而且能更好的解决导电结构相对于第一沟槽的对位偏移问题，同时作为导电结构的沟道时，也更多的增加了沟道长度。
在另一些实施例中，如图3a和图3b所示，所述有源区10包括第二沟槽102，所述第二沟槽102位于所述第一沟槽101的上方；至少部分所述第二绝缘层20位于所述第二沟槽102内。
需要解释的是，所述第二沟槽102还包括位于所述保护层40内的部分。
具体地，如图3a所示，所述第二绝缘层20的部分位于所述第二沟槽102内，另外一部分凸出于所述保护层40的表面。
第二绝缘层包括凸出于保护层表面的部分，当对准误差较大时，能更好的解决残留物导致的短路问题。
如图3b所示，所述第二绝缘层20全部位于所述第二沟槽102内。
第二绝缘层位于第二沟槽内，因为第二绝缘层的厚度较大，因此增加了制备导电结构光刻对准的工艺窗口。
在一些实施例中，如图1和图3a所示，所述第二绝缘层20朝向所述第一沟槽101一侧的侧边与所述第一绝缘层31朝向所述第一沟槽101一侧的侧边重叠；
沿平行于所述有源区10表面的方向上，所述第一子绝缘部311和所述第二子绝缘部312之间的间距等于所述第三子绝缘部21和所述第四子绝缘部22之间的间距。
可选地，沿平行于所述有源区10表面的方向上，所述第一子绝缘部311和所述第二子绝缘部312之间的间距等于所述第三子绝缘部21和所述第四子绝缘部22之间的间距，第二沟槽内导电结构30的尺寸增加，降低了电阻，同时增加了制备导电结构的工艺裕度。
在另一些实施例中，如图3c所示，所述第二绝缘层20远离所述第一沟槽101一侧的侧边与所述第一绝缘层31远离所述第一沟槽101一侧的侧壁重叠；
沿平行于所述有源区10表面的方向上，所述第一子绝缘部311和所述第二子绝缘部312之间的间距大于所述第三子绝缘部21和所述第四子绝缘部22之间的间距。其在保证前述技术有益效果的基础上，进一步降低了栅极的线宽，有利于提高集成度。
在另一些实施例中，如图3b所示，所述第二绝缘层20两侧的侧边和所述第一绝缘层31两侧的侧边都不重叠，但是第二绝缘层20与第一绝缘层31至少部分重叠。
在一实施例中，所述第三子绝缘部21的厚度大于所述第一子绝缘部311的厚度，所述第四子绝缘部22的厚度大于所述第二子绝缘部312的厚度。如此，增加了制备导电结构时光刻对准的工艺窗口，能更好的解决导电结构相对于第一沟槽的对位偏移问题。
在一实施例中，沿平行于所述有源区10表面的方向，所述第二绝缘层20的宽度大于或等于14nm；
沿垂直于所述有源区10表面的方向，所述第二绝缘层20的高度范围为20nm~30nm。
第二绝缘层的宽度需要大于制备导电结构的光刻工艺的光刻对准精度的两倍，比如，当对准精度为7nm时，第二绝缘层的宽度大于等于14nm，其可较好地避免光刻导电结构时对准失配造成的短路或击穿问题。同时并且第二绝缘层不宜太高，可选地，第二绝缘层的高度在20nm至30nm之间，更好地保证介质层不易坍塌。
在一实施例中，所述第二绝缘层20的材料包括但不限于二氧化硅（SiO2）、氮化硅（SiN）、氮氧化硅（SiON）、碳化硅（SiC）和碳氮化硅（SiNC）。
在一实施例中，如图1所示，所述导电结构30包括从下到上依次设置的第一导电层32、第二导电层33和绝缘层34；其中，所述第二绝缘层20至少覆盖所述第一导电层32凸出于所述有源区10顶面110的部分侧壁。
更具体地，所述第二绝缘层环绕所述第一导电层凸出于所述有源区顶面的部分侧壁。
由于导电结构与第一沟槽之间存在对位偏移的问题，对位偏移会导致第一沟槽内本应填充导电结构的位置产生空洞，空洞内的残留金属或者多晶硅刻蚀副产物会导致短路问题，对位偏移还会导致导电结构往第一沟槽旁边的衬底上偏移，在第一沟槽边缘与导电结构接触的地方存在尖端效应，使得尖端处的二氧化硅发生击穿导致漏电问题。因此，第二绝缘层可以作为自对准结构，解决对位偏移的问题，并且在第一导电层的侧壁处增加第二绝缘层，增加了边缘二氧化硅的厚度，可以解决尖端发电导致的二氧化硅击穿问题。同时增加了第二绝缘层之后，也相当于增加了沟道长度，减少了短沟道效应。
图4a为沟道长度与失调电压之间的关系图，图4b为沟道长度与电压和闭态漏电流之间的关系图。
从图4a可以看出，沟道长度（Channel Length）越长，失调电压（Vt mismatch）越小。因此要达到减小失调电压的目的，需要增加沟道长度。
从图4b可以看出，沟道长度（Channel Length）越长，闭态漏电流（Ioff）越小，短沟道效应（short channel）的影响越小。因此要减小短沟道效应，需要增加沟道长度。
在本公开实施例中，第二绝缘层至少覆盖第一导电层突出于衬底表面的部分侧壁，如此，第二绝缘层覆盖第一导电层的部分也能作为沟道，相当于增加了沟道的长度，能够减少短路和失调问题。
所述第一导电层32的材料包括但不限于多晶硅（Poly），所述第二导电层33的材料包括但不限于金属钨（W），所述绝缘层34的材料包括但不限于氮化硅（SiN）。
在一实施例中，所述第一绝缘层31也为所述导电结构30的一部分，用于将导电结构的导电层和衬底之间进行绝缘隔离。
所述导电结构30凸出于所述有源区10的顶面110，有利于器件的尺寸微缩。
在一实施例中，所述导电结构30为栅极结构。
在一实施例中，位于所述第二绝缘层20上方的所述导电结构30的宽度，大于位于所述第二绝缘层20下方的所述导电结构30的宽度。
具体地，如图1所示，位于所述第二绝缘层20上方的所述导电结构30的宽度，不仅大于位于所述第二绝缘层20下方的所述导电结构30的宽度，而且大于被所述第二绝缘层20覆盖的部分的宽度。并且位于所述第二绝缘层20下方的所述导电结构30的宽度与被所述第二绝缘层20覆盖的部分的宽度相等。也就是说，所述导电结构30位于所述第二绝缘层20上表面上方的部分的宽度，大于所述导电结构30位于所述第二绝缘层20上表面下方的部分的宽度。
如图1所示，所述导电结构30位于所述第二绝缘层20上表面上方的部分的宽度为h1，所述导电结构30位于所述第二绝缘层20上表面下方的部分的宽度为h2，h1大于h2。
因为导电结构位于所述第二绝缘层上表面下方的部分的宽度与第一沟槽的宽度相同，这样导电结构位于所述第二绝缘层上表面上方的部分的尺寸大于第一沟槽的尺寸，解决了导电结构相对于第一沟槽的对位偏移问题。
在一实施例中，位于所述第二绝缘层20上方的所述导电结构30的宽度，等于位于所述第二绝缘层20下方的所述导电结构30的宽度与所述第二绝缘层20的宽度之和。
如图1所示，因为位于第二绝缘层上方的导电结构的宽度，等于位于第二绝缘层下方的导电结构的宽度与第二绝缘层的宽度之和，因此，所述导电结构位于所述第二绝缘层上方的部分的侧边与所述第二绝缘层的远离所述第一沟槽的侧边对齐，如此，在刻蚀形成导电结构的时候，不需要进行精准对位，简化了工艺。
在一实施例中，沿垂直于所述有源区10表面的方向，所述第一导电层32和所述第二导电层33顶部的边缘位置的高度大于中间位置的高度。
如图1所示，第一导电层和第二导电层顶部的边缘位置的高度大于中间位置的高度，如此，第一导电层和第二导电层的表面存在凹陷，以此增加了第一导电层和第二导电层之间的接触面积，以及第一导电层和绝缘层之间的接触面积，进而减少了接触电阻。
在一实施例中，所述导电结构30可以横跨多个有源区10，在图2所示的实施例中，只显示了横跨一个有源区10的情况。
所述导电结构可以包括弯头部分，所述弯头部分至少位于中间部分的一侧。
在形成导电结构时，通过增加弯头部分，能够提高HEIP（Hot Electron InducedPunch through，热电子感应穿透）的抗干扰能力。
本公开实施例还提供了一种半导体结构的形成方法，具体请参见附图5，如图所示，所述方法包括以下步骤：
步骤501：提供有源区，所述有源区包括相对的底面和顶面；在所述有源区的顶面一侧形成至少一第一沟槽；
步骤502：在所述有源区上形成第二绝缘层，所述第二绝缘层包括第三子绝缘部和第四子绝缘部；
步骤503：在所述第二绝缘层的下方形成第一绝缘层，所述第一绝缘层包括第一子绝缘部和第二子绝缘部，所述第一子绝缘部覆盖所述第一沟槽一侧内表面，所述第二子绝缘部覆盖所述第一沟槽另一侧的内表面；
所述第一子绝缘部的顶面朝向所述有源区顶面的正投影，与所述第三子绝缘部的底面朝向所述有源区顶面的正投影至少部分重叠；
所述第二子绝缘部的顶面朝向所述有源区顶面的正投影，与所述第四子绝缘部的底面朝向所述有源区顶面的正投影至少部分重叠；
在平行于所述有源区表面的方向上，所述第三子绝缘部的厚度大于所述第一子绝缘部的厚度，所述第四子绝缘部的厚度大于所述第二子绝缘部的厚度；
步骤504：形成导电结构，所述导电结构至少部分位于所述第一沟槽内。
下面结合具体实施例对本公开实施例提供的半导体结构的形成方法再作进一步详细的说明。
图6a至图6h为本公开实施例提供的半导体结构在形成过程中的器件结构示意图。
首先，参见图6a至图6d，执行步骤501和步骤502，提供有源区10，所述有源区10包括相对的底面120和顶面110；在所述有源区10的顶面110一侧形成至少一第一沟槽101；在所述有源区10上形成第二绝缘层20，所述第二绝缘层20包括第三子绝缘部21和第四子绝缘部22。
在一实施例中，所述提供有源区10，包括：提供衬底1，在所述衬底1内形成有源区10。具体地，如图2所示，所述有源区10为所述衬底1的一部分。
所述衬底1可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI（绝缘体上硅，Silicon On Insulator）衬底或GOI（绝缘体上锗，Germanium On Insulator）衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底（例如氮化镓衬底或砷化镓衬底等），还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI（绝缘体上锗硅）等。
继续参见图6a，所述方法还包括：在提供有源区10后，在所述有源区10上形成保护层40。
在实际操作中，所述保护层40可以使用一种或多种薄膜沉积工艺形成；具体地，所述沉积工艺包括但不限于化学气相沉积（CVD）工艺、等离子体增强化学气相沉积（PECVD）工艺、原子层沉积（ALD）工艺或其组合。
所述保护层40可以保护有源区10在后续的一些工艺中不被损伤。
所述保护层40的材料包括但不限于二氧化硅（SiO2）、氮化硅（SiN）、氮氧化硅（SiON）、碳化硅（SiC）和碳氮化硅（SiNC）。
在一实施例中，所述形成第二绝缘层20，包括：
在所述有源区10上形成图案化的第一掩膜层51，所述图案化的第一掩膜层51内形成有多个凹槽511；
在所述图案化的第一掩膜层51的表面，以及所述凹槽511的侧壁和底面沉积第二绝缘层预层200；
刻蚀去除位于所述图案化的第一掩膜层51的表面以及所述凹槽511的底面的所述第二绝缘层预层200，保留位于所述凹槽511的侧壁处的部分所述第二绝缘层预层200，以形成所述第二绝缘层20。
具体地，参见图6a，在所述保护层40上形成第一掩膜层510。
在实际操作中，所述第一掩膜层510可以使用一种或多种薄膜沉积工艺形成；具体地，所述沉积工艺包括但不限于化学气相沉积（CVD）工艺、等离子体增强化学气相沉积（PECVD）工艺、原子层沉积（ALD）工艺或其组合。
接着，参见图6b，图案化所述第一掩膜层510，以形成图案化的第一掩膜层51，所述图案化的第一掩膜层51内形成有多个凹槽511。
具体地，可以通过光刻工艺对第一掩膜层进行图案化。第一掩膜层可以是光致抗蚀剂掩膜或者基于光刻掩膜进行图案化的硬掩膜；当第一掩膜层是光致抗蚀剂掩膜时，具体通过曝光、显影和去胶等步骤对第一掩膜层进行图案化。接着按照要刻蚀的凹槽图形刻蚀出具有一定深度的凹槽。
这里，例如可以采用湿法或干法刻蚀工艺形成凹槽511。
在一实施例中，所述凹槽511暴露出所述保护层40的部分表面。
接着，参见图6c，在所述图案化的第一掩膜层51的表面，以及所述凹槽511的侧壁和底面沉积第二绝缘层预层200。
在实际操作中，所述第二绝缘层预层200可以使用一种或多种薄膜沉积工艺形成；具体地，所述沉积工艺包括但不限于化学气相沉积（CVD）工艺、等离子体增强化学气相沉积（PECVD）工艺、原子层沉积（ALD）工艺或其组合。
接着，参见图6d，刻蚀去除位于所述图案化的第一掩膜层51的表面以及所述凹槽511的底面的所述第二绝缘层预层200，保留位于所述凹槽511的侧壁处的至少部分所述第二绝缘层预层200，以形成第二绝缘层20。
在一些实施例中，可以去除部分凹槽511的侧壁处的第二绝缘层预层200。
继续参见图6d，在刻蚀去除所述凹槽511的底面的所述第二绝缘层预层200的同时，刻蚀去除所述凹槽511下方的部分所述有源区10，以形成所述第一沟槽101。
具体地，可以去除凹槽511底面下方的保护层40以及保护层40下方的部分有源区10，以形成第一沟槽101。
在一实施例中，所述方法还包括：在形成所述第二绝缘层20后，去除所述图案化的第一掩膜层51。
在一实施例中，沿平行于所述有源区10表面的方向，所述第三子绝缘部21和所述第四子绝缘部22的厚度大于或等于光刻工艺的光刻对准精度的两倍。
沿平行于所述有源区10表面的方向，所述第二绝缘层20的宽度大于或等于14nm；沿垂直于所述有源区10表面的方向，所述第二绝缘层20的高度范围为20nm~30nm。
第二绝缘层的宽度需要大于制备导电结构的光刻工艺的光刻对准精度的两倍，比如，当对准精度为7nm时，第二绝缘层的宽度大于等于14nm，其可较好地避免光刻导电结构时对准失配造成的短路或击穿问题。同时并且第二绝缘层不宜太高，可选地，第二绝缘层的高度在20nm至30nm之间，更好地保证介质层不易坍塌。
在一实施例中，所述第二绝缘层20的材料包括但不限于二氧化硅（SiO2）、氮化硅（SiN）、氮氧化硅（SiON）、碳化硅（SiC）和碳氮化硅（SiNC）。
结合则，参见图6e，执行步骤503，在所述第二绝缘层20的下方形成第一绝缘层31，所述第一绝缘层31包括第一子绝缘部311和第二子绝缘部312，所述第一子绝缘部311覆盖所述第一沟槽101一侧内表面，所述第二子绝缘部312覆盖所述第一沟槽101另一侧的内表面；所述第一子绝缘部311的顶面朝向所述有源区10顶面110的正投影，与所述第三子绝缘部21的底面朝向所述有源区10顶面110的正投影至少部分重叠；所述第二子绝缘部312的顶面朝向所述有源区10顶面110的正投影，与所述第四子绝缘部22的底面朝向所述有源区10顶面110的正投影至少部分重叠；在平行于所述有源区10表面的方向上，所述第三子绝缘部21的厚度大于所述第一子绝缘部311的厚度，所述第四子绝缘部22的厚度大于所述第二子绝缘部312的厚度。
在实际操作中，所述第一绝缘层31可以通过材料沉积生长再进行刻蚀的方式形成，另外由于衬底材料为Si，也可以通过原位水气生成（in-situ steam generation，issg）方法制备，也可以通过热氧化或其他方式形成。
接着，参见图6f至图6h，执行步骤504，形成导电结构30，所述导电结构30至少部分位于所述第一沟槽101内。
在一实施例中，所述形成导电结构30，包括：
形成覆盖所述有源区10顶面110、所述第二绝缘层20和所述第一沟槽101的第一导电层预层320；
在所述第一导电层预层320上依次形成第二导电层预层330和绝缘层预层340；
在所述绝缘层预层340上形成第二掩膜层52；
根据所述第二掩膜层52，刻蚀去除部分所述绝缘层预层340、所述第二导电层预层330和所述第一导电层预层320，以分别形成绝缘层34、第二导电层33和第一导电层32。
具体地，先参见图6f，在所述保护层40和所述第二绝缘层20上，以及所述第一沟槽101内形成第一导电层预层320。
接着，继续参见图6f，在第一导电层预层320上形成第二导电层预层330，在所述第二导电层预层330上形成绝缘层预层340。
在实际操作中，所述第一导电层预层320、第二导电层预层330和绝缘层预层340可以使用一种或多种薄膜沉积工艺形成；具体地，所述沉积工艺包括但不限于化学气相沉积（CVD）工艺、等离子体增强化学气相沉积（PECVD）工艺、原子层沉积（ALD）工艺或其组合。
接着，参见图6g，在所述绝缘层预层340上形成第二掩膜层52。
所述第二掩膜层52为图案化后的第二掩膜层，图中未显示出图案化的过程。
在一实施例中，所述第二掩膜层52在所述有源区10顶面110的正投影，覆盖所述第一沟槽101在所述有源区10顶面110的正投影，且所述第二掩膜层52的图形边缘在所述有源区10顶面110的正投影，与所述第二绝缘层20的图形边缘在所述有源区10顶面110的正投影重合。
所述第二掩膜层的边缘与所述第二绝缘层的边缘重合，如此，在刻蚀形成导电结构的时候，可以通过第二绝缘层作为自对准结构，不需要进行精准对位，简化了工艺。
接着，参见图6h，根据所述第二掩膜层52，刻蚀去除部分所述绝缘层预层340、所述第二导电层预层330和所述第一导电层预层320，以分别形成绝缘层34、第二导电层33和第一导电层32。
在一实施例中，所述第一绝缘层31也为所述导电结构30的一部分，用于将导电结构的导电层和衬底之间进行绝缘隔离。
在一实施例中，所述导电结构30为栅极结构。
在一实施例中，所述第二绝缘层20至少覆盖所述第一导电层32凸出于所述有源区10顶面110的部分侧壁。
更具体地，所述第二绝缘层环绕所述第一导电层凸出于所述有源区顶面的部分侧壁。
由于导电结构与第一沟槽之间存在对位偏移的问题，对位偏移会导致第一沟槽内本应填充导电结构的位置产生空洞，空洞内的残留金属或者多晶硅刻蚀副产物会导致短路问题，对位偏移还会导致导电结构往第一沟槽旁边的衬底上偏移，在第一沟槽边缘与导电结构接触的地方存在尖端效应，使得尖端处的二氧化硅发生击穿导致漏电问题。因此，第二绝缘层可以作为自对准结构，解决对位偏移的问题，并且在第一导电层的侧壁处增加第二绝缘层，增加了边缘二氧化硅的厚度，可以解决尖端发电导致的二氧化硅击穿问题。同时增加了第二绝缘层之后，第二绝缘层覆盖第一导电层的部分也能作为沟道，也相当于增加了沟道长度，减少了短沟道效应。
所述第一导电层32的材料包括但不限于多晶硅（Poly），所述第二导电层33的材料包括但不限于金属钨（W），所述绝缘层34的材料包括但不限于氮化硅（SiN）。
在一实施例中，位于所述第二绝缘层20上方的所述导电结构30的宽度，大于位于所述第二绝缘层20下方的所述导电结构30的宽度。
具体地，如图6h所示，位于所述第二绝缘层20上方的所述导电结构30的宽度，不仅大于位于所述第二绝缘层20下方的所述导电结构30的宽度，而且大于被所述第二绝缘层20覆盖的部分的宽度。并且位于所述第二绝缘层20下方的所述导电结构30的宽度与被所述第二绝缘层20覆盖的部分的宽度相等。也就是说，所述导电结构30位于所述第二绝缘层20上表面上方的部分的宽度，大于所述导电结构30位于所述第二绝缘层20上表面下方的部分的宽度。
如图6h所示，所述导电结构30位于所述第二绝缘层20上表面上方的部分的宽度为h1，所述导电结构30位于所述第二绝缘层20上表面下方的部分的宽度为h2，h1大于h2。
因为导电结构位于所述第二绝缘层上表面下方的部分的宽度与第一沟槽的宽度相同，这样导电结构位于所述第二绝缘层上表面上方的部分的尺寸大于第一沟槽的尺寸，解决了导电结构相对于第一沟槽的对位偏移问题。
在一实施例中，位于所述第二绝缘层20上方的所述导电结构30的宽度，等于位于所述第二绝缘层20下方的所述导电结构30的宽度与所述第二绝缘层20的宽度之和。
如图6h所示，因为位于第二绝缘层上方的导电结构的宽度，等于位于第二绝缘层下方的导电结构的宽度与第二绝缘层的宽度之和，因此，所述导电结构位于所述第二绝缘层上方的部分的侧边与所述第二绝缘层的远离所述第一沟槽的侧边对齐，如此，在刻蚀形成导电结构的时候，不需要进行精准对位，简化了工艺。
在一实施例中，沿垂直于所述有源区10表面的方向，所述第一导电层32和所述第二导电层33顶部的边缘位置的高度大于中间位置的高度。
如图6h所示，第一导电层和第二导电层顶部的边缘位置的高度大于中间位置的高度，如此，第一导电层和第二导电层的表面存在凹陷，以此增加了第一导电层和第二导电层之间的接触面积，以及第一导电层和绝缘层之间的接触面积，进而减少了接触电阻。
在一实施例中，所述导电结构30可以横跨多个有源区10，在图2所示的实施例中，只显示了横跨一个有源区10的情况。
所述导电结构可以包括弯头部分，所述弯头部分至少位于中间部分的一侧。
在形成导电结构时，通过增加弯头部分，能够提高HEIP（Hot Electron InducedPunch through，热电子感应穿透）的抗干扰能力。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。
Claims (13)
1.一种半导体结构，其特征在于，包括：
有源区，所述有源区包括相对的底面和顶面；至少一第一沟槽位于所述顶面一侧的所述有源区内；
第一绝缘层，包括第一子绝缘部和第二子绝缘部，所述第一子绝缘部覆盖所述第一沟槽一侧内表面，所述第二子绝缘部覆盖所述第一沟槽另一侧的内表面；
第二绝缘层，设置于所述第一绝缘层上方；所述第二绝缘层包括第三子绝缘部和第四子绝缘部；其中，所述第二绝缘层位于所述有源区顶面上；沿平行于所述有源区表面的方向，所述第二绝缘层的宽度大于或等于14nm，沿垂直于所述有源区表面的方向，所述第二绝缘层的高度范围为20nm~30nm；
所述第一子绝缘部的顶面朝向所述有源区顶面的正投影，与所述第三子绝缘部的底面朝向所述有源区顶面的正投影至少部分重叠；
所述第二子绝缘部的顶面朝向所述有源区顶面的正投影，与所述第四子绝缘部的底面朝向所述有源区顶面的正投影至少部分重叠；
在平行于所述有源区表面的方向上，所述第三子绝缘部的厚度大于所述第一子绝缘部的厚度，所述第四子绝缘部的厚度大于所述第二子绝缘部的厚度；
导电结构，至少部分位于所述第一沟槽内。
2.根据权利要求1所述的半导体结构，其特征在于，
所述第二绝缘层朝向所述第一沟槽一侧的侧边与所述第一绝缘层朝向所述第一沟槽一侧的侧边重叠；
沿平行于所述有源区表面的方向上，所述第一子绝缘部和所述第二子绝缘部之间的间距等于所述第三子绝缘部和所述第四子绝缘部之间的间距。
3.根据权利要求1所述的半导体结构，其特征在于，
所述第二绝缘层远离所述第一沟槽一侧的侧边与所述第一绝缘层远离所述第一沟槽一侧的侧壁重叠；
沿平行于所述有源区表面的方向上，所述第一子绝缘部和所述第二子绝缘部之间的间距大于所述第三子绝缘部和所述第四子绝缘部之间的间距。
4.根据权利要求1所述的半导体结构，其特征在于，
所述导电结构包括从下到上依次设置的第一导电层、第二导电层和绝缘层；其中，
所述第二绝缘层至少覆盖所述第一导电层凸出于所述有源区顶面的部分侧壁。
5.根据权利要求4所述的半导体结构，其特征在于，
位于所述第二绝缘层上方的所述导电结构的宽度，大于位于所述第二绝缘层下方的所述导电结构的宽度。
6.根据权利要求5所述的半导体结构，其特征在于，
位于所述第二绝缘层上方的所述导电结构的宽度，等于位于所述第二绝缘层下方的所述导电结构的宽度与所述第二绝缘层的宽度之和。
7.根据权利要求4所述的半导体结构，其特征在于，
沿垂直于所述有源区表面的方向，所述第一导电层和所述第二导电层顶部的边缘位置的高度大于中间位置的高度。
8.一种半导体结构的形成方法，其特征在于，包括：
提供有源区，所述有源区包括相对的底面和顶面；
在所述有源区上形成第二绝缘层，所述第二绝缘层包括第三子绝缘部和第四子绝缘部；其中，沿平行于所述有源区表面的方向，所述第二绝缘层的宽度大于或等于14nm，沿垂直于所述有源区表面的方向，所述第二绝缘层的高度范围为20nm~30nm；
在所述有源区的顶面一侧形成至少一第一沟槽；
在所述第二绝缘层的下方形成第一绝缘层，所述第一绝缘层包括第一子绝缘部和第二子绝缘部，所述第一子绝缘部覆盖所述第一沟槽一侧内表面，所述第二子绝缘部覆盖所述第一沟槽另一侧的内表面；
所述第一子绝缘部的顶面朝向所述有源区顶面的正投影，与所述第三子绝缘部的底面朝向所述有源区顶面的正投影至少部分重叠；
所述第二子绝缘部的顶面朝向所述有源区顶面的正投影，与所述第四子绝缘部的底面朝向所述有源区顶面的正投影至少部分重叠；
在平行于所述有源区表面的方向上，所述第三子绝缘部的厚度大于所述第一子绝缘部的厚度，所述第四子绝缘部的厚度大于所述第二子绝缘部的厚度；
形成导电结构，所述导电结构至少部分位于所述第一沟槽内。
9.根据权利要求8所述的方法，其特征在于，
所述形成第二绝缘层，包括：
在所述有源区上形成图案化的第一掩膜层，所述图案化的第一掩膜层内形成有多个凹槽；
在所述图案化的第一掩膜层的表面，以及所述凹槽的侧壁和底面沉积第二绝缘层预层；
刻蚀去除位于所述图案化的第一掩膜层的表面以及所述凹槽的底面的所述第二绝缘层预层，保留位于所述凹槽的侧壁处的至少部分所述第二绝缘层预层，以形成所述第二绝缘层。
10.根据权利要求9所述的方法，其特征在于，
在刻蚀去除所述凹槽的底面的所述第二绝缘层预层的同时，刻蚀去除所述凹槽下方的部分所述有源区，以形成所述第一沟槽。
11.根据权利要求8所述的方法，其特征在于，
沿平行于所述有源区表面的方向，所述第三子绝缘部和所述第四子绝缘部的厚度大于或等于光刻工艺的光刻对准精度的两倍。
12.根据权利要求8所述的方法，其特征在于，
所述形成导电结构，包括：
形成覆盖所述有源区顶面、所述第二绝缘层和所述第一沟槽的第一导电层预层；
在所述第一导电层预层上依次形成第二导电层预层和绝缘层预层；
在所述绝缘层预层上形成第二掩膜层；
根据所述第二掩膜层，刻蚀去除部分所述绝缘层预层、所述第二导电层预层和所述第一导电层预层，以分别形成绝缘层、第二导电层和第一导电层。
13.根据权利要求12所述的方法，其特征在于，
所述第二掩膜层在所述有源区顶面的正投影，覆盖所述第一沟槽在所述有源区顶面的正投影，且所述第二掩膜层的图形边缘在所述有源区顶面的正投影，与所述第二绝缘层的图形边缘在所述有源区顶面的正投影重叠。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310242292.9A CN115954383B (zh) | 2023-03-14 | 2023-03-14 | 一种半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310242292.9A CN115954383B (zh) | 2023-03-14 | 2023-03-14 | 一种半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115954383A CN115954383A (zh) | 2023-04-11 |
| CN115954383B true CN115954383B (zh) | 2023-06-02 |
Family
ID=85906979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310242292.9A Active CN115954383B (zh) | 2023-03-14 | 2023-03-14 | 一种半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115954383B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109390395A (zh) * | 2017-08-08 | 2019-02-26 | 三菱电机株式会社 | 半导体装置及电力变换装置 |
| CN113871353A (zh) * | 2021-09-26 | 2021-12-31 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
| CN114361158A (zh) * | 2020-10-12 | 2022-04-15 | 三星电子株式会社 | 半导体装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005026641A (ja) * | 2003-07-04 | 2005-01-27 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| KR100558544B1 (ko) * | 2003-07-23 | 2006-03-10 | 삼성전자주식회사 | 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법 |
| KR20050031136A (ko) * | 2003-09-29 | 2005-04-06 | 삼성전자주식회사 | 리세스 게이트 트랜지스터 구조 및 형성방법 |
| KR100614240B1 (ko) * | 2004-06-10 | 2006-08-18 | 삼성전자주식회사 | 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법 |
| JP2006339476A (ja) * | 2005-06-03 | 2006-12-14 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US20070040202A1 (en) * | 2005-08-18 | 2007-02-22 | Infineon Technologies Ag | Semiconductor memory cell array having self-aligned recessed gate MOS transistors and method for forming the same |
| KR100625795B1 (ko) * | 2005-08-25 | 2006-09-18 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 및 그 형성방법 |
| KR100756809B1 (ko) * | 2006-04-28 | 2007-09-07 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR20090075064A (ko) * | 2008-01-03 | 2009-07-08 | 삼성전자주식회사 | 차등 게이트 유전막을 갖는 반도체소자의 제조방법 및관련된 소자 |
| KR20100106017A (ko) * | 2009-03-23 | 2010-10-01 | 삼성전자주식회사 | 리세스 채널 트랜지스터 및 이의 제조 방법 |
| KR20100121101A (ko) * | 2009-05-08 | 2010-11-17 | 삼성전자주식회사 | 리세스 채널을 갖는 메모리 소자 및 이의 제조방법 |
-
2023
- 2023-03-14 CN CN202310242292.9A patent/CN115954383B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109390395A (zh) * | 2017-08-08 | 2019-02-26 | 三菱电机株式会社 | 半导体装置及电力变换装置 |
| CN114361158A (zh) * | 2020-10-12 | 2022-04-15 | 三星电子株式会社 | 半导体装置 |
| CN113871353A (zh) * | 2021-09-26 | 2021-12-31 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN115954383A (zh) | 2023-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11996293B2 (en) | Method for metal gate cut and structure thereof | |
| KR102451171B1 (ko) | 반도체 소자 | |
| KR100467020B1 (ko) | 자기 정렬된 접합영역 콘택홀을 갖는 반도체 장치 및 그제조 방법 | |
| CN110890365B (zh) | 一种半导体存储器及其制备方法 | |
| KR100546378B1 (ko) | 리세스 채널을 가지는 트랜지스터 제조 방법 | |
| KR100763337B1 (ko) | 매립 게이트 라인을 갖는 반도체소자 및 그 제조방법 | |
| CN110047803B (zh) | 制造半导体器件的方法和通过该方法制造的半导体器件 | |
| US8278707B2 (en) | Field effect transistors having a double gate structure | |
| CN112750752B (zh) | 深沟槽隔离结构的形成方法及半导体器件的形成方法 | |
| CN111199880B (zh) | 一种半导体器件的制造方法和半导体器件 | |
| CN112768344B (zh) | 半导体结构及其形成方法 | |
| KR20120057818A (ko) | 반도체 장치 제조 방법 | |
| CN115360145A (zh) | 一种半导体结构及其制造方法 | |
| TWI798800B (zh) | 具有閘極間隙子之半導體元件的製備方法 | |
| CN115954383B (zh) | 一种半导体结构及其形成方法 | |
| KR100668838B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| US12068369B2 (en) | Semiconductor devices and method of manufacturing the same | |
| KR100834440B1 (ko) | 반도체 소자의 형성방법 | |
| US10777450B2 (en) | Semiconductor substrate and method of processing the same | |
| US20210399105A1 (en) | Semiconductor device and fabrication method thereof | |
| TWI846333B (zh) | 半導體裝置 | |
| TWI833266B (zh) | 半導體裝置與其製造方法 | |
| CN216288431U (zh) | 半导体存储装置 | |
| US20230247825A1 (en) | Semiconductor device | |
| US10153355B2 (en) | Semiconductor mixed gate structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |