[go: up one dir, main page]

CN115732395A - 具有场氧化物的深沟槽隔离 - Google Patents

具有场氧化物的深沟槽隔离 Download PDF

Info

Publication number
CN115732395A
CN115732395A CN202211047285.5A CN202211047285A CN115732395A CN 115732395 A CN115732395 A CN 115732395A CN 202211047285 A CN202211047285 A CN 202211047285A CN 115732395 A CN115732395 A CN 115732395A
Authority
CN
China
Prior art keywords
trench
surface layer
semiconductor surface
layer
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211047285.5A
Other languages
English (en)
Inventor
A·阿里
拉伊尼·J·阿加尔瓦
S·J·阿德勒
E·C·戴维斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of CN115732395A publication Critical patent/CN115732395A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76286—Lateral isolation by refilling of trenches with polycristalline material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)

Abstract

一种电子装置(100)包括：半导体衬底(102)，其包含第一导电性类型的多数载流子掺杂剂；半导体表面层(106)，其包含第二导电性类型的多数载流子掺杂剂；场氧化物(110)，其在所述半导体表面层(106)上延伸；及隔离结构(120)。所述隔离结构(120)包含：沟槽(123)，其延伸穿过所述半导体表面层(106)且到所述半导体衬底(102)及所述半导体衬底(102)的掩埋层(104)中的一者中；及多晶硅(124)，其包含所述第二导电性类型(N)的多数载流子掺杂剂，所述多晶硅(124)将所述沟槽(123)填充到所述半导体表面层(106)的侧(107)。

Description

具有场氧化物的深沟槽隔离
技术领域
背景技术
隔离结构分离不同电源供应领域及/或类型的电路，例如集成电路中的高及低电压电路或模拟及数字电路。浅沟槽隔离(STI)是一种类型的隔离结构，其具有沉积到待隔离电路区域之间蚀刻的浅沟槽中的电介质材料。深沟槽隔离(DTI)与STI结合使用以减轻邻近半导体装置组件之间的电流泄漏。硅深沟槽隔离方案在制造期间并入浅沟槽隔离环路用于横向装置隔离。别处不需要STI结构的电路设计期望深沟槽隔离，但STI环路(与DTI结合使用)添加另一STI掩模且增加制造成本及复杂性。
发明内容
一方面，一种电子装置包括：半导体衬底，其包含第一导电性类型的多数载流子掺杂剂；掩埋层，其在所述半导体衬底的一部分中且包含第二导电性类型的多数载流子掺杂剂；半导体表面层，其包含所述第二导电性类型的多数载流子掺杂剂；隔离结构；及场氧化物。所述隔离结构包含：沟槽，其延伸穿过所述半导体表面层且到所述半导体衬底及所述掩埋层中的一者中；电介质衬垫，其在所述沟槽的侧壁上从所述半导体表面层延伸到所述半导体衬底及所述掩埋层中的所述一者；及多晶硅，其在所述电介质衬垫上。所述多晶硅包含所述第二导电性类型的多数载流子掺杂剂且将所述沟槽填充到所述半导体表面层的侧。所述场氧化物在所述半导体表面层的所述侧的一部分上延伸，且所述场氧化物的一部分接触所述隔离结构的一部分。
另一方面，一种方法包含：在半导体衬底的一部分中形成掩埋层；形成穿过半导体表面层且到所述半导体衬底及所述掩埋层中的一者中的沟槽；沿着所述沟槽的侧壁形成电介质衬垫；在所述沟槽内部且在所述电介质衬垫上形成多晶硅；及在所述半导体表面层的侧的一部分上形成场氧化物。
另一方面，一种方法包含：在半导体衬底上形成半导体表面层；在所述半导体表面层的侧的一部分上形成场氧化物；形成穿过所述半导体表面层且到所述半导体衬底及所述半导体衬底的掩埋层中的一者中的沟槽；及在所述沟槽中形成多晶硅，所述多晶硅将所述沟槽填充到所述半导体表面层的所述侧，且所述多晶硅包含第二导电性类型的多数载流子掺杂剂。
附图说明
图1是包含穿过场氧化物形成的深沟槽隔离结构的电子装置的部分截面侧视图。
图2是用于制造电子装置且用于制造电子装置中的隔离结构的方法的流程图。
图3到25是在根据图2的方法的各个制造阶段的图1的电子装置的部分截面侧视图。
图26是包含封装结构的图1及3到25的电子装置的截面侧视图。
图27是包含形成在场氧化物结构之间的深沟槽隔离结构的另一电子装置的部分截面侧视图。
图28是用于制造电子装置且用于制造电子装置中的隔离结构的另一方法的流程图。
图29到47是在根据图28的方法的各个制造阶段的图27的电子装置的部分截面侧视图。
图48是包含封装结构的图27及29到47的电子装置的截面侧视图。
图49是包含穿过场氧化物结构形成的深沟槽隔离结构及环绕所述隔离结构的深植入区的另一电子装置的部分截面侧视图。
图49A是包含形成为穿过场氧化物结构、穿过深植入区、穿过掩埋层且到衬底中的深沟槽隔离结构的图49的电子装置的替代实施方案的部分截面侧视图。
图50是包含封装结构的图49的电子装置的截面侧视图。
图51是包含形成在场氧化物结构之间的深沟槽隔离结构及环绕所述隔离结构的深植入区的另一电子装置的部分截面侧视图。
图51A是包含形成在场氧化物结构之间的深沟槽隔离结构及环绕所述隔离结构的深植入区且向下穿过深植入区、穿过掩埋层并到衬底中的图51的电子装置的替代实施方案的部分截面侧视图。
图52是包含封装结构的图51的电子装置的截面侧视图。
具体实施方式
在附图中，通篇类似参考数字是指类似元件，且各种特征不一定按比例绘制。而且，术语“耦合(couple或couples)”包含间接或直接电或机械连接或其组合。例如，如果第一装置耦合到第二装置或与第二装置耦合，那么那个连接可通过直接电连接，或通过经由一或多个中介装置及连接的间接电连接。各种电路、系统及/或组件的一或多个操作特性在下文在功能的背景下描述，在一些情况下所述功能由当电路系统被供电且操作时的各种结构的配置及/或互连产生。
图1展示包含穿过场氧化物形成的深沟槽隔离结构而没有STI结构的电子装置100。如本文中所使用，术语“场氧化物”是指通过热氧化在半导体表面上热生长的厚氧化物(例如，具有以nm为单位或更大的厚度)，例如LOCOS形成的氧化物，而不在场氧化物的半导体表面层中形成沟槽。使用热生长场氧化物代替STI提供如本文中所详述的益处，同时提供或增强DTI结构周围或附近的隔离。DTI结构促进组件或电路之间的电隔离，而无需添加STI掩模且没有STI处理的成本及复杂性。在一个实例中，电子装置100是集成电路产品，在图1中仅展示其一部分。电子装置100包含制造在起始晶片的半导体结构上或中的电子组件，例如晶体管、电阻器、电容器(未展示)，所述起始晶片随后分离或分割成个别半导体裸片，所述个别半导体裸片单独地经封装以生产集成电路产品。电子装置100包含半导体结构，所述半导体结构具有半导体衬底102、半导体衬底102的一部分中的掩埋层104、带有上或顶侧107及深掺杂区108的半导体表面层106以及具有上或顶侧111且在半导体表面层106的顶侧107的对应部分上延伸的场氧化物结构110。在一个实例中，场氧化物110是或包含在电子装置100的制造期间通过热氧化工艺生长的二氧化硅(SiO2)。
在一个实例中，半导体衬底102是包含第一导电性类型的多数载流子掺杂剂的硅或绝缘体上硅(SOI)结构。掩埋层104在半导体衬底102的一部分中延伸且包含第二导电性类型的多数载流子掺杂剂。在所说明实施方案中，第一导电性类型是P，第二导电性类型是N，半导体衬底102被标记为“P-SUBSTRATE”，且掩埋层104是在附图中被标记为“NBL”的N型掩埋层。在另一实施方案(未展示)中，第一导电性类型是N且第二导电性类型是P。
在所说明实例中，半导体表面层106是或包含具有第二导电性类型的多数载流子掺杂剂的外延硅且在附图中被标记为“N-EPI”。深掺杂区108包含第二导电性类型的多数载流子掺杂剂且在附图中被标记为“DEEPN”。深掺杂区108从半导体表面层106延伸到掩埋层104。半导体表面层106的沿着顶侧107的第一部分112(例如，第一植入区)包含第二导电性类型的多数载流子掺杂剂且在附图中被标记为“NSD”。半导体表面层106的沿着顶侧107的第二部分或植入区114包含第一导电性类型的多数载流子掺杂剂且在附图中被标记为“PSD”。半导体表面层106的在深掺杂区108内沿着顶侧107的第三部分116(例如，第三植入区)包含第二导电性类型的多数载流子掺杂剂且在附图中被标记为“NSD”。
隔离结构包含从半导体表面层106的顶表面延伸穿过半导体表面层106的底表面，例如到半导体衬底或掩埋层中的沟槽。电子装置100包含具有双层电介质衬垫的深沟槽隔离结构120，所述双层电介质衬垫具有沿着沟槽123的侧壁的第一电介质衬垫层121及第二电介质衬垫层122。在另一实施方案中，单层电介质衬垫(未展示)沿着沟槽侧壁形成。在另一实施方案中，多层电介质衬垫(未展示)包含沿着沟槽侧壁的多于两个电介质层。沟槽123填充有具有上或顶侧125的掺杂多晶硅124。沟槽123延伸穿过半导体表面层106到半导体衬底102中。半导体衬底102的在沟槽123下的一部分126(例如，植入区)包含第一导电性类型的多数载流子掺杂剂。
在所说明实例中，掩埋层104通过掩模植入工艺形成且不横向延伸到沟槽124的底部。在另一实施方案(例如，下文图49及51)中，掩埋层通过毯式植入工艺形成且沟槽延伸到半导体衬底的掩埋层中。在一个实例中，双层电介质衬垫121、122在沟槽123的侧壁上从高于或齐平于半导体表面层106的顶表面且低于半导体表面层106的底表面的水平延伸到或低于半导体衬底102的顶表面。在另一实施方案中(例如，下文图49及51)，所述电介质衬垫在沟槽123的侧壁上从半导体表面层106的顶表面延伸到掩埋层104。
多晶硅124包含第二导电性类型的多数载流子掺杂剂。多晶硅124在电介质衬垫121、122上延伸且将沟槽123填充到半导体表面层106的顶侧107。在图1的实例中，沟槽123、电介质衬垫121、122及多晶硅124延伸超出半导体表面层106的顶侧107穿过场氧化物110的一部分。场氧化物110的一部分(例如，侧)接触隔离结构120的一部分(例如，与隔离结构120的一部分物理接触)。多晶硅124的顶侧125向外延伸超出半导体表面层106的顶侧107达第一距离127，且场氧化物110的顶侧111向外延伸超出半导体表面层106的顶侧107达第二距离128。如下文结合图2到26进一步描述，图1的电子装置100中的隔离结构120在场氧化物结构110的形成(例如，生长)之后制造，且在图1的电子装置100中第一距离127大于第二距离128(例如，多晶硅124以附图中所展示的配置及定向向上延伸超过场氧化物110的顶侧111且在场氧化物110的顶侧111上方延伸)。在另一实施方案(例如，下文图27到48)中，深沟槽隔离结构在场氧化物之前形成。
图1中的深掺杂区108与隔离结构120横向间隔开。在另一实例中，省略深掺杂区108且另一深掺杂区(未展示)从半导体表面层106延伸并到掩埋层104及半导体衬底102中的一者中，横向环绕沟槽123的一部分，且包含第二导电性类型的多数载流子掺杂剂。在另一实例(例如，下文图49及51)中，第二深掺杂区从半导体表面层延伸到掩埋层且环绕沟槽的一部分。
电子装置100包含多层级金属化结构，在附图中仅展示所述多层级金属化结构的一部分。电子装置100包含在场氧化物110及半导体表面层106的顶侧107的部分上或上方延伸的第一电介质层130(例如，在附图中被标记为“PMD”的金属前电介质层)。在一个实例中，第一电介质层是或包含SiO2。PMD层130包含延伸穿过PMD层130以形成与半导体表面层106的相应植入区112、114及116的电接触的导电接触件132。PMD层130还包含形成与深沟槽隔离结构120的掺杂多晶硅124的顶侧125的电接触的导电接触件132。
图1中的多层级金属化结构还包含第二电介质层140(例如，SiO2)，在本文中被称为层间或层级间电介质(ILD)层。第二电介质层140在附图中被标记为“ILD”。第二电介质层140包含导电布线结构142，例如迹线或线。在一个实例中，导电布线结构142是或包含铜或铝或其它导电金属。第二电介质层140包含导电通路144，所述导电通路144是或包含铜或铝或其它导电金属。在一个实例中，电子装置100包含一或多个进一步金属化层或层级(未展示)。
还参考图2到26，图2展示用于制造电子装置且用于制造电子装置中的隔离结构的方法200。图3到25展示在根据方法200的各个制造阶段的图1的电子装置100，且图26展示包含封装结构的电子装置100。方法200从包含第一导电性类型(例如，在所说明实例中是P)的多数载流子掺杂剂的起始晶片，例如硅晶片102或绝缘体上硅晶片开始。
方法200包含在202处形成掩埋层。图3展示其中使用植入掩模302来执行植入工艺300的一个实例。植入工艺300将第二导电性类型(例如，在所说明实例中是N)的掺杂剂植入到半导体衬底102的顶侧的暴露部分中以在半导体衬底102的一部分中形成掩埋层104。接着移除植入掩模302。在另一实施方案中，在202处在没有植入掩模的情况下执行毯式植入。
在图2中的204处，方法200还包含在半导体衬底上形成半导体表面层。图4展示其中使用原位N型掺杂剂来执行外延生长工艺400的一个实例，其在半导体衬底102的顶侧上生长N掺杂外延硅半导体表面层106。半导体表面层106具有如先前所描述的顶侧107。
在图2中的206处，方法200还包含形成包含第二导电性类型的多数载流子掺杂剂的深掺杂区。图5展示其中使用植入掩模502来执行植入工艺500的一个实例。植入工艺500将第二导电性类型(例如，在所说明实例中是N)的掺杂剂植入到半导体表面层106的顶侧107的暴露部分中以形成从半导体表面层106的顶侧107延伸到掩埋层104的深掺杂区108。接着移除植入掩模502。在另一实施方案中，植入掩模502包含第二开口(图5中未展示)且工艺500植入半导体表面层106的顶侧107的暴露第二部分以同时形成第二深掺杂区以环绕随后形成的隔离结构沟槽(例如，下文图49及51)。
在图2中的208处，方法200还包含例如通过使用氮化物掩模的硅局部氧化(LOCOS)来形成场氧化物。图6及7展示其中形成氮化物掩模且执行硅局部氧化处理以在半导体表面层106的顶侧107的暴露部分上生长场氧化物110的一个实例。在图6中，执行在半导体表面层106的顶侧107上沉积例如是或包含氮化硅(SiN)的掩模材料的工艺600。工艺600还包含图案化经沉积掩模材料以形成暴露半导体表面层106的顶侧107的选择部分的经图案化掩模602，如图6中所展示。
图7展示其中例如在具有内部氧化环境的炉中执行LOCOS工艺700的实例。LOCOS工艺700在半导体表面层106的顶侧107的部分上形成场氧化物110，包含随后穿过其蚀刻隔离沟槽的一部分。在一个实例中，场氧化物110是或包含渗透到具有略低于半导体表面层106的顶侧107的水平的Si-SiO2界面的晶片表面下方的SiO2。顶侧的选定暴露区的热氧化引起氧渗透到顶侧107中，且氧与硅反应并将其转化成二氧化硅。
在所说明实例中，208处的处理在半导体表面层106的顶侧107的一部分上形成场氧化物110，使得在形成如上文图1中所展示的深沟槽隔离结构之后，场氧化物110的一部分随后与电介质衬垫121、122的一部分及多晶硅124的一部分中的一者接触。
方法200在210处继续移除掩模602。图8展示其中执行移除所述掩模且留下具有相应顶侧111的经图案化场氧化物结构110的剥离工艺800的实例。
在212、214及216处，图2的方法200继续形成深隔离沟槽结构。图9到14展示包含在212处形成电介质沟槽蚀刻掩模，在214处使用掩模来蚀穿场氧化物110的一部分及在216处蚀穿半导体表面层106且到半导体衬底102中的实例。在例如其中使用毯式植入来形成掩埋层104的另一实施方案中，216处的第二蚀刻将沟槽部分地形成到掩埋层104中(例如，下文图49及51)。
图9到11展示在212处的沟槽蚀刻掩模形成的实例，其中产生经图案化多层蚀刻掩模。沟槽蚀刻掩模层的标称层厚度及组合物可取决于隔离沟槽的深度进行调整且在制造公差内变动。在其它实例中，更多或更少层用于在212处形成沟槽蚀刻掩模。在所说明实施方案中，在图9中执行沉积及图案化二氧化硅层902以暴露场氧化物110的一部分的工艺900。在一个实例中，二氧化硅层902具有150埃的厚度。在图10中，执行将氮化硅层1002沉积(例如，化学气相沉积)及图案化到例如2000埃的厚度的工艺1000。在图11中，执行将另一二氧化硅层1102沉积及图案化例如到1.4μm的厚度以完成经图案化多层电介质蚀刻掩模902、1002、1102的工艺1100。
在图2中的214处，方法200继续蚀刻场氧化物110以形成隔离沟槽123的初始部分。图12及13展示其中使用沟槽蚀刻掩模902、1002、1102来执行第一蚀刻工艺1200的一个实例。图12展示将沟槽123部分地形成到由沟槽蚀刻掩模902、1002、1102暴露的场氧化物110的部分中的蚀刻工艺1200的部分执行。图13展示继续经由工艺1200蚀刻以在部分形成的沟槽123的底部处暴露半导体表面层106的一部分。在一个实例中，第一蚀刻工艺1200是使用碳、氟及氢源的氟化蚀刻。在另一实例中，蚀刻化学物质仅是碳及氟且没有氢。在一个实施方案中，第一蚀刻工艺1200使用Ar/O2/CF4/CHF3且具有或没有一或多种其它碳氟化合物及具有或没有N2对LOCOS场氧化物110具选择性。在一个实例中，第一蚀刻工艺1200在等离子体蚀刻反应器中在室温下执行。在一个实施方案中，执行灰化及清洁操作以剥离任何剩余光致抗蚀剂且清洁电子装置100。在一个实例中，灰化操作在100摄氏度或更高的温度下使用Ar/O2/N2/H2/CF4(其全部或组合)。在一个实例中，清洁操作是单晶片工具或罩中的稀释HF或工业标准清洁化学物质。在另一实施方案中，省略灰化及清洁操作。
在图2中的216处，使用沟槽蚀刻掩模902、1002、1102来执行第二蚀刻以蚀穿半导体表面层106的暴露部分且暴露半导体衬底102的一部分。在另一实施方案中，216处的第二蚀刻工艺暴露掩埋层104的一部分(例如，下文图49及51)。图14及15展示其中使用沟槽蚀刻掩模902、1002、1102来执行第二蚀刻工艺1400的一个实例。图14展示使沟槽123延伸到由沟槽蚀刻掩模902、1002、1102暴露的半导体表面层106的部分中的蚀刻工艺1400的部分执行。图15展示第二蚀刻工艺1400的继续，其蚀穿半导体表面层106的剩余部分且到半导体衬底102中。在一个实例中，在第一蚀刻工具中执行第一蚀刻工艺1200，且将经处理晶片移动到用于第二蚀刻工艺1400的不同蚀刻工具。在一个实例中，第二蚀刻工艺1400将沟槽123蚀刻到半导体表面层106中及半导体衬底102中到20到26μm的沟槽深度，例如约22μm，且在半导体衬底102中停止。
在其中使用毯式植入来形成掩埋层104的另一实施方案中，第二蚀刻工艺继续使沟槽123延伸穿过半导体表面层106、穿过掩埋层104且到掩埋层104下方的半导体衬底102中。在一个实例中，第二蚀刻工艺1400使用SF6、氧、氩及HDR、MO2的组合。在另一实施方案中，第二蚀刻工艺1400使用Ar/SF6/O2/CF4/HBr/N2蚀刻化学物质。在其它实施方案中，第二蚀刻工艺1400使用Ar/SF6/O2/CF4/HBr/N2的全部或一些(例如，两者或更多者)的组合。在一个实施方案中，第二蚀刻工艺1400是在具有源及偏压射频(RF)功率的等离子体反应器中执行的各向异性蚀刻。
在另一实施方案中，例如对于自对准深掺杂区及隔离沟槽(例如，下文图49及51)，使用第二蚀刻工艺1400来将沟槽123的一部分蚀刻到先前形成的第二深植入区中以暴露毯式植入掩埋层，且接着使用传统束线植入机来植入沟槽侧壁，此后恢复第二蚀刻工艺1400以蚀刻沟槽123的其余部分。
方法200在图2中的218处继续形成单或多层沟槽衬垫。根据给定技术中的隔离结构120的目标击穿电压额定值来定制沟槽衬垫的总厚度及组合物。在所说明实例中，双层衬垫121、122的总厚度是5000到6000埃。
图16及17展示形成如上文图1中的双层氧化物沟槽衬垫121、122的一个实例。沟槽衬垫层121及122沿着沟槽123的侧壁从半导体表面层106形成到半导体衬底102。在例如其中使用毯式植入来形成掩埋层104的另一实施方案中，沟槽衬垫层121及122延伸到掩埋层104。在其中使用毯式植入来形成掩埋层104的另一实例中，沟槽衬垫层121及122延伸到掩埋层104且超出进入掩埋层104下方的底层半导体衬底102。沟槽衬垫121、122的标称层厚度及组合物是可调整的且在制造公差内变动。在其它实例中，更多或更少层用于形成沟槽衬垫。
图16展示其中执行工艺1600以在沟槽侧壁上形成第一衬垫层121的一个实例。在一个实例中，工艺1600包含在具有氧化内部环境的炉中在约1050摄氏度的温度下使用O2源流进行热生长以将第一沟槽衬垫层121沉积或生长到1000到4000埃的厚度。
在图17中，执行将第二衬垫层122作为第二氧化物沉积在第一层121上的沉积工艺1700。在一个实施方案中，沉积工艺1700是例如在13,300Pa与80,000Pa之间的压力及约300到700摄氏度的工艺温度下使用O2及/或臭氧(O3)作为源气体以帮助催化反应的亚大气压化学气相沉积(SA-CVD)工艺。在一个实例中，工艺1700既沿着第一衬垫层121在沟槽123内部又在沟槽123外部沉积第二衬垫层122作为保形层(图17中未展示)。
在图2中的220处，方法200继续蚀刻沟槽衬垫121、122。图18展示其中执行沟槽衬垫蚀刻工艺1800，例如作为没有任何额外掩模的自对准蚀刻的各向异性等离子体干式蚀刻的一个实例。在一个实施方案中，蚀刻工艺1800在具有用于各向异性的RF源及偏压功率的等离子体反应器中在室温下使用Ar/CF4/CH2F2/CHF3/N2/O2及/或另一碳氟化合物源的全部或组合。蚀刻工艺1800从沟槽123的底部移除衬垫层121及122且暴露半导体衬底102的一部分。在例如其中使用毯式植入来形成掩埋层104的另一实施方案中，沟槽衬垫蚀刻工艺1800暴露掩埋层104的一部分(例如，下文图49及51)。在其中使用毯式植入来形成掩埋层104的另一实例中，沟槽衬垫层121及122延伸到掩埋层104并超出进入底层半导体衬底102，且蚀刻工艺1800暴露半导体衬底102的在掩埋层104下方的一部分。
在一个实例中，在沟槽底部蚀刻之后清洁所述装置。图19展示其中执行清洁沟槽底部的清洁工艺1900的一个实例。在一个实例中，清洁工艺1900是在单晶片处理工具或罩，例如SC1-SPOM等中执行的稀释HF或其它低氧化物损失清洁操作。
在图2中的222处，方法200继续用第一导电性类型(例如在，在所说明实例中是P)的多数载流子掺杂剂植入沟槽123的底部。图20展示其中执行将硼或第一导电性类型的其它多数载流子掺杂剂植入到半导体衬底102的部分126(例如，植入区)中的沟槽底部植入工艺2000的一个实例。沟槽底部植入工艺2000增强导电性且钝化由沟槽底部蚀刻工艺1800产生的对半导体衬底102的底层材料或掩埋层材料的界面的任何损坏。沟槽底部植入工艺2000不需要额外掩模，因为沟槽蚀刻掩模902、1002、1102防止在沟槽123外部植入。在一个实例中，使用束线植入工具来执行沟槽底部植入工艺2000以在60KeV的植入能量下对硼掺杂剂进行零度植入以在植入期间以晶片的四次旋转提供5E14 mm-3的多数载流子浓度。
方法200还包含在224处用多晶硅124填充沟槽123。图21及22展示其中执行在沟槽123中形成多晶硅124且将沟槽123填充到并超出半导体表面层106的顶侧107的工艺2100的一个实例。在一个实例中，工艺2100包含使用原位掺杂的外延硅生长以形成具有第二导电性类型(例如，在所说明实例中是N)的多数载流子掺杂剂的多晶硅124。图21展示共形地起始填充沟槽，同时在沟槽123外部且在晶片底部上用经沉积多晶硅124共形地覆盖装置的填充沉积工艺2100的部分完成。图22展示其中用多晶硅124填充沟槽123的工艺2100的完成。
在一个实例中，沉积工艺2100包含使用BCl3作为硼的掺杂剂源气体与使用硅烷作为Si源的原位掺杂多晶硅填充。在一个实施方案中，原位掺杂整个经沉积多晶硅。另一实施方案沉积原位掺杂的薄层且接着沉积未掺杂层，然后进行退火或高温驱动以将掺杂剂扩散到各处。在一个实例中，多晶硅沉积工艺2100在炉中在500到700摄氏度的工艺温度下执行。在另一实例中，工艺2100沉积完全未掺杂多晶硅124，然后使用合适植入工艺而用n或p型掺杂剂植入。在另一实例中，执行沉积(例如，外延生长)且单独植入将第二导电性类型的多数载流子掺杂剂提供到沟槽123中的经沉积多晶硅124中，然后进行热退火以将经植入掺杂剂驱入经填充沟槽123的多晶硅124中。在所说明实例中，工艺2100在沟槽123中沿着衬垫121、122形成多晶硅124且多晶硅124还在保留在场氧化物110上的沟槽蚀刻掩模902、1002、1102上方延伸。
图2的方法200还包含在226处从晶片后侧(例如，从底部)移除经沉积多晶硅。图23展示其中执行从半导体衬底102的后侧移除多晶硅124的剥离工艺2300的一个实例。在一个实施方案中，后侧多晶硅剥离工艺2300包含将半导体衬底102的后侧暴露于HF/硝酸以使用晶片清洁工具，例如SEZ等来提供对SiO2及SiN的高选择性。
在图2中的228处，方法200还包含平坦化晶片的前侧(例如，在所说明定向上是顶侧)。图24展示其中执行平坦化顶侧且设置沟槽123中的多晶硅124的顶侧125的高度的化学机械抛光(CMP)工艺2400的一个实例。在一个实例中，CMP工艺2400在多层沟槽蚀刻掩模的氮化硅层1002上或稍微上方停止。在一个实施方案中，CMP工艺2400在CMP工具中使用工艺浆料，例如具有对氮化物的良好选择性的二氧化铈浆料来执行，其中抛光多晶硅124，终点在二氧化硅上停止，此后抛光二氧化硅，在氮化硅掩模层1002上停止。在一个实施方案中，在228处例如使用非HF溶液来执行进一步清洁操作以减轻表面颗粒缺陷。
方法200在图2中的230处继续移除剩余的沟槽蚀刻掩模残余物。图25展示其中执行移除沟槽蚀刻掩模层902、1002、1102的任何剩余部分的氮化物剥离工艺2500的一个实例。在一个实例中，氮化物剥离工艺2500包含热磷酸清洁以蚀刻SiN。
方法200还包含在232处从栅极多晶硅沉积及图案化开始的晶体管制造及金属化，且包含形成各种电路组件，例如晶体管、多晶硅电容器及电阻器等，以及形成单或多层金属化结构(例如，上文图1)。
在图2中的234处，方法200包含晶片探测测试、用以将经处理裸片与晶片结构分离的裸片分离或分割，及用以生产封装式电子装置的封装。图26展示包含具有封闭在模制封装2602中的半导体裸片2600的封装结构的成品电子装置100。在所说明实例中，裸片2600安装在裸片附接垫2604上，且裸片2600的导电接合垫经由导电接合线2608电耦合到相应引线2606。
实例电子装置100及方法200提供用于任何工艺流程的深沟槽隔离解决方案，其中LOCOS或其它类型的场氧化物110被用于横向装置隔离或凸起栅极集成等，且在深沟槽处理之前将深沟槽隔离并入场氧化物处理中，而无需具有与浅沟槽隔离(STI)处理或掩模相关联的额外成本或复杂性。可调整或定制沟槽蚀刻硬掩模层或若干沟槽蚀刻硬掩模层(例如，上文902、1002、1102)的厚度及组合物以在具有或没有自对准深n沉片(sinker)及衬底接触件的情况下在具成本效益、稳健且可制造的深沟槽隔离环路中实现增强的电介质击穿性能。
现在参考图27到48，另一实施方案将深沟槽隔离与场氧化物横向隔离结构集成，其中深沟槽处理先于场氧化物形成，且深隔离沟槽不延伸穿过场氧化物。这些实例提供与上文结合图1到26所描述的优点相同的优点。图27展示包含形成在场氧化物结构之间的深沟槽隔离结构的另一电子装置2700。在这个实例中，DTI结构促进组件或电路之间的电隔离，而无需添加STI掩模且没有STI处理的成本及复杂性。在一个实例中，电子装置2700是集成电路产品，在图27中仅展示其一部分。电子装置2700包含制造在起始晶片的半导体结构上或中的电子组件，例如晶体管、电阻器、电容器(未展示)，所述起始晶片随后分离或分割成个别半导体裸片，所述个别半导体裸片单独地经封装以生产集成电路产品。
电子装置2700包含半导体结构，所述半导体结构具有半导体衬底2702、半导体衬底2702的一部分中的掩埋层2704、带有上或顶侧2707及深掺杂区2708的半导体表面层2706以及具有上或顶侧2711且在半导体表面层2706的顶侧2707的对应部分上延伸的场氧化物结构2710。在一个实例中，场氧化物2710是或包含在电子装置2700的制造期间通过热氧化工艺生长的二氧化硅(SiO2)。
在一个实例中，半导体衬底2702是包含第一导电性类型的多数载流子掺杂剂的硅或绝缘体上硅(SOI)结构。掩埋层2704在半导体衬底2702的一部分中延伸且包含第二导电性类型的多数载流子掺杂剂。在所说明实施方案中，第一导电性类型是P，第二导电性类型是N，半导体衬底2702被标记为“P-SUBSTRATE”，且掩埋层2704是在附图中被标记为“NBL”的N型掩埋层。在另一实施方案(未展示)中，第一导电性类型是N且第二导电性类型是P。
在所说明实例中，半导体表面层2706是或包含具有第二导电性类型的多数载流子掺杂剂的外延硅且在附图中被标记为“N-EPI”。深掺杂区2708包含第二导电性类型的多数载流子掺杂剂且在附图中被标记为“DEEPN”。深掺杂区2708从半导体表面层2706延伸到掩埋层2704。半导体表面层2706的沿着顶侧2707的第一部分2712(例如，第一植入区)包含第二导电性类型的多数载流子掺杂剂且在附图中被标记为“NSD”。半导体表面层2706的沿着顶侧2707的第二部分或植入区2714包含第一导电性类型的多数载流子掺杂剂且在附图中被标记为“PSD”。半导体表面层2706的在深掺杂区2708内沿着顶侧2707的第三部分2716(例如，第三植入区)包含第二导电性类型的多数载流子掺杂剂且在附图中被标记为“NSD”。
电子装置2700包含具有双层电介质衬垫的深沟槽隔离结构2720，所述双层电介质衬垫具有沿着沟槽2723的侧壁的第一电介质衬垫层2721及第二电介质衬垫层2722。在另一实施方案中，单层电介质衬垫(未展示)沿着沟槽侧壁形成。在另一实施方案中，多层电介质衬垫(未展示)包含沿着沟槽侧壁的多于两个电介质层。沟槽2723填充有具有上或顶侧2725的掺杂多晶硅2724。在这个实例中，多晶硅2724的顶侧2725处于比场氧化物结构110的顶侧2711更低的水平。沟槽2723延伸穿过半导体表面层2706到半导体衬底2702。半导体衬底2702的在沟槽2723下的一部分2726(例如，植入区)包含第一导电性类型的多数载流子掺杂剂。
在所说明实例中，掩埋层2704通过掩模植入工艺形成且不横向延伸到沟槽2723的底部。在另一实施方案(例如，下文图49及51)中，掩埋层通过毯式植入工艺形成且沟槽延伸到半导体衬底的掩埋层中。双层电介质衬垫2721、2722在沟槽2723的侧壁上从半导体表面层2706延伸到半导体衬底2702。在另一实施方案(例如，下文图49及51)中，电介质衬垫在沟槽2723的侧壁上从半导体表面层2706延伸到掩埋层2704。
多晶硅2724包含第二导电性类型(例如，在这个实例中是N)的多数载流子掺杂剂。多晶硅2724在电介质衬垫2721、2722上延伸且填充沟槽2723到半导体表面层2706的顶侧2707。在图27的实例中，沟槽2723及多晶硅2724延伸超出半导体表面层2706的顶侧2707且多晶硅2724的上横向侧接触场氧化物2710的横向侧的一部分。如下文结合图28到48进一步描述，图27的电子装置2700中的隔离结构2720在场氧化物结构2710的形成(例如，生长)之前制造，且场氧化物2710的顶侧2711以附图中所展示的配置及定向向上延伸超过多晶硅2724的顶侧2725并在多晶硅2724的顶侧2725上方延伸。
图27中的深掺杂区2708与隔离结构2720横向间隔开。在另一实例中，省略深掺杂区2708且另一深掺杂区(未展示)从半导体表面层2706延伸并到掩埋层2704及半导体衬底2702中的一者中，横向环绕沟槽2723的一部分，且包含第二导电性类型的多数载流子掺杂剂。在另一实例(例如，下文图49及51)中，第二深掺杂区从半导体表面层延伸到掩埋层且环绕沟槽的一部分。
电子装置2700包含多层级金属化结构，在附图中仅展示所述多层级金属化结构的一部分。电子装置2700包含在场氧化物2710及半导体表面层2706的顶侧2707的部分上或上方延伸的第一电介质层2730(例如，在附图中被标记为“PMD”的金属前电介质层)。在一个实例中，第一电介质层是或包含SiO2。PMD层2730包含延伸穿过PMD层2730以形成与半导体表面层2706的相应植入区2712、2714及2716的电接触的导电接触件2732。PMD层2730还包含形成与深沟槽隔离结构2720的掺杂多晶硅2724的顶侧2725的电接触的导电接触件2732。
图27中的多层级金属化结构还包含第二电介质层2740(例如，SiO2)，在本文中被称为层间或层级间电介质(ILD)层。第二电介质层2740在附图中被标记为“ILD”。第二电介质层2740包含导电布线结构2742，例如迹线或线。在一个实例中，导电布线结构2742是或包含铜或铝或其它导电金属。第二电介质层2740包含导电通路2744，所述导电通路2744是或包含铜或铝或其它导电金属。在一个实例中，电子装置2700包含一或多个进一步金属化层或层级(未展示)。
还参考图28到48，图28展示用于制造电子装置且用于制造电子装置中的隔离结构的另一方法2800。图29到47展示在根据方法2800的各个制造阶段的图28的电子装置2700，且图48展示包含封装结构的电子装置2700。方法2800从包含第一导电性类型(例如，在所说明实例中是P)的多数载流子掺杂剂的起始晶片，例如硅晶片衬底2702或绝缘体上硅晶片开始。
方法2800包含在2802处形成掩埋层。图29展示其中已使用植入掩模来执行的植入工艺(例如，与上文结合图3所描述的处理相同或类似，图29中未展示)的一个实例。2802处的处理将第二导电性类型(例如，在所说明实例中是N)的掺杂剂植入到半导体衬底2702的顶侧的暴露部分中以在半导体衬底2702的一部分中形成掩埋层2704。在另一实施方案中，在2802处在没有植入掩模的情况下执行毯式植入。
在图28中的2804处，方法2800还包含在半导体衬底上形成半导体表面层。图29展示在已用原位N型掺杂剂执行在半导体衬底2702的顶侧上生长N掺杂外延硅半导体表面层2706的外延生长工艺(例如，与上文结合图4所描述的处理相同或类似，图29中未展示)之后的装置2700。半导体表面层2706具有顶侧2707。
在图28中的2806处，方法2800还包含形成包含第二导电性类型的多数载流子掺杂剂的深掺杂区。图29展示其中使用植入掩模2902来执行植入工艺2900的一个实例。工艺2900将第二导电性类型(例如，在所说明实例中是N)的掺杂剂植入到半导体表面层2706的顶侧2707的暴露部分中以形成从半导体表面层2706的顶侧2707延伸到掩埋层2704的深掺杂区2708。在另一实施方案中，植入掩模包含第二开口(图29中未展示)且所述工艺在2806处植入半导体表面层2706的顶侧2707的暴露第二部分以同时形成第二深掺杂区以环绕随后形成的隔离结构沟槽(例如，下文图49及51)。
在2808及2810处，图28的方法2800继续形成深隔离沟槽结构。图30到32展示包含在2808处形成电介质沟槽蚀刻掩模及在2810处蚀穿半导体表面层2706且到半导体衬底2702中的实例。在例如其中使用毯式植入来形成掩埋层2704的另一实施方案中，2810处的蚀刻将沟槽部分地形成到掩埋层2704中(例如，下文图49及51)。
图30到32展示在2808处的沟槽蚀刻掩模形成的实例，其中产生经图案化多层蚀刻掩模。沟槽蚀刻掩模层的标称层厚度及组合物可取决于隔离沟槽的深度进行调整且在制造公差内变动。在其它实例中，更多或更少层用于在2808处形成沟槽蚀刻掩模。在所说明实施方案中，在图30中执行沉积及图案化二氧化硅层3002以暴露场氧化物2710的一部分的工艺3000。在一个实例中，二氧化硅层3002具有150埃的厚度。在图31中，执行将氮化硅层3102沉积(例如，通过化学气相沉积工艺)及图案化到例如2000埃的厚度的工艺3100。在图32中，执行将另一二氧化硅层3202沉积及图案化例如到1.4μm的厚度以完成经图案化多层电介质蚀刻掩模3002、3102、3202的工艺3200。
在图28中的2810处，使用沟槽蚀刻掩模3002、3102、3202来执行蚀刻以蚀穿半导体表面层2706的暴露部分且暴露半导体衬底2702的一部分。在另一实施方案中，2810处的蚀刻工艺暴露出掩埋层2704的一部分(例如，下文图49及51)。图33及34展示其中使用沟槽蚀刻掩模3002、3102、3202来执行第二蚀刻工艺3300的一个实例。图33展示将沟槽2723延伸到由沟槽蚀刻掩模3002、3102、3202暴露的半导体表面层2706的部分中的蚀刻工艺3300的部分执行。图34展示蚀刻工艺3300的继续，其蚀穿半导体表面层2706的剩余部分且到半导体衬底2702中。在一个实例中，蚀刻工艺3300将沟槽2723蚀刻到半导体表面层2706中且到半导体衬底2702中达20到26μm的沟槽深度，例如约22μm，且在半导体衬底2702中停止。
在其中使用毯式植入来形成掩埋层2704的另一实施方案中，蚀刻工艺3300继续使沟槽2723延伸穿过半导体表面层2706、穿过掩埋层2704且到掩埋层2704下方的半导体衬底2702中。在一个实例中，蚀刻工艺3300使用SF6、氧、氩及HDR、MO2的组合。在另一实施方案中，蚀刻工艺3300使用Ar/SF6/O2/CF4/HBr/N2蚀刻化学物质。在其它实施方案中，蚀刻工艺3300使用Ar/SF6/O2/CF4/HBr/N2的全部或一些(例如，两者或更多者)的组合。在一个实施方案中，蚀刻工艺3300是在具有源及偏压RF功率的等离子体反应器中执行的各向异性蚀刻。
在另一实施方案中，例如对于自对准深掺杂区及隔离沟槽(例如，下文图49及51)，使用蚀刻工艺3300来将沟槽2723的一部分蚀刻到先前形成的第二深植入区中以暴露毯式植入掩埋层，且接着使用传统束线植入机来植入沟槽侧壁，此后恢复蚀刻工艺3300以蚀刻沟槽2723的其余部分。
方法2800在图28中的2812处继续形成单或多层沟槽衬垫。根据给定技术中的隔离结构2720的目标击穿电压额定值来定制沟槽衬垫的总厚度及组合物。在所说明实例中，双层衬垫2721、2722的总厚度是5000到6000埃。
图35及36展示形成如上文图27中所展示的双层氧化物沟槽衬垫2721、2722的一个实例。沟槽衬垫层2721及2722沿着沟槽2723的侧壁从半导体表面层2706形成到半导体衬底2702。在例如其中使用毯式植入来形成掩埋层2704的另一实施方案中，沟槽衬垫层2721及2722延伸到掩埋层2704。在其中使用毯式植入来形成掩埋层2704的另一实例中，沟槽衬垫层2721及2722延伸到掩埋层2704且超出进入掩埋层2704下方的底层半导体衬底2702。沟槽衬垫2721、2722的标称层厚度及组合物是可调整的且在制造公差内变动。在其它实例中，更多或更少层用于形成沟槽衬垫。
图35展示其中执行工艺3500以在沟槽侧壁上形成第一衬垫层2721的一个实例。在一个实例中，工艺3500包含在具有氧化内部环境的炉中在约1050摄氏度的温度下使用O2源流进行热生长以将第一沟槽衬垫层2721沉积或生长到1000到4000埃的厚度。
在图36中，执行将第二衬垫层2722作为第二氧化物沉积在第一层2721上的沉积工艺3600。在一个实施方案中，沉积工艺1700是例如在13,300Pa与80,000Pa之间的压力及约300到700摄氏度的工艺温度下使用O2及/或臭氧(O3)作为源气体以帮助催化反应的亚大气压化学气相沉积(SA-CVD)工艺。在一个实例中，工艺3600既沿着第一衬垫层2721在沟槽2723内部又在沟槽2723外部沉积第二衬垫层2722作为保形层(图36中未展示)。
在图28中的2814处，方法2800继续蚀刻沟槽衬垫2721、2722。图37展示其中执行沟槽衬垫蚀刻工艺3700的一个实例。在一个实例中，工艺3700是作为没有任何额外掩模的自对准蚀刻的各向异性等离子体干式蚀刻。在一个实施方案中，蚀刻工艺3700在具有用于各向异性的RF源及偏压功率的等离子体反应器中在室温下使用Ar/CF4/CH2F2/CHF3/N2/O2及/或另一碳氟化合物源的全部或组合。蚀刻工艺3700从沟槽2723的底部移除衬垫层2721及2722且暴露半导体衬底2702的一部分。在例如其中使用毯式植入来形成掩埋层2704的另一实施方案中，沟槽衬垫蚀刻工艺3700暴露掩埋层2704的一部分(例如，下文图49及51)。在其中使用毯式植入来形成掩埋层2704的另一实例中，沟槽衬垫层2721及2722延伸到掩埋层2704并超出进入底层半导体衬底2702，且蚀刻工艺3700暴露半导体衬底2702的在掩埋层2704下方的一部分。
在一个实例中，在沟槽底部蚀刻之后清洁所述装置。图38展示其中执行清洁沟槽底部的清洁工艺3800的一个实例。在一个实例中，清洁工艺3800是在单晶片处理工具或罩，例如SC1-SPOM等中执行的稀释HF或其它低氧化物损失清洁操作。
在图28中的2816处，方法2800继续用第一导电性类型(例如，在所说明实例中是P)的多数载流子掺杂剂植入沟槽2723的底部。图39展示其中执行将硼或第一导电性类型的其它多数载流子掺杂剂植入到半导体衬底2702的部分2726(例如，植入区)中的沟槽底部植入工艺3900的一个实例。沟槽底部植入工艺3900增强导电性且钝化由沟槽底部蚀刻工艺3700产生的对半导体衬底2702的底层材料或掩埋层材料的界面的任何损坏。沟槽底部植入工艺3900不需要额外掩模，因为沟槽蚀刻掩模3002、3102、3202防止在沟槽2723外部植入。在一个实例中，使用束线植入工具来执行沟槽底部植入工艺3900以在60KeV的植入能量下对硼掺杂剂进行零度植入以在植入期间以晶片的四次旋转提供5E14 mm-3的多数载流子浓度。
方法2800还包含在2818处用多晶硅2724填充沟槽2723。图40及41展示其中执行在沟槽2723中形成多晶硅2724且将沟槽2723填充到并超出半导体表面层2706的顶侧2707的工艺4000的一个实例。在一个实例中，工艺4000包含使用原位掺杂的外延硅生长以形成具有第二导电性类型(例如，在所说明实例中是N)的多数载流子掺杂剂的多晶硅2724。图40展示共形地起始填充沟槽，同时在沟槽2723外部且在晶片底部上用经沉积多晶硅2724共形地覆盖所述装置的填充沉积工艺4000的部分完成。图41展示其中用多晶硅2724填充沟槽2723的工艺4000的完成。
在一个实例中，沉积工艺4000包含使用BCl3作为硼的掺杂剂源气体与使用硅烷作为Si源的原位掺杂多晶硅填充。在一个实施方案中，原位掺杂整个经沉积多晶硅。另一实施方案沉积原位掺杂的薄层且接着沉积未掺杂层，然后进行退火或高温驱动以将掺杂剂扩散到各处。在一个实例中，多晶硅沉积工艺4000在炉中在500到700摄氏度的工艺温度下执行。在另一实例中，工艺4000沉积完全未掺杂多晶硅2724，然后使用合适植入工艺而用n或p型掺杂剂植入。在另一实例中，执行沉积(例如，外延生长)且单独植入将第二导电性类型的多数载流子掺杂剂提供到沟槽2723中的经沉积多晶硅2724中，然后进行热退火以将经植入掺杂剂驱入经填充沟槽2723的多晶硅2724中。在所说明实例中，工艺4000在沟槽2723中沿着衬垫2721、2722形成多晶硅2724且多晶硅2724还在保留在沟槽2723外部的沟槽蚀刻掩模3002、3102、3202上的装置上方延伸。
图28的方法2800还包含在2820处从晶片后侧(例如，从底部)移除经沉积多晶硅。图42展示其中执行从半导体衬底2702的后侧移除多晶硅2724的剥离工艺4200的一个实例。在一个实施方案中，后侧多晶硅剥离工艺4200包含将半导体衬底2702的后侧暴露于HF/硝酸以使用晶片清洁工具，例如SEZ等来提供对SiO2及SiN的高选择性。
在图28中的2822处，方法2800还包含平坦化晶片的前侧(例如，在所说明定向上是顶侧)。图43展示其中执行平坦化顶侧且设置沟槽2723中的多晶硅2724的顶侧2725的高度的化学机械抛光(CMP)工艺4300的一个实例。在一个实例中，CMP工艺4300在多层沟槽蚀刻掩模的氮化硅层1002上或稍微上方停止。在一个实施方案中，CMP工艺4300在CMP工具中使用工艺浆料，例如具有对氮化物的良好选择性的二氧化铈浆料来执行，其中抛光多晶硅2724，终点在二氧化硅上停止，此后抛光二氧化硅，在氮化硅掩模层3102上停止。在一个实施方案中，在2822处例如使用非HF溶液来执行进一步清洁操作以减轻表面颗粒缺陷。
方法2800在图28中的2824处继续移除剩余的沟槽蚀刻掩模残余物。图44展示其中执行移除沟槽蚀刻掩模层3002、3102、3202的任何剩余部分的氮化物剥离工艺4400的一个实例。在一个实例中，氮化物剥离工艺4400包含热磷酸清洁以蚀刻SiN。
在图28中的2826处，方法2800还包含例如通过使用氮化物掩模的硅局部氧化(LOCOS)来形成场氧化物。图45及46展示其中形成氮化物掩模且执行硅局部氧化处理以在半导体表面层2706的顶侧2707的暴露部分上生长场氧化物2710的一个实例。在图45中，执行在半导体表面层2706的顶侧2707上沉积例如是或包含氮化硅(SiN)的掩模材料的工艺4500。工艺4500还包含图案化经沉积掩模材料以形成覆盖深沟槽隔离结构且暴露半导体表面层2706的顶侧2707的选择部分的经图案化掩模4502，如图45中所展示。
图46展示其中例如在具有内部氧化环境的炉中执行LOCOS工艺4600的实例。LOCOS工艺4600在半导体表面层2706的顶侧2707的部分上形成场氧化物2710。在一个实例中，场氧化物2710是或包含渗透到具有略低于半导体表面层2706的顶侧2707的水平的Si-SiO2界面的晶片表面下方的SiO2。顶侧2707的选定暴露区的热氧化引起氧渗透到顶侧2707中，且氧与硅反应并将其转化成二氧化硅。
在所说明实例中，2826处的处理在半导体表面层2706的顶侧2707的一部分上形成场氧化物2710，使得场氧化物2710的一部分与电介质衬垫2721、2722的一部分及多晶硅2724的一部分中的一者接触，如图46中所展示。
方法2800在2828处继续移除掩模4502。图47展示其中执行移除所述掩模且留下具有相应顶侧2711的经图案化场氧化物结构2710的剥离工艺4700的一个实例。
方法2800还包含在2830处从栅极多晶硅沉积及图案化开始的晶体管制造及金属化，且包含形成各种电路组件，例如晶体管、多晶硅电容器及电阻器等，以及形成单或多层金属化结构(例如，上文图27)。
在图28中的2832处，方法2800包含晶片探测测试、用以将经处理裸片与晶片结构分离的裸片分离或分割，及用以生产封装式电子装置的封装。图48展示包含具有封闭在模制封装4802中的半导体裸片4800的封装结构的成品电子装置2700。在所说明实例中，裸片4800安装在裸片附接垫4804上，且裸片4800的导电接合垫经由导电接合线5008电耦合到相应引线4806。
与上文图2的实例方法200相比，在形成及填充隔离沟槽723之后形成场氧化物2710实现单沟槽蚀刻工艺的使用。另外，电子装置2700及方法2800提供用于任何工艺流程的深沟槽隔离解决方案，其中LOCOS或其它类型的场氧化物2710被用于横向装置隔离或凸起栅极集成等，且在深沟槽处理之前将深沟槽隔离并入场氧化物处理中，而无需具有与浅沟槽隔离(STI)处理或掩模相关联的额外成本或复杂性。可调整或定制沟槽蚀刻硬掩模层或若干沟槽蚀刻硬掩模层(例如，上文3002、3102、3202的厚度及组合物)以在具有或没有自对准深n沉片及衬底接触件的情况下在具成本效益、稳健且可制造的深沟槽隔离环路中实现增强的电介质击穿性能。
现在参考图49到52，进一步实例电子装置包含至少部分地环绕深沟槽隔离结构的深掺杂区。图49及50展示具有第二深掺杂区的一个实例电子装置4900，所述第二深掺杂区包含第二导电性类型(例如，在所说明实例中是N)的多数载流子掺杂剂，且从半导体表面层延伸到掩埋层，其中所述第二深掺杂区与上文实例的深掺杂区横向间隔开。图49的电子装置4900使用上文图2的方法200来生产，其中场氧化物结构在深沟槽隔离结构之前形成。图51及52说明具有第一深掺杂区及至少部分地环绕深沟槽隔离结构的第二深掺杂区，其中深沟槽隔离结构在场氧化物结构之前形成的另一实例。
在图49中，电子装置4900包含穿过场氧化物形成的深沟槽隔离结构，而没有STI结构。DTI结构促进组件或电路之间的电隔离，而无需添加STI掩模且没有STI处理的成本及复杂性。在一个实例中，电子装置4900是集成电路产品，在图49中仅展示其一部分。电子装置4900包含制造在起始晶片的半导体结构上或中的电子组件，例如晶体管、电阻器、电容器(未展示)，所述起始晶片随后分离或分割成个别半导体裸片，所述个别半导体裸片单独地经封装以生产集成电路产品。电子装置4900包含半导体结构，所述半导体结构具有半导体衬底4902、半导体衬底4902的一部分中的掩埋层4904、带有上或顶侧4907与深掺杂区4908及4909的半导体表面层4906以及具有上或顶侧4911且在半导体表面层4906的顶侧4907的对应部分上延伸的场氧化物结构4910。在一个实例中，场氧化物4910是或包含在电子装置4900的制造期间通过热氧化工艺生长的二氧化硅(SiO2)。
在一个实例中，半导体衬底4902是包含第一导电性类型的多数载流子掺杂剂的硅或绝缘体上硅(SOI)结构。掩埋层4904在半导体衬底4902的一部分中延伸且包含第二导电性类型的多数载流子掺杂剂。在所说明实施方案中，在附图中，第一导电性类型是P，第二导电性类型是N，半导体衬底4902被标记为“P-SUBSTRATE”，且掩埋层4904是被标记为“NBL”的N型掩埋层。在另一实施方案(未展示)中，第一导电性类型是N且第二导电性类型是P。
在所说明实例中，半导体表面层4906是或包含具有第二导电性类型的多数载流子掺杂剂的外延硅且在附图中被标记为“N-EPI”。电子装置4900分别包含第一及第二深掺杂区4908及4909。深掺杂区4908及4909两者包含第二导电性类型的多数载流子掺杂剂且第一深掺杂区4908在图49中被标记为“DEEPN”。深掺杂区4908及4909从半导体表面层4906延伸到掩埋层4904。在另一实例中，省略深掺杂区4908。
半导体表面层4906的沿着顶侧4907的第一部分4912(例如，第一植入区)包含第二导电性类型的多数载流子掺杂剂且在附图中被标记为“NSD”。半导体表面层4906的沿着顶侧4907的第二部分或植入区4914包含第一导电性类型的多数载流子掺杂剂且在附图中被标记为“PSD”。半导体表面层4906的在深掺杂区4908内沿着顶侧4907的第三部分4916(例如，第三植入区)包含第二导电性类型的多数载流子掺杂剂且在附图中被标记为“NSD”。
电子装置4900包含具有双层电介质衬垫的深沟槽隔离结构4920，所述双层电介质衬垫具有沿着沟槽4923的侧壁的第一电介质衬垫层4921及第二电介质衬垫层4922。第二深掺杂区4909环绕深沟槽隔离结构4920，且第一深掺杂区4908与深沟槽隔离结构4920横向间隔开。在另一实施方案中，单层电介质衬垫(未展示)沿着沟槽侧壁形成。在另一实施方案中，多层电介质衬垫(未展示)包含沿着沟槽侧壁的多于两个电介质层。沟槽4923填充有具有上或顶侧4925的掺杂多晶硅4924。沟槽4923延伸穿过半导体表面层4906到半导体衬底4902。
图49A展示包含延伸穿过半导体表面层4906、穿过掩埋层4904的相对上及下侧且到底层半导体衬底4902中的深沟槽隔离结构4920的图49的电子装置4900的替代实施方案。
再次参考图49，半导体衬底4902的在沟槽4923下方的一部分4926(例如，植入区)包含第一导电性类型的多数载流子掺杂剂。在所说明实例中，掩埋层4904通过毯式植入工艺形成且沟槽4923延伸到半导体衬底的掩埋层中。双层电介质衬垫4921、4922在沟槽4923的侧壁上从半导体表面层4906延伸到掩埋层4904。
多晶硅4924包含第二导电性类型的多数载流子掺杂剂。多晶硅4924在电介质衬垫4921、4922上延伸且将沟槽4923填充到半导体表面层4906的顶侧4907。在图49的实例中，沟槽4923、电介质衬垫4921、4922及多晶硅4924延伸超出半导体表面层4906的顶侧4907，穿过场氧化物4910的一部分。场氧化物4910的一部分(例如，侧)接触隔离结构4920的一部分(例如，与隔离结构4920的一部分接触)。多晶硅4924的顶侧4925向外延伸超出半导体表面层4906的顶侧4907达第一距离4927，且场氧化物4910的顶侧4911向外延伸超出半导体表面层4906的顶侧4907达第二距离4928。图49的电子装置4900中的隔离结构4920在场氧化物结构4910的形成(例如，生长)之后制造，且在图49的电子装置4900中第一距离4927大于第二距离4928(例如，多晶硅4924以附图中所展示的配置及定向向上延伸超过场氧化物4910的顶侧4911且在场氧化物4910的顶侧4911上方延伸)。
电子装置4900包含多层级金属化结构，在图49中仅展示所述多层级金属化结构的一部分。电子装置4900包含在场氧化物4910及半导体表面层4906的顶侧4907的部分上或上方延伸的第一电介质层4930(例如，在附图中被标记为“PMD”的金属前电介质层)。在一个实例中，第一电介质层是或包含SiO2。PMD层4930包含延伸穿过PMD层4930以形成与半导体表面层4906的相应植入区4912、4914及4916的电接触的导电接触件4932。PMD层4930还包含形成与深沟槽隔离结构4920的掺杂多晶硅4924的顶侧4925的电接触的导电接触件4932。
在这个实例中，多层级金属化结构还包含在图49中被标记为“ILD”的第二电介质层4940(例如，SiO2)。第二电介质层4940包含导电布线结构4942，例如迹线或线。在一个实例中，导电布线结构4942是或包含铜或铝或其它导电金属。第二电介质层4940包含导电通路4944，所述导电通路4944是或包含铜或铝或其它导电金属。在一个实例中，电子装置4900包含一或多个进一步金属化层或层级(未展示)。
图50展示包含具有封闭在模制封装5002中的半导体裸片5000的封装结构的成品电子装置4900。在所说明实例中，裸片5000安装在裸片附接垫5004上，且裸片5000的导电接合垫经由导电接合线5008电耦合到相应引线5006。
图51及52说明具有第一深掺杂区及至少部分地环绕深沟槽隔离结构的第二深掺杂区的另一实例电子装置5100，其中深沟槽隔离结构在场氧化物结构之前形成。图51展示电子装置5100的部分截面侧视图且图52展示包含封装结构的电子装置5100。电子装置5100包含穿过场氧化物形成的深沟槽隔离结构，而没有STI结构。DTI结构促进组件或电路之间的电隔离，而无需添加STI掩模且没有STI处理的成本及复杂性。在一个实例中，电子装置5100是集成电路产品，在图51中仅展示其一部分。电子装置5100包含制造在起始晶片的半导体结构上或中的电子组件，例如晶体管、电阻器、电容器(未展示)，所述起始晶片随后分离或分割成个别半导体裸片，所述个别半导体裸片单独地经封装以生产集成电路产品。电子装置5100包含半导体结构，所述半导体结构具有半导体衬底5102、半导体衬底5102的一部分中的掩埋层5104、带有上或顶侧5107与深掺杂区5108及5109的半导体表面层5106以及具有上或顶侧5111且在半导体表面层5106的顶侧5107的对应部分上延伸的场氧化物结构5110。在一个实例中，场氧化物5110是或包含在电子装置5100的制造期间通过热氧化工艺生长的二氧化硅(SiO2)。
在一个实例中，半导体衬底5102是包含第一导电性类型的多数载流子掺杂剂的硅或绝缘体上硅(SOI)结构。掩埋层5104在半导体衬底5102的一部分中延伸且包含第二导电性类型的多数载流子掺杂剂。在所说明实施方案中，在附图中，第一导电性类型是P，第二导电性类型是N，半导体衬底5102被标记为“P-SUBSTRATE”，且掩埋层5104是被标记为“NBL”的N型掩埋层。在另一实施方案(未展示)中，第一导电性类型是N且第二导电性类型是P。
在所说明实例中，半导体表面层5106是或包含具有第二导电性类型的多数载流子掺杂剂的外延硅且在附图中被标记为“N-EPI”。电子装置5100分别包含第一及第二深掺杂区5108及5109。深掺杂区5108及5109两者包含第二导电性类型的多数载流子掺杂剂且第一深掺杂区5108在图51中被标记为“DEEPN”。深掺杂区5108及5109从半导体表面层5106延伸到掩埋层5104。在另一实例中，省略深掺杂区5108。
半导体表面层5106的沿着顶侧5107的第一部分5112(例如，第一植入区)包含第二导电性类型的多数载流子掺杂剂且在附图中被标记为“NSD”。半导体表面层5106的沿着顶侧5107的第二部分或植入区5114包含第一导电性类型的多数载流子掺杂剂且在附图中被标记为“PSD”。半导体表面层5106的在深掺杂区5108内沿着顶侧5107的第三部分5116(例如，第三植入区)包含第二导电性类型的多数载流子掺杂剂且在附图中被标记为“NSD”。
电子装置5100包含具有双层电介质衬垫的深沟槽隔离结构5120，所述双层电介质衬垫具有沿着沟槽5123的侧壁的第一电介质衬垫层5121及第二电介质衬垫层5122。第二深掺杂区5109环绕深沟槽隔离结构5120，且第一深掺杂区5108与深沟槽隔离结构5120横向间隔开。在另一实施方案中，单层电介质衬垫(未展示)沿着沟槽侧壁形成。在另一实施方案中，多层电介质衬垫(未展示)包含沿着沟槽侧壁的多于两个电介质层。沟槽5123填充有具有上或顶侧5125的掺杂多晶硅5124。沟槽5123延伸穿过半导体表面层5106到半导体衬底5102的掩埋层5104。
图51A展示包含延伸穿过半导体表面层5106、穿过掩埋层5104的相对上及下侧且到底层半导体衬底5102中的深沟槽隔离结构5120的图51的电子装置5100的替代实施方案。
再次参考图51，半导体衬底5102的在沟槽5123下方的一部分5126(例如，植入区)包含第一导电性类型的多数载流子掺杂剂。在所说明实例中，掩埋层5104是通过毯式植入工艺形成且沟槽5123延伸到半导体衬底的掩埋层5104中。双层电介质衬垫5121、5122在沟槽5123的侧壁上从半导体表面层5106延伸到掩埋层5104。
多晶硅5124包含第二导电性类型的多数载流子掺杂剂。多晶硅5124在电介质衬垫5121、5122上延伸且将沟槽5123填充到半导体表面层5106的顶侧5107。在图51的实例中，沟槽5123、电介质衬垫5121、5122及多晶硅5124延伸超出半导体表面层5106的顶侧5107。场氧化物5110的一部分(例如，侧)接触隔离结构5120的一部分(例如，与隔离结构5120的一部分接触)。图51的电子装置5100中的隔离结构5120在场氧化物结构5110的形成(例如，生长)之前制造。
电子装置5100包含多层级金属化结构，在图51中仅展示所述多层级金属化结构的一部分。电子装置5100包含在场氧化物5110及半导体表面层5106的顶侧5107的部分上或上方延伸的第一电介质层5130(例如，在附图中被标记为“PMD”的金属前电介质层)。在一个实例中，第一电介质层是或包含SiO2。PMD层5130包含延伸穿过PMD层5130以形成与半导体表面层5106的相应植入区5112、5114及5116的电接触的导电接触件5132。PMD层5130还包含形成与深沟槽隔离结构5120的掺杂多晶硅5124的顶侧5125的电接触的导电接触件5132。
在这个实例中，多层级金属化结构还包含在图51中被标记为“ILD”的第二电介质层5140(例如，SiO2)。第二电介质层5140包含导电布线结构5142，例如迹线或线。在一个实例中，导电布线结构5142是或包含铜或铝或其它导电金属。第二电介质层5140包含导电通路5144，所述导电通路5144是或包含铜或铝或其它导电金属。在一个实例中，电子装置5100包含一或多个进一步金属化层或层级(未展示)。
图52展示包含具有封闭在模制封装5202中的半导体裸片5200的封装结构的成品电子装置5100。在所说明实例中，裸片5200安装在裸片附接垫5204上，且裸片5200的导电接合垫经由导电接合线5208电耦合到相应引线5206。
上文实例提供一种可在不需要STI，不增加STI处理的成本及复杂性的任何技术中采用的深沟槽隔离解决方案。
在权利要求书的范围内，在所描述实例中修改是可能的，且其它实施方案是可能的。

Claims (20)

1.一种电子装置，其包括：
半导体衬底，其包含第一导电性类型的多数载流子掺杂剂；
掩埋层，其在所述半导体衬底的一部分中且包含第二导电性类型的多数载流子掺杂剂；
半导体表面层，其包含所述第二导电性类型的多数载流子掺杂剂；
隔离结构，其包含：
沟槽，其延伸穿过所述半导体表面层且到所述半导体衬底及所述掩埋层中的一者中，
电介质衬垫，其在所述沟槽的侧壁上从所述半导体表面层延伸到所述半导体衬底及所述掩埋层中的所述一者，及
多晶硅，其包含所述第二导电性类型的多数载流子掺杂剂，所述多晶硅在所述电介质衬垫上延伸且将所述沟槽填充到所述半导体表面层的侧；及
场氧化物，其在所述半导体表面层的所述侧的一部分上延伸，所述场氧化物的一部分与所述隔离结构的一部分接触。
2.根据权利要求1所述的电子装置，其进一步包括包含所述第二导电性类型的多数载流子掺杂剂的深掺杂区，所述深掺杂区从所述半导体表面层延伸到所述掩埋层。
3.根据权利要求2所述的电子装置，其中所述深掺杂区与所述隔离结构间隔开。
4.根据权利要求3所述的电子装置，其进一步包括包含所述第二导电性类型的多数载流子掺杂剂的第二深掺杂区，所述第二深掺杂区从所述半导体表面层延伸到所述掩埋层，所述第二深掺杂区与所述深掺杂区间隔开，且所述第二深掺杂区环绕所述沟槽的一部分。
5.根据权利要求2所述的电子装置，其中所述深掺杂区环绕所述沟槽的一部分。
6.根据权利要求2所述的电子装置，其中所述沟槽延伸超出所述半导体表面层的所述侧且穿过所述场氧化物的一部分。
7.根据权利要求2所述的电子装置，其中：
所述多晶硅的侧向外延伸超出所述半导体表面层的所述侧达第一距离；
所述场氧化物的侧向外延伸超出所述半导体表面层的所述侧达第二距离；且
所述第一距离大于所述第二距离。
8.根据权利要求1所述的电子装置，其中所述沟槽延伸超出所述半导体表面层的所述侧且穿过所述场氧化物的一部分。
9.根据权利要求1所述的电子装置，其中：
所述多晶硅的侧向外延伸超出所述半导体表面层的所述侧达第一距离；
所述场氧化物的侧向外延伸超出所述半导体表面层的所述侧达第二距离；且
所述第一距离大于所述第二距离。
10.一种制造电子装置的方法，所述方法包括：
在半导体衬底的一部分中形成掩埋层，所述半导体衬底包含第一导电性类型的多数载流子掺杂剂，且所述掩埋层包含第二导电性类型的多数载流子掺杂剂；
形成穿过半导体表面层且到所述半导体衬底及所述掩埋层中的一者中的沟槽，所述半导体表面层包含所述第二导电性类型的多数载流子掺杂剂；
沿着所述沟槽的侧壁形成从所述半导体表面层到所述半导体衬底及所述掩埋层中的所述一者的电介质衬垫；
在所述沟槽内部且在所述电介质衬垫上形成多晶硅，所述多晶硅将所述沟槽填充到所述半导体表面层的侧且包含所述第二导电性类型的多数载流子掺杂剂；及
在所述半导体表面层的所述侧的一部分上形成场氧化物，所述场氧化物的一部分与所述电介质衬垫的一部分及所述多晶硅的一部分中的一者接触。
11.根据权利要求10所述的方法，其进一步包括：
形成包含所述第二导电性类型的多数载流子掺杂剂的深掺杂区，所述深掺杂区与所述电介质衬垫间隔开且从所述半导体表面层延伸到所述掩埋层。
12.根据权利要求11所述的方法，其进一步包括：
形成包含所述第二导电性类型的多数载流子掺杂剂的第二深掺杂区，所述第二深掺杂区从所述半导体表面层延伸到所述掩埋层且环绕所述沟槽的一部分。
13.根据权利要求10所述的方法，其进一步包括：
形成包含所述第二导电性类型的多数载流子掺杂剂的深掺杂区，所述第二深掺杂区从所述半导体表面层延伸到所述掩埋层且环绕所述沟槽的一部分。
14.根据权利要求10所述的方法，其中形成所述沟槽包括：
执行第一蚀刻工艺，其使用蚀刻掩模来蚀穿所述场氧化物的暴露部分以暴露所述半导体表面层的一部分；及
执行第二蚀刻工艺，其使用所述蚀刻掩模来蚀穿所述半导体表面层的所述暴露部分以暴露所述半导体衬底的一部分及所述掩埋层的一部分中的一者。
15.根据权利要求14所述的方法，其进一步包括：
形成包含所述第二导电性类型的多数载流子掺杂剂的第二深掺杂区，所述第二深掺杂区从所述半导体表面层延伸到所述掩埋层且环绕所述沟槽的一部分。
16.根据权利要求10所述的方法，其中在形成所述沟槽之后形成所述场氧化物。
17.根据权利要求16所述的方法，其进一步包括：
形成包含所述第二导电性类型的多数载流子掺杂剂的第二深掺杂区，所述第二深掺杂区从所述半导体表面层延伸到所述掩埋层且环绕所述沟槽的一部分。
18.一种制造电子装置的方法，所述方法包括：
在半导体衬底上形成半导体表面层，所述半导体衬底包含第一导电性类型的多数载流子掺杂剂，且所述半导体表面层包含第二导电性类型的多数载流子掺杂剂；
通过热氧化在所述半导体表面层的侧的一部分上形成场氧化物；
形成穿过所述半导体表面层且到所述半导体衬底及所述半导体衬底的掩埋层中的一者中的沟槽；及
在所述沟槽中形成多晶硅，所述多晶硅将所述沟槽填充到所述半导体表面层的所述侧，且所述多晶硅包含所述第二导电性类型的多数载流子掺杂剂。
19.根据权利要求18所述的方法，其中形成所述沟槽包括：
执行第一蚀刻工艺，其使用蚀刻掩模来蚀穿所述场氧化物的暴露部分以暴露所述半导体表面层的一部分；及
执行第二蚀刻工艺，其使用所述蚀刻掩模来蚀穿所述半导体表面层的所述暴露部分以暴露所述半导体衬底的一部分及所述掩埋层的一部分中的一者。
20.根据权利要求18所述的方法，其中在形成所述沟槽之后形成所述场氧化物。
CN202211047285.5A 2021-08-31 2022-08-29 具有场氧化物的深沟槽隔离 Pending CN115732395A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/462,880 US12087813B2 (en) 2021-08-31 2021-08-31 Deep trench isolation with field oxide
US17/462,880 2021-08-31

Publications (1)

Publication Number Publication Date
CN115732395A true CN115732395A (zh) 2023-03-03

Family

ID=85174872

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211047285.5A Pending CN115732395A (zh) 2021-08-31 2022-08-29 具有场氧化物的深沟槽隔离

Country Status (3)

Country Link
US (2) US12087813B2 (zh)
CN (1) CN115732395A (zh)
DE (1) DE102022120777A1 (zh)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4704368A (en) * 1985-10-30 1987-11-03 International Business Machines Corporation Method of making trench-incorporated monolithic semiconductor capacitor and high density dynamic memory cells including the capacitor
GB0507157D0 (en) * 2005-04-08 2005-05-18 Ami Semiconductor Belgium Bvba Double trench for isolation of semiconductor devices
US7329940B2 (en) * 2005-11-02 2008-02-12 International Business Machines Corporation Semiconductor structure and method of manufacture
US9159791B2 (en) * 2012-06-06 2015-10-13 United Microelectronics Corp. Semiconductor device comprising a conductive region
US9431286B1 (en) 2014-11-26 2016-08-30 Texas Instruments Incorporated Deep trench with self-aligned sinker
US9673084B2 (en) * 2014-12-04 2017-06-06 Globalfoundries Singapore Pte. Ltd. Isolation scheme for high voltage device
US10403778B2 (en) * 2015-10-19 2019-09-03 Solaero Technologies Corp. Multijunction solar cell assembly for space applications
US9786665B1 (en) * 2016-08-16 2017-10-10 Texas Instruments Incorporated Dual deep trenches for high voltage isolation
US10032663B1 (en) 2017-05-24 2018-07-24 Texas Instruments Incorporated Anneal after trench sidewall implant to reduce defects
US10811543B2 (en) * 2018-12-26 2020-10-20 Texas Instruments Incorporated Semiconductor device with deep trench isolation and trench capacitor

Also Published As

Publication number Publication date
US12087813B2 (en) 2024-09-10
US20240429275A1 (en) 2024-12-26
US20230060695A1 (en) 2023-03-02
DE102022120777A1 (de) 2023-03-02

Similar Documents

Publication Publication Date Title
US9536772B2 (en) Fin structure of semiconductor device
US9209243B2 (en) Method of forming a shallow trench isolation structure
TW202010046A (zh) 一種絕緣體上半導體基板及其形成方法
US9911805B2 (en) Silicon recess etch and epitaxial deposit for shallow trench isolation (STI)
JP2004207564A (ja) 半導体装置の製造方法と半導体装置
WO2019178765A1 (en) Semiconductor device having polysilicon field plate for power mosfets
TW202009986A (zh) 絕緣層上半導體（soi）基底及其形成的方法
CN108878361B (zh) 半导体器件及其制造方法
US8691661B2 (en) Trench with reduced silicon loss
CN110957257A (zh) 绝缘体上半导体衬底、其形成方法以及集成电路
EP1806780A2 (en) Robust shallow trench isolation structures and a method for forming shallow trench isolation structures
US11756794B2 (en) IC with deep trench polysilicon oxidation
CN117497558A (zh) 在浅沟槽隔离集成之后使用深沟槽隔离而实现的管芯大小减小和深沟槽密度增大
US20240038580A1 (en) Locos or siblk to protect deep trench polysilicon in deep trench after sti process
TWI508223B (zh) 用於製造具有均勻梯狀高度之隔離區的半導體裝置的方法
US5851901A (en) Method of manufacturing an isolation region of a semiconductor device with advanced planarization
US12087813B2 (en) Deep trench isolation with field oxide
US20210193684A1 (en) Semiconductor-on-insulator wafer having a composite insulator layer
KR100839894B1 (ko) 반도체 장치 및 그 제조 방법
JP5280434B2 (ja) 半導体デバイスにおける分離層の形成
JP2004152851A (ja) 半導体装置の製造方法
KR100691016B1 (ko) 반도체 소자의 소자분리막 형성방법
US20050158963A1 (en) Method of forming planarized shallow trench isolation
KR100623876B1 (ko) 얕은 트렌치 소자분리막 형성 방법
KR20030056388A (ko) 반도체 소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination