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CN115621230A - 芯片封装方法及半导体封装结构 - Google Patents

芯片封装方法及半导体封装结构 Download PDF

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CN115621230A
CN115621230A CN202211184755.2A CN202211184755A CN115621230A CN 115621230 A CN115621230 A CN 115621230A CN 202211184755 A CN202211184755 A CN 202211184755A CN 115621230 A CN115621230 A CN 115621230A
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CN
China
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chip
device substrate
bonding
deep trench
effective
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叶国梁
周俊
占琼
胡胜
赵常宝
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Wuhan Xinxin Semiconductor Manufacturing Co Ltd
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Wuhan Xinxin Semiconductor Manufacturing Co Ltd
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Abstract

本发明涉及一种芯片封装方法及一种半导体封装结构。所述芯片封装方法将至少一个有效芯片和至少一个深沟槽电容芯片分别与第一器件基板的一侧表面键合，其中，通过键合，所述有效芯片与所述第一器件基板上的电子元器件电连接，所述深沟槽电容芯片使第一器件基板上有效芯片键合区域之外的表面得到充分利用，有助于增大半导体封装结构的集成密度，能够提升其电容密度，改善高频信号稳定性，有助于提升半导体封装结构的性能。所述半导体封装结构可采用上述芯片封装方法形成。

Description

芯片封装方法及半导体封装结构
技术领域
本发明涉及半导体技术领域，尤其涉及一种芯片封装方法及一种半导体封装结构。
背景技术
C2W(Chip to Wafer，芯片到晶圆)技术因为不受芯片尺寸匹配限制，同时其已知合格芯片(Known Good Die，KGD)方案能大大提高良率，因此受到全球半导体厂商的青睐。
在一种先进封装工艺中，利用C2W技术将有效芯片键合到器件基板上，并在器件基板的空隙键合空白芯片(dummy die)，还可在有效芯片和空白芯片上键合另一器件基板，根据需要再从垂向切割器件基板，去除不需要的部分，最后得到半导体封装结构，其中，空白芯片的设置可以保证键合面积，确保键合强度。但是，设置空白芯片没有充分利用基板表面面积，导致最后得到的半导体封装结构的集成密度较低，性能仍有待提高。
发明内容
为了充分利用基板表面面积，提升半导体封装结构的性能，本发明提供一种芯片封装方法，另外还提供一种半导体封装结构。
一方面，本发明提供一种芯片封装方法，包括：
提供第一器件基板，所述第一器件基板上形成有电子元器件；以及
将至少一个有效芯片和至少一个深沟槽电容芯片分别与所述第一器件基板的一侧表面键合，其中，通过键合，所述有效芯片与所述第一器件基板上的电子元器件电连接。
可选的，所述芯片封装方法还包括：
在所述有效芯片和所述深沟槽电容芯片之间的间隙内形成填充材料；
形成层间介质层，所述层间介质层覆盖所述有效芯片和所述深沟槽电容芯片；以及
在所述层间介质层上形成金属互连层，所述金属互连层通过贯穿所述层间介质层的接触插塞与所述有效芯片电连接。
可选的，所述芯片封装方法还包括：
在所述金属互连层上形成键合层；以及
在所述键合层远离所述第一器件基板的一侧键合第二器件基板，所述第二器件基板上形成有电子元器件，通过键合，所述第二器件基板上的电子元器件与所述有效芯片电连接。
可选的，所述芯片封装方法还包括：在所述有效芯片和/或所述深沟槽电容芯片上方堆叠其它深沟槽电容芯片。
可选的，将所述有效芯片和/或所述深沟槽电容芯片与所述第一器件基板键合时，采用微凸点键合或混合键合。
可选的，所述第一器件基板表面形成有至少一个深沟槽电容器。
可选的，至少部分数量的所述深沟槽电容芯片键合至所述深沟槽电容器，并且与相应的所述深沟槽电容器并联连接。
可选的，与全部所述有效芯片键合的区域在所述第一器件基板表面的占比小于或等于50～85％。
一方面，本发明提供一种半导体封装结构，所述半导体封装结构包括：
第一器件基板，所述第一器件基板上形成有电子元器件；以及
至少一个有效芯片和至少一个深沟槽电容芯片，键合至所述第一器件基板的一侧表面，其中，通过键合，所述有效芯片与所述第一器件基板上的电子元器件电连接。
可选的，所述半导体封装结构还包括：
层间介质层，所述层间介质层覆盖所述有效芯片和所述深沟槽电容芯片；
金属互连层，位于所述层间介质层上，所述金属互连层通过贯穿所述层间介质层的接触插塞与所述有效芯片电连接；
键合层，位于所述金属互连层上；以及
第二器件基板，在所述键合层远离所述第一器件基板的一侧与所述第一器件基板键合，所述第二器件基板上形成有电子元器件，通过键合，所述第二器件基板上的电子元器件与所述有效芯片电连接。
本发明提供的芯片封装方法和半导体封装结构中，至少一个有效芯片和至少一个深沟槽电容芯片分别与所述第一器件基板的一侧表面键合，其中，通过键合，所述有效芯片与所述第一器件基板上的电子元器件电连接，所述深沟槽电容芯片使第一器件基板上有效芯片键合区域之外的表面得到充分利用，有助于增大半导体封装结构的集成密度，能够提升其电容密度，改善高频信号稳定性，有助于提升半导体封装结构的性能。
附图说明
图1是本发明一实施例中的深沟槽电容芯片和深沟槽电容器的剖面结构示意图。
图2是本发明一实施例的芯片封装方法的流程示意图。
图3A至图3F是本发明一实施例的芯片封装方法在多个步骤得到的剖面结构示意图。
附图标记说明：
101-第一凹槽；102-第二凹槽；103-第一介电层；104-第一导电层；104a-第一导电插塞；105-第二介电层；106-第二导电层；106a-第二导电插塞；107-氧化物层；108-层间介电层；100-第一器件基板；110-深沟槽电容器；120-有效芯片；130-深沟槽电容芯片；140-填充材料；150-层间介质层；151-接触插塞；160-金属互连层；170-键合层；200-第二器件基板。
具体实施方式
以下结合附图和具体实施例对本发明的芯片封装方法及半导体封装结构作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
需要说明的是，下文中的术语“第一”、“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够不同于本文所述的或所示的其它顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是执行这些步骤的唯一顺序，一些所述的步骤可被省略和/或一些本文未描述的其它步骤可被添加到该方法。
本发明实施例的芯片封装方法和半导体封装结构涉及深沟槽电容器(DeepTrench Capacitance，DTC)，深沟槽电容器为在半导体衬底的沟槽中形成的电容器，相对于半导体集成电路采用的一些其它电容器类型，深沟槽电容器具有较高的功率密度。图1示出了本发明一实施例中的深沟槽电容芯片和深沟槽电容器的剖面结构示意图。但是，应当理解，本发明实施例中的深沟槽电容芯片和深沟槽电容器并不限于图1所示的结构，也可以采用许多不同类型的结构。
参照图1，示例的，以下实施例中的深沟槽电容芯片和深沟槽电容器可包括：
在衬底中形成的第一凹槽101和第二凹槽102；
第一介电层103，覆盖第一凹槽101和第二凹槽102的内壁和衬底表面，第一介电层103可包括氧化硅、氮化硅及氮氧化硅中的至少一种；
第一导电层104，沉积在第一介电层103上，第一导电层104可包括掺杂多晶硅；
第二介电层105，沉积在第一导电层104上，第二介电层105可包括氧化硅、氮化硅及氮氧化硅中的至少一种；
第二导电层106，沉积在第二介电层105上并填充第一凹槽101和第二凹槽102剩余的空隙，第二导电层106可包括掺杂多晶硅，即，第二介电层105被设置在第一导电层104与第二导电层106之间并将它们分开；
氧化物层107和堆叠在其上的层间介电层108，在层间介电层108内，形成有连接至第一导电层104的第一导电插塞104a和连接至第二导电层106的第二导电插塞106a。
本发明一实施例的芯片封装方法包括如下过程。
图3A是本发明一实施例的芯片封装方法中的第一器件基板的剖面示意图。参照图2和图3A，首先，执行步骤S1，提供第一器件基板100，所述第一器件基板100上形成有电子元器件。
所述第一器件基板100例如为硅晶圆，形成于所述第一器件基板100上的电子元器件可以包括MOS器件、传感器件、存储器件及无源器件的至少一种，传感器件可以为感光器件等，存储器件可以包括非易失性存储器或随机存储器等，非易失性存储器可以包括NOR型闪存或NAND型闪存等浮栅型存储器或者铁电存储器或相变存储器等，无源器件可以包括电阻或电容等。所述电子元器件可以为平面型器件或立体器件，立体器件例如为Fin-FET(鳍式场效应晶体管)或三维存储器等。所述电子元器件可以由介质材料覆盖，该介质材料可以为叠层结构，可以包括氧化硅、氮化硅或氮氧化硅等。本实施例中，至少部分数量的所述电子元器件用于与第一器件基板上键合的有效芯片连接。
本实施例中，第一器件基板100的表面形成有至少一个深沟槽电容器110。所述深沟槽电容器110可在包含该深沟槽电容器110的半导体封装结构中起到提高电容密度的作用。所述深沟槽电容器110与所述第一器件基板100上用于连接有效芯片的电子元器件例如相互隔离。
图3B是本发明一实施例的芯片封装方法在第一器件基板表面键合有效芯片和深沟槽电容芯片后的剖面示意图。参照图2和图3B，接着，执行步骤S2，将至少一个有效芯片120(如图3B所示的DIE1和DIE2)和至少一个深沟槽电容芯片130(如图3B所示的DTC1和DTC2)分别与所述第一器件基板100的一侧表面键合，其中，通过键合，所述有效芯片120与所述第一器件基板110上的电子元器件电连接。
所述深沟槽电容芯片130布置在第一器件基板100表面的被所述有效芯片120暴露的区域，在键合时，所述深沟槽电容芯片130的电极端可朝向或者远离所述第一器件基板100，本实施例中，所述深沟槽电容芯片130的电极端均朝向第一器件基板100。将有效芯片120和/或深沟槽电容芯片130与第一器件基板100键合时，可采用微凸点键合(micro bumpbonding)或混合键合(hybridbonding)。
在一些实施例中，至少部分数量的所述深沟槽电容芯片130键合至第一器件基板100表面的所述深沟槽电容器110，并且与相应的所述深沟槽电容器110并联连接，以进一步增大半导体封装结构的电容密度。
键合至第一器件基板100表面的所述深沟槽电容芯片130的数量及位置可以根据需要设置，优选方案中，可以充分利用第一器件基板100上有效芯片120键合区域之外的表面在第一器件基板100表面键合深沟槽电容芯片130。示例的，在第一器件基板100的表面，与全部所述有效芯片键合的区域的占比小于或等于50～85％，即第一器件基板100的表面的15％～50％的面积尚没有被有效芯片120占据。深沟槽电容芯片130可以对应于相邻的有效芯片120的间隙键合在第一器件基板100上，在不影响有效芯片120的键合效果的同时，使第一器件基板100上有效芯片键合区域之外的表面得到充分利用，相对于空白芯片还能够增大半导体封装结构的集成密度，提升其电容密度，改善高频信号稳定性，还可以改善最终得到的半导体封装结构的热膨胀系数的均匀性，从而有助于提升半导体封装结构的性能。
图3C是本发明一实施例的芯片封装方法形成填充材料后的剖面示意图。图3D是本发明一实施例的芯片封装方法形成层间介质层后的剖面示意图。图3E是本发明一实施例的芯片封装方法形成金属互连层后的剖面示意图。参照图3C至图3E，进一步的，本实施例的芯片封装方法还可包括如下过程：
如图3C所示，在所述有效芯片120和所述深沟槽电容芯片130之间形成填充材料140，具体的，可以先在所述有效芯片120和所述深沟槽电容芯片130之间以及所述有效芯片120和所述深沟槽电容芯片130上面沉积填充材料，所述填充材料140可包括氧化硅、氮化硅、氮氧化硅或者其它适合的材料，然后再利用平坦化工艺(如化学机械研磨，CMP)去除芯片上方多余的填充材料，本实施例在第一器件基板100的有效芯片120键合区域以外键合了深沟槽电容芯片130，有助于提高该平坦化工艺的平整效果；
接着，如图3D所示，形成层间介质层150，所述层间介质层150覆盖所述有效芯片120和所述深沟槽电容芯片130；
然后，如图3E所示，在所述层间介质层150上形成金属互连层160，所述金属互连层160通过贯穿所述层间介质层150的接触插塞151与所述有效芯片120电连接。在所述有效芯片120和所述深沟槽电容芯片130上形成的层间介质层150及金属互连层160可以是一层或多层。
在形成所述层间介质层150之前或之后，可以选择性地在所述有效芯片120和/或所述深沟槽电容芯片130上堆叠其它深沟槽电容芯片，该其它深沟槽电容芯片可以与下方的有效芯片120或深沟槽电容芯片130电连接或者电绝缘。
图3F是本发明一实施例的芯片封装方法在第一器件基板上键合第二器件基板后的剖面结构示意图。参见图3F，本实施例中，所述芯片封装方法还可包括在所述金属互连层160上形成键合层170的步骤以及在所述键合层170远离第一器件基板100的一侧键合第二器件基板200的步骤。
在金属互连层160上形成的键合层170可包括介质层以及嵌设于所述介质层中且与金属互连层160电连接的键合垫。可选的，在与第二器件基板200键合之前，第一器件基板100上的深沟槽电容芯片130上方也可以设置金属互连层160以及相连的键合垫。
第二器件基板200例如为硅晶圆，并且，第二器件基板200上可形成电子元器件，形成于所述第二器件基板200上的电子元器件可以包括MOS器件、传感器件、存储器件及无源器件的至少一种。第二器件基板200在朝向第一器件基板100的表面形成有键合垫。在所述键合层170远离第一器件基板100的一侧键合第二器件基板200时，可采用混合键合方式，使键合层170中的键合垫与第二器件基板200表面的键合垫键合连接，通过该键合，所述第二器件基板200上的电子元器件可与第一器件基板100上的有效芯片120连接(例如通过上述键合垫以及金属互连层160连接)。在键合过程中，通过使深沟槽电容芯片130和有效芯片120的区域均与第二器件基板200键合，可以确保第一器件基板100与第二器件基板200的键合面积，使第一器件基板100和第二器件基板200之间具有足够的键合强度。
在所述键合层170远离所述第一器件基板100的一侧键合第二器件基板200之后，所述芯片封装方法还可以进一步进行切割工艺，形成至少包括部分区域的第一键合基板100、部分数量的所述有效芯片120、部分数量的所述深沟槽电容芯片130和部分区域的所述第二键合基板200的半导体封装结构。
本发明实施例还包括一种半导体封装结构，所述半导体封装结构可采用上述芯片封装方法形成。参见图3F，所述半导体封装结构包括第一器件基板100和键合至所述第一器件基板100一侧表面的至少一个有效芯片120和至少一个深沟槽电容芯片130，其中，所述第一器件基板100形成有电子元器件，通过键合，所述有效芯片120与所述第一器件基板100上的电子元器件电连接。
可选的，有效芯片120和深沟槽电容芯片130与第一器件基板100之间可以采用微凸点键合或混合键合。此外，与所述有效芯片120键合的区域在所述第一器件基板100表面的占比例如小于或等于50～85％。
在一些实施例中，所述第一器件基板100表面形成有至少一个深沟槽电容器110，并且至少部分数量的所述深沟槽电容芯片130键合至所述深沟槽电容器110，并且与所述深沟槽电容器110并联连接。
进一步的，参照图3F，所述半导体封装结构还可包括：
层间介质层150，所述层间介质层150覆盖所述有效芯片120和所述深沟槽电容芯片130；
金属互连层160，位于所述层间介质层150上，所述金属互连层160通过贯穿所述层间介质层160的接触插塞151与所述有效芯片120电连接；
键合层170，位于所述金属互连层160上；以及
第二器件基板200，所述第二器件基板200在所述键合层170远离所述第一器件基板100的一侧与所述第一器件基板100键合，所述第二器件基板200上形成有电子元器件，通过键合，所述第二器件基板200上的电子元器件与所述有效芯片120电连接。
本发明实施例的半导体封装结构中，至少一个有效芯片120和至少一个深沟槽电容芯片130分别与所述第一器件基板100的表面键合，其中，通过键合，所述有效芯片120与所述第一器件基板100上的电子元器件电连接，所述深沟槽电容芯片130可以充分利用第一器件基板100上有效芯片120键合区域之外的表面设置，有助于增大半导体封装结构的集成密度，能够提升其电容密度，改善高频信号稳定性，有助于提升半导体封装结构的性能。此外，深沟槽电容芯片130的设置可以改善对填充材料进行化学机械研磨时的平整性，还可以改善半导体封装结构的热膨胀系数的均匀性，确保第一器件基板100和第二器件基板200之间具有足够的键合强度，提升半导体封装结构的性能。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同和相似的部分互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种芯片封装方法，其特征在于，包括：
提供第一器件基板，所述第一器件基板上形成有电子元器件；以及
将至少一个有效芯片和至少一个深沟槽电容芯片分别与所述第一器件基板的一侧表面键合，其中，通过键合，所述有效芯片与所述第一器件基板上的电子元器件电连接。
2.如权利要求1所述的芯片封装方法，其特征在于，还包括：
在所述有效芯片和所述深沟槽电容芯片之间的间隙内形成填充材料；
形成层间介质层，所述层间介质层覆盖所述有效芯片和所述深沟槽电容芯片；以及
在所述层间介质层上形成金属互连层，所述金属互连层通过贯穿所述层间介质层的接触插塞与所述有效芯片电连接。
3.如权利要求2所述的芯片封装方法，其特征在于，还包括：
在所述金属互连层上形成键合层；以及
在所述键合层远离所述第一器件基板的一侧键合第二器件基板，所述第二器件基板上形成有电子元器件，通过键合，所述第二器件基板上的电子元器件与所述有效芯片电连接。
4.如权利要求1所述的芯片封装方法，其特征在于，还包括：
在所述有效芯片和/或所述深沟槽电容芯片上方堆叠其它深沟槽电容芯片。
5.如权利要求1至4任一项所述的芯片封装方法，其特征在于，将所述有效芯片和/或所述深沟槽电容芯片与所述第一器件基板键合时，采用微凸点键合或混合键合。
6.如权利要求1至4任一项所述的芯片封装方法，其特征在于，所述第一器件基板表面形成有至少一个深沟槽电容器。
7.如权利要求6所述的芯片封装方法，其特征在于，至少部分数量的所述深沟槽电容芯片键合至所述深沟槽电容器，并且与相应的所述深沟槽电容器并联连接。
8.如权利要求1至4任一项所述的芯片封装方法，其特征在于，与所述有效芯片键合的区域在所述第一器件基板表面的占比小于或等于50～85％。
9.一种半导体封装结构，其特征在于，包括：
第一器件基板，所述第一器件基板上形成有电子元器件；以及
至少一个有效芯片和至少一个深沟槽电容芯片，键合至所述第一器件基板的一侧表面，其中，通过键合，所述有效芯片与所述第一器件基板上的电子元器件电连接。
10.如权利要求9所述的半导体封装结构，其特征在于，还包括：
层间介质层，所述层间介质层覆盖所述有效芯片和所述深沟槽电容芯片；
金属互连层，位于所述层间介质层上，所述金属互连层通过贯穿所述层间介质层的接触插塞与所述有效芯片电连接；
键合层，位于所述金属互连层上；以及
第二器件基板，在所述键合层远离所述第一器件基板的一侧与所述第一器件基板键合，所述第二器件基板上形成有电子元器件，通过键合，所述第二器件基板上的电子元器件与所述有效芯片电连接。
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