CN115620761A

CN115620761A - 灵敏放大器、存储器及其操作方法

Info

Publication number: CN115620761A
Application number: CN202211293458.1A
Authority: CN
Inventors: 罗怡菲
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2022-10-21
Filing date: 2022-10-21
Publication date: 2023-01-17

Abstract

本公开实施例公开了一种灵敏放大器、存储器及其操作方法，所述灵敏放大器包括：放大模块及电源模块；所述放大模块用于在所述电源模块提供的电压驱动下放大位线和互补位线之间的电压差；所述电源模块包括上拉驱动单元，所述上拉驱动单元与所述放大模块的第一电压端连接，用于在感测阶段分时向所述放大模块提供第一上拉电压和第二上拉电压，所述第一上拉电压小于第二上拉电压。

Description

灵敏放大器、存储器及其操作方法

技术领域

本公开实施例涉及半导体技术领域，涉及但不限于一种灵敏放大器、存储器及其操作方法。

背景技术

随着手机、平板、个人计算机等电子设备的普及，半导体存储器技术也得到了快速的发展。例如DRAM(Dynamic Random Access Memory，动态随机存取存储器)，由于其高密度、低功耗、低价格等优点，已广泛应用于各种电子设备中。

灵敏放大器(Sense Amplifier，SA)是半导体存储器的一个重要组成部分，其主要作用是将位线上的小信号进行放大，从而执行读取或写入操作。

灵敏放大器的感测(Sense)速度和回写(Restore)/写入(Write Recovery)速度作为评价灵敏放大器性能的一个重要指标，直接影响着存储器的应用场景。如何提高灵敏放大器的感测速度以及回写/写入速度，成为了亟待解决的问题。

发明内容

有鉴于此，本公开实施例提供一种灵敏放大器、存储器及存储器的操作方法。

第一方面，本公开实施例提供一种灵敏放大器，包括：放大模块及电源模块；

所述放大模块用于在所述电源模块提供的电压驱动下放大位线和互补位线之间的电压差；

所述电源模块包括上拉驱动单元，所述上拉驱动单元与所述放大模块的第一电压端连接，用于在感测阶段分时向所述放大模块提供第一上拉电压和第二上拉电压，所述第一上拉电压小于第二上拉电压。

在一些实施例中，所述电源模块包括控制单元，用于向所述上拉驱动单元提供控制信号；

所述上拉驱动单元包括第一电压源输入端、第二电压源输入端和控制端，用于在感测阶段的第一预设时间段根据所述控制信号基于第一电压源向所述放大模块提供所述第一上拉电压，以及用于在感测阶段的第二预设时间段根据所述控制信号基于所述第一电压源和第二电压源向所述放大模块提供所述第二上拉电压；

所述第一电压源供电电压小于所述第二电压源供电电压。

在一些实施例中，所述灵敏放大器还包括列选择模块，用于在列选择信号控制下，在读操作时将所述位线上的数据传输至数据输出端，在写操作时将数据输入端的输入数据传输至所述位线；

所述上拉驱动单元用于在第三预设时间段内，根据所述控制信号基于所述第一电压源和所述第二电压源向所述放大模块提供所述第二上拉电压；所述第三预设时间段为所述列选择信号为有效电平的第一预设时刻至反转至无效电平之后的第二预设时刻。

在一些实施例中，所述控制单元包括第一控制信号输出端和第二控制信号输出端；

所述上拉驱动单元包括第一晶体管和第二晶体管；所述第一晶体管连接于所述第一电压源输入端与所述第二电压源输入端之间，所述第一晶体管的控制端与所述第一控制信号的输出端连接；所述第二晶体管连接于所述第二电压源输入端与所述放大模块的第一电压端之间，所述第二晶体管的控制端与所述第二控制信号输出端连接；

所述控制单元在所述感测阶段的所述第一预设时间段通过所述第一控制信号输出端输出第一电压，以使所述第一晶体管关闭，并通过所述第二控制信号输出端输出第二电压，以使所述第二晶体管导通；所述控制单元在感测阶段的所述第二预设时间段通过所述第一控制信号输出端输出第三电压，以使所述第一晶体管导通，并通过所述第二控制信号输出端输出第四电压，以使所述第二晶体管导通。

在一些实施例中，所述第三预设时间段内，通过所述第一控制信号输出端输出第三电压，以使所述第一晶体管导通，并通过所述第二控制信号输出端输出第二电压，以使所述第二晶体管导通。

在一些实施例中，所述第一晶体管和所述第二晶体管均为P型晶体管。

在一些实施例中，所述控制单元包括激活命令输入端，第一控制信号产生电路和第二控制信号产生电路；

所述第一控制信号产生电路，包括第一反相器、第一或非门、第二反相器、与门和第二或非门；

所述第一反相器的输入端与所述激活命令输入端连接，所述第一反相器的输出端与所述第一或非门的第一输入端连接；

所述第一或非门的第二输入端与所述激活命令输入端连接，所述第一或非门的输出端与所述第二或非门的第一输入端连接；

所述第二反相器的输入端与所述第二控制信号输出端连接，所述第二反相器的输出端与所述与门的第一输入端连接；

所述与门的第二输入端与所述第二控制信号输出端连接，所述与门的输出端与所述第二或非门的第二输入端连接；

所述第二或非门的输出端与所述第一控制信号输出端连接；

所述第二控制信号产生电路，包括连接于所述激活命令输入端与所述第二控制信号输出端之间的延迟电路；所述延迟电路具有第一延迟时间。

在一些实施例中，所述第一反相器具有第二延迟时间，所述第二反相器具有第三延迟时间。

第二方面，本公开实施例提供一种存储器，包括如上述实施例任一项所述的灵敏放大器。

第二方面，本公开实施例提供一种存储器的操作方法，所述存储器包括如权利要求1所述的灵敏放大器；所述方法包括：在读操作和/或写操作的感测阶段，所述上拉驱动单元向所述放大模块分时提供第一上拉电压和第二上拉电压，所述第一上拉电压小于第二上拉电压。

在一些实施例中，所述电源模块包括控制单元，用于向所述上拉驱动单元提供控制信号；所述上拉驱动单元包括第一电压源输入端、第二电压源输入端和控制端；所述灵敏放大器还包括列选择模块，用于在列选择信号控制下，在读操作时将所述位线上的数据传输至数据输出端；所述在读操作和/或写操作的感测阶段，所述上拉驱动单元向所述放大模块分时提供第一上拉电压和第二上拉电压包括：在所述读操作或写操作的感测阶段的第一预设时间段根据所述控制信号基于第一电压源向所述放大模块提供所述第一上拉电压，以及在感测阶段的第二预设时间段根据所述控制信号基于所述第一电压源和所述第二电压源向所述放大模块提供所述第二上拉电压。

在一些实施例中，所述方法还包括：

在所述读操作的回写阶段和/或所述写操作的写入阶段的第三预设时间段内，根据所述控制信号基于所述第一电压源和所述第二电压源向所述放大模块提供所述第二上拉电压；所述第三预设时间段为所述列选择信号为有效电平的第一预设时刻至反转至无效电平之后的第二预设时刻；

所述第一电压源供电电压小于所述第二电压源供电电压。

在一些实施例中，所述第三预设时间段为5ns。

在所述读操作和/或所述写操作的感测阶段，所述控制单元根据激活命令生成第一控制信号和第二控制信号。

在一些实施例中，所述第一晶体管和所述第二晶体管均为P型晶体管；所述控制单元包括激活命令输入端，第一控制信号产生电路和第二控制信号产生电路；

所述第一反相器的输入端与所述激活命令输入端连接，所述第一反相器的输入端与所述第一或非门的第一输入端连接；

所述第二或非门的输出端与所述第一控制信号输出端连接；

所述第二控制信号产生电路，包括连接于所述激活命令输入端与所述第二控制信号输出端之间的延迟电路；

所述第一反相器具有第二延迟时间，所述第二反相器具有第三延迟时间。

在一些实施例中，所述第二预设时间段为2ns。

本公开实施例中的上拉驱动单元可以向放大模块的第一电压端PCS提供至少两种与GND电压不同的电压。第一上拉电压VBLH小于第二上拉电压VCC，当对第一电压端PCS提供的电压为第二上拉电压VCC时，其感测时间要小于对第一电压端PCS提供的电压为第一上拉电压VBLH时。但是放大模块的第一电压端不能长时间处于过高的电压水平，当其长时间处于过压状态，会对存储单元存储数据的可靠性造成影响。

本公开实施例在感测阶段通过对第一电压端PCS分时提供不同的第一上拉电压VBLH与第二上拉电压，使得灵敏放大器在缩短感测时间的同时还不易对存储单元的存储数据造成影响。

附图说明

图1为在一些实施例中的灵敏放大器的示意图；

图2a为在一些实施例中，灵敏放大器读操作各阶段的波形图；

图2b为在一些实施例中，灵敏放大器写操作各阶段的波形图；

图3为本公开实施例中灵敏放大器的示意图；

图4为本公开实施例中包括电源模块的灵敏放大器的示意图；

图5为本公开实施例中包括另一种灵敏放大器的示意图；

图6为本公开实施例在包括感测阶段所提供给灵敏放大器的PCS端、NCS端、位线Bla、互补位线BLb、存储单元CELL以及字线WL上的电压-时间的波形示意图；

图7为本公开实施例提供的列选择模块和数据输入模块的示意图；

图8为本公开实施例在包括回写阶段或写入阶段所提供给灵敏放大器的PCS端、NCS端、位线Bla、互补位线BLb、列选择信号CSL以及字线WL上的电压-时间的波形示意图；

图9为在一些实施例中提供的在包括感测阶段所提供给灵敏放大器的PCS端、NCS端、位线Bla、互补位线BLb、存储单元CELL以及字线WL上的电压的波形示意图；

图10为本公开实施例提供的一种控制模块的示意图；

图11为激活命令、第一控制信号、第二控制信号以及PCS端的V-T波形图；

图12为本公开实施例提供的一种存储器的示意图；

图13至图17为本公开实施例提供的一种灵敏放大器的操作方法的流程图。

具体实施方式

为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以多种不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本公开的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了实现描述具体的实施例的目的，不是旨在限制本公开。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。

在一些实施例中，如图1所示，灵敏放大器100包括放大模块和电源模块。灵敏放大器可以连接在目标位线BLa和互补位线BLb之间，用于将目标位线BLa所连接的存储单元的存储信息转换为逻辑“1”或者“0”所对应的电压，例如逻辑“1”可以对应高电平，逻辑“0”可以对应低电平。并且该电压值可以呈现在位线上，并通过读取位线信息，即可知道存储信息。在完成一次对存储数据读取操作后，还可以通过位线将存储单元中的存储数据恢复到读取之前的状态。

放大模块包括第一P型晶体管m1、第二P型晶体管m3、第一N型晶体管m2以及第二N型晶体管m4。

第一P型晶体管m1的控制端与第一N型晶体管m2的控制端连接，第二P型晶体管m3的控制端与第二N型晶体管m4的控制端连接，第一P型晶体管m1的第一端与第一N型晶体管m2的第一端连接，第二P型晶体管m3的第一端与第二N型晶体管m4的第一端连接，第一P型晶体管m1的第二端与第二P型晶体管m3的第二端连接，第一N型晶体管m2的第二端与第二N型晶体管m4的第二端连接，第一P型晶体管的控制端与第二P型晶体管的第一端连接，第二P型晶体管的控制端与第一P型晶体管的第一端连接。

电源模块包括高电源模块和低电源模块。高电源模块所提供的电压高于低电源模块所提供的电压。在一些实施例中，高电源模块所提供的高电压为VBLH。低电源模块所提供的电压为VSS。高电源模块向放大模块的第一输入端提供高电压。该第一输入端为第一P型晶体管的第二端，也即第二P型管的第二端。低电源模块向放大模块的第二输入端提供低电压。该第二输入端为第一N型晶体管的第二端，也即第二N型管的第二端。

在一些实施例中，位线所连接的存储单元可以为存储电容，在一些实施例中，存储单元可以为存储电容和选择晶体管。

利用灵敏放大器对存储单元可以进行包括读操作、写操作在内的多种操作。如图2a所示，读操作包括预充电阶段(Precharge)、读取阶段(Access)、感测阶段(Sense)以及回写阶段(Restore)。图2a还示出了在各个阶段中，PCS端、NCS端、列选择信号CSL、位线Bla、互补位线BLb以及字线WL的电压-时间波形图。如图2b所示，写操作包括预充电阶段(Precharge)、读取阶段(Access)、感测阶段(Sense)、写入阶段(Write Recovery)以及回写阶段(Restore)。图2b还示出了在各个阶段中，PCS端、NCS端、列选择信号CSL、位线Bla以及字线WL的电压-时间波形图。tSENSE代表感测阶段所有的时间，tRAS代表读取阶段、感测阶段以及回写阶段的总时间。

下面对读操作进行说明：

首先，在预充电阶段对位线和互补位线进行预充电，使得位线和互补位线的电压相同，该电压可记为Vref，例如，Vref可以为0.5Vcc。

然后，在读取阶段通过控制待读取存储单元所在的字线信号，将存储单元中的晶体管导通。若存储电容中的存储的数据为“1”，则存储电容中的存储的正电荷会流向与之连接的位线Bla，并进一步将位线Bla的电压拉升至Vref+。若存储电容中的存储的数据为“0”，则位线Bla会对存储电容进行充电，并将位线Bla的电压降低至Vref-。

然后，在感测阶段以存储单元存储的数据为“1”，位线Bla的电压拉升至Vref+为例进行说明，此时由于位线Bla的电压大于互补位线Blb的电压。故第二N型晶体管m4比第一N型晶体管m2更具导通性，第一P型晶体管m1比第二P型晶体管m3更具导通性。

并且此时，第一P型晶体管m1的第二端接收来自高电源模块输出的高电平VBLH。第一N型晶体管m2的第二端接收来自低电源模块输出的低电平Vss。

在一些实施例中，高电源模块包括高电源输入端、高电源输出端以及位于高电源输入端以及高电源输出端之间的晶体管m5，该晶体管可以为P型晶体管或N型晶体管，该晶体管的控制端用于接收第一信号sig1，第一信号sig1用于控制晶体管m5的导通和断开。例如，在感测阶段，在第一信号sig1的作用下，晶体管m5导通，从而放大模块的第一输入端PCS接收来自高电压模块的高电平VBLH。

在一些实施例中，低电源模块包括低电源输入端、低电源输出端以及位于低电源输入端以及低电源输出端之间的晶体管m6，该晶体管可以为P型晶体管或N型晶体管，该晶体管的控制端用于接收第二信号sig2，第二信号sig2用于控制晶体管m6的导通和断开。例如，在感测阶段，在第二信号sig2的作用下，晶体管m6导通，从而放大模块的第二输入端NCS接收来自低电压模块的低电平GND。

由于第二N型晶体管m4比第一N型晶体管m2更具导通性，第一P型晶体管m1比第二P型晶体管m3更具导通性，使得位线Bla的电压被拉升至高电平VBLH，互不位线BLb的电压被拉低至GND。如此，便放大了位线Bla与互补位线BLb之间的电压差。

然后进行回写阶段，由于此时位线Bla的电压处于逻辑“1”所对应的电压VBLH，故位线Bla可以对存储单元进行充电，在经过一定的时间后，存储单元中的电荷量就可以恢复到进行读取操作之间的状态。

下面对写操作进行说明：

写操作的预充电阶段、读取阶段以及感测阶段可参考上述读操作。不同的是，写操作在感测阶段后将进行写入阶段。

在写入阶段，通过控制列选择信号，由写入电路根据目标逻辑值所对应的电压拉动位线Bla的电压和互补位线BLb的电压，在一些实施例中，若需要向存储单元写入逻辑“0”，可以向下拉动位线Bla的电压，向上拉动互补位线BLb的电压，使得位线Bla的电压小于互补位线BLb的电压，例如，位线Bla的电压为GND，互补位线BLb的电压为VBLH。

然后，在回写阶段，由于此时的位线Bla的电压为GND，电流从存储单元流向位线Bla，在一定时间后，存储单元写入数据“0”。最后，再截止存储单元中的晶体管，完成对存储单元进行逻辑数据“0”的写入操作。

如何减少读操作和写操作的感测时间、如何减少读操作的回写时间以及如何减少写操作的写入时间成为了亟需解决的问题。

本公开实施例提供一种灵敏放大器，如图3所示，所述灵敏放大器1000包括：放大模块100及电源模块；

所述放大模块100用于在所述电源模块提供的电压驱动下放大位线BLa和互补位线BLb之间的电压差；

所述电源模块包括上拉驱动单元210，所述上拉驱动单元210与所述放大模块100的第一电压端PCS连接，用于在感测阶段分时向所述放大模块100提供第一上拉电压VBLH和第二上拉电压VCC，所述第一上拉电压VBLH小于第二上拉电压VCC。

在一些实施例中，如图4所示，所述电源模块包括控制单元230，用于向所述上拉驱动单元210提供控制信号；

所述上拉驱动单元210包括第一电压源输入端VBLH、第二电压源输入端VCC和控制端211，用于在感测阶段的第一预设时间段根据所述控制信号基于第一电压源VBLH向所述放大模块提供所述第一上拉电压，以及用于在感测阶段的第二预设时间段根据所述控制信号基于所述第一电压源VBLH和第二电压源VCC向所述放大模块100提供所述第二上拉电压VCC；

所述第一电压源VBLH供电电压小于所述第二电压源VCC供电电压。

本公开实施例中，在感测阶段的第一预设时间段，上拉驱动单元在控制信号的作用下，向所述放大模块提供所述第一上拉电压，在感测阶段的第二预设时间段，上拉驱动单元在控制信号的作用下，向所述放大模块提供所述第二上拉电压VCC。第一上拉电压可以基于第一电压源VBLH生成，第二上拉电压可以基于第一电压源VBLH和第二电压源源VCC生成。

在一些实施例中，如图5所示，第一上拉电压可以基于第一电压源VBLH生成，第二上拉电压可以基于第二电压源VCC生成。

如图6所示，图6中的tSENSE为感应阶段所经历的时间。t2为对PCS端开始施加第二上拉电压VCC的第二预设时间段，故第一预设时间段为tSENSE中除去第二预设时间段的剩余时间。

如图6所示，在感应阶段的第二预设时间段内使得PCS端的电压达到第二上拉电压VCC并保持一段时间，能够使得在感应阶段结束时，位线Bla的电压迅速达到目标电压值，例如VBLH。当位线Bla的电压达到目标电压值时，可以进行回写操作。这是因为在存储单元中的晶体管打开时，存储在存储单元中的电荷与位线共享Bla了，使得存储在存储单元中的电荷变少了，因此需要将电荷再次存入存储单元中。迅速提高位线Bla的电压至目标电压，一方面节约了感测阶段的时间，另一方面有利于在读操作的回写阶段将存储单元中的数据快速恢复到逻辑“1”。这不但保证了存储单元数据的稳定性，还缩短了tRAS(tRAS为读取阶段(Access)、感测阶段(Sense)以及回写阶段(Restore)的总时间)时间，提高了回写速度。

在一些实施例中，所述灵敏放大器还包括如图7所示的列选择模块300，用于在列选择信号CSL控制下，在读操作时将所述位线Bla和/或互补位线BLb上的数据传输至数据输出端OUTPUT1和/或OUTPUT2，在写操作时将数据从数据输入模块400的输入端INPUT1和/或INPUT2的输入数据传输至所述位线BLa和/或互补位线BLb；

所述上拉驱动单元用于在图8所示的第三预设时间段t3内，根据所述控制信号基于所述第一电压源和所述第二电压源向所述放大模块提供所述第二上拉电压；所述第三预设时间段为所述列选择信号为有效电平的第一预设时刻至反转至无效电平之后的第二预设时刻。

在回写阶段，位线可以对存储单元进行充电操作，或者存储单元将电荷释放到位线上，以将存储单元中的电荷恢复到读操作前。当存储单元中的电荷恢复完成后，可以通过列选择信号CSL信号，让晶体管Tc1和晶体管Tc2导通，并通过数据输出端OUTPUT1和/或OUTPUT2，将存储数据输出。

以向存储单元回写逻辑“1”为例进行说明：

在进行数据回写前，需要将在CSL有效的时间内，将位线Bla的电压快速拉升至目标电压值，例如，高电平电压。这样才能在CSL有效的时间内，利用位线电压得到存储数据。

图9为一些实施例中，在进行回写阶段时，Bla的电压示意图。由于PCS端一直提供电压VBLH，在CSL有效时，Bla的电压未达到目标电压值，从而使得存储单元中的存储数据cell中的数据并没有完全上升到逻辑“1”。

如图8所示，通过在列选择信号CSL为有效电平的第一预设时刻T1，向所述放大模块的PCS端提供第二上拉电压VCC，其中第二上拉电压VCC大于第一上拉电压VBLH，这样可以使得在CSL有效时，位线Bla的电压迅速上升到目标电压，例如高电平电压。进一步使得存储单元中的存储数据快速上升到逻辑“1”，这保证了数据的稳定性，缩短了tRAS时间，提高了灵敏放大器的速度，也有助于改善感测裕度(Sense Margin)。

如图8所示，其波形图还可以对应写操作的写入阶段。以写入逻辑“1”为例进行说明，在写入阶段，通过控制图7中数据输入模块400的WE(Write Enable)信号，让Tw1和Tw2进入导通状态，并且通过控制列选择信号CSL，让Tc1和Tc2进入导通状态，此时位线Bla会被数据输入端INPUT1输入的高电压拉到逻辑“1”。位线BLb会被数据输入端INPUT2输入的低电压拉到逻辑“0”。

但图9所示的波形图中，在CSL关闭后，存储单元中的电荷并未完全充电至逻辑“1”，这会导致写入存储单元的数据的不准确。

本公开实施例中，通过在列选择信号CSL为有效电平的第一预设时刻T1，向所述放大模块的PCS端提供第二上拉电压VCC，其中第二上拉电压VCC大于第一上拉电压VBLH，这样可以使得在CSL有效时，位线Bla的电压迅速上升到目标电压，例如高电平电压。进一步使得存储单元中的电荷被完全充电至逻辑“1”即快速写入数据“1”，这保证了数据的稳定性，缩短了tRAS时间，提高速度，这样可以保证在比较短的时间存储单元的电压到达一个较高的水平，也有助于改善感测裕度。然后可以通过控制存储单元中晶体管所连接的字线，将存储单元中的晶体管截止，如此便完成了逻辑“1”的写入。

在一些实施例中，图4中的控制单元230包括第一控制信号输出端211a和第二控制信号输出端211b；

所述上拉驱动单元210包括第一晶体管M6和第二晶体管M5；所述第一晶体管M6连接于所述第一电压源输入端VCC与所述第二电压源输入端VBLH之间，所述第一晶体管M6的控制端SAP_OD与所述第一控制信号输出端211a连接；所述第二晶体管M5连接于所述第二电压源输入端VBLH与所述放大模块100的第一电压端PCS之间，所述第二晶体管M5的控制端SAP与所述第二控制信号输出端211b连接；

所述控制单元230在所述感测阶段的所述第一预设时间段T1通过所述第一控制信号输出端211a输出第一电压V1，以使所述第一晶体管M6关闭，并通过所述第二控制信号211b输出端输出第二电压V2，以使所述第二晶体管M5导通；所述控制单元230在感测阶段的所述第二预设时间段T2通过所述第一控制信号输出端211a输出第三电压V3，以使所述第一晶体管M6导通，并通过所述第二控制信号输出端211b输出第四电压V4，以使所述第二晶体管导通。

本公开实施例中，上拉驱动单元210包括串联的第一晶体管M6和第二晶体管M5，第一晶体管M6可以为PMOS管也可以为NMOS管。第二晶体管M5可以为PMOS管也可以为NMOS管。

在一些实施例中，第一晶体管M6为PMOS管，第二晶体管M5为PMOS管。

第一晶体管M6的第一端与第二晶体管M5的第二端连接。第一晶体管M6的第二端与第一电压源输入端VCC连接，第一晶体管M6的第一端还与第二电压源输入端VBLH连接。第一晶体管M6的控制端连接SAP_OD与第一控制信号输出端211a连接，并接受第一控制信号输出端211a输出的电压。当输出电压大于第一晶体管M6的阈值电压，例如为第一电压V1时，第一晶体管M6截止。当输出电压小于第一晶体管M6的阈值电压，例如为第二电压V2时，第一晶体管M6导通。第二晶体管M5的控制端连接SAP与第二控制信号输出端211b连接，并接受第二控制信号输出端211b输出的电压。当输出电压大于第二晶体管M5的阈值电压，例如为第三电压V3时，第二晶体管M5截止。当输出电压小于第二晶体管M5的阈值电压，例如为第四电压V4时，第一晶体管M6导通。

第一晶体管M6的规格和型号与第二晶体管M5的规格和型号可以是相同的。此时第一电压V1的值等于第三电压V3的值，第二电压V2的值等于第四电压V4的值。第一晶体管M6的规格和型号与第二晶体管M5的规格和型号可以是不相同的。此时第一电压V1的值可以不等于第三电压V3的值，第二电压V2的值可以不等于第四电压V4的值。

控制单元230可以控制在何时向第一晶体管M6的控制端施加第一电压V1，在何时向第一晶体管M6的控制端施加第二电压V2。即控制单元可以控制第一晶体管M6在何时截止，在何时导通。

控制单元230还可以控制在何时向第二晶体管M5的控制端施加第三电压V3，在何时向第二晶体管M5的控制端施加第四电压V4。即控制单元可以控制第二晶体管M5在何时截止，在何时导通。

本公开实施例中，控制单元230在如图6所示的感测阶段的第一预设时间段T1内，通过第一控制信号输出端211a向第一晶体管M6的控制端输出第一电压V1，以使所述第一晶体管M6关闭，并通过所述第二控制信号输出端211b向第二晶体管M5的控制端输出第四电压V4，以使所述第二晶体管M5导通。如此，第二电压源输入端VBLH的电压便可输入至放大模块100的第一输入端PCS上。在位于第二预设时间段T2前的第一预设时间段T1内，PCS端的电压被提高到VBLH。

控制单元230在如图6所示的感测阶段的第二预设时间段T2内，通过第一控制信号输出端211a向第一晶体管M6的控制端输出第二电压V2，以使所述第一晶体管M6导通，并通过所述第二控制信号输出端211b向第二晶体管M5的控制端输出第四电压V4，以使所述第二晶体管M5导通。如此，第一电压源输入端VCC的电压便可输入至放大模块100的第一输入端PCS上。在位于第二预设时间段T2内，PCS端的电压从VBLH升高至VCC，并保持一定的时间。

在位于第二预设时间段T2后的第一预设时间段T1内，PCS端的电压从VCC下降至VBLH。

在一些实施例中，在所述第三预设时间段内，通过所述第一控制信号输出端输出第三电压，以使所述第一晶体管导通，并通过所述第二控制信号输出端输出第二电压，以使所述第二晶体管导通。

所述第三预设时间段T3为所述列选择信号CSL为有效电平的第一预设时刻t1至反转至无效电平之后的第二预设时刻t2。

在第一预设时刻t1时，PCS端的电压可以由第一上拉电压VBLH开始增加，以在第三预设时间段T3内达到第二上拉电压VCC。故在第一预设时刻t1时，可以通过上拉驱动模块向PCS端提供第二上拉电压VCC。

在第二预设时刻t2时，PCS端的电压可以由第二上拉电压VCC开始减少，以使得PCS端的电压恢复至第一上拉电压VBLH。

故在第三预设时间段T3内，可以使通过上拉驱动模块向PCS端提供稳定的第二上拉电压VCC。

具体地，此时可以通过控制模块230导通第一晶体管M6和第二晶体管M5。在一些实施例中，可以通过第一控制信号输出端211a向第一晶体管M6的控制端输出第二电压，以使所述第一晶体管M6导通，并通过第二控制信号输出端211b输出第四电压，以使所述第二晶体管M5导通，从而使得在第三预设时间段T3内，可以使通过上拉驱动模块向PCS端提供稳定的第二上拉电压VCC。

在一些实施例中，如图10所示，所述控制单元230包括激活命令输入端211c，第一控制信号产生电路和第二控制信号产生电路；

所述第一控制信号产生电路，包括第一反相器401、第一或非门402、第二反相器403、与门404和第二或非门405；

所述第一反相器401的输入端与所述激活命令输入端211c连接，所述第一反相器401的输出端与所述第一或非门402的第一输入端连接；

所述第一或非门402的第二输入端与所述激活命令输入端连接，所述第一或非门402的输出端与所述第二或非门405的第一输入端连接；

所述第二反相器403的输入端与所述第二控制信号输出端连接，所述第二反相器403的输出端与所述与门404的第一输入端连接；

所述与门404的第二输入端与所述第二控制信号输出端连接，所述与门404的输出端与所述第二或非门405的第二输入端连接；

所述第二或非门405的输出端与所述第一控制信号输出端连接；

所述第二控制信号产生电路，包括连接于所述激活命令输入端211c与所述第二控制信号输出端211b之间的延迟电路(delay)406；所述延迟电路406具有第一延迟时间。

本公开实施例中，控制单元230包括激活命令输入端211c，激活命令输入端211c用于接收激活命令ACTIVE，激活命令用于打开行地址，本公开实施例中激活命令还用以启动控制单元230。

控制单元230包括第一控制信号产生电路以及第二控制信号产生电路，第二控制信号产生电路的输入端即为激活命令输入端211c，第二控制信号产生电路的输出端即为第二控制信号输出端。第二控制信号产生电路包括一个延迟电路406，其位于激活命令输入端211c与第二控制信号输出端之间，输出延迟后的激活命令。第一控制信号产生电路的输入端即为激活命令输入端211c，第一控制信号产生电路的输出端即为第一控制信号输出端。第一控制信号产生电路包括第一反相器401、第一或非门402、第二反相器403、与门404和第二或非门405。

激活命令、第一控制信号以及第二控制信号的V-t(电压-时间)波形图如图11所示。

图11还示出了在第一控制信号和第二控制信号的作用下，PCS端的V-t波形图。

本公开实施例中，图10中的延迟电路406具有第一延迟时间，第一反相器401有第二延迟时间，第二反相器403具有第三延迟时间。

在第一晶体管M6为PMOS管，第二晶体管M5为PMOS管的情况下，在感测时间的第二预设时段T2内，第一控制信号输出端SAP输出第三电压即低电平电压时，第一晶体管M6导通。第二控制信号输出端SAP_OD输出第四电压即低电平电压时，第二晶体管M5导通。从而PCS端接收来自第一电压源和第二电压源所提供的第二上拉电压VCC。即在第二预设时段T2内，PCS端的电压从初始电压V0(V0可以为Vref)拉升至VCC，并保持一定的时间。

在感测时间的第一预设时段T1内，第一控制信号输出端211a输出第一电压即高电平电压时，第一晶体管M6截止。第二控制信号输出端211b输出第四电压即低电平电压时，第二晶体管M5导通。从而PCS端接收来自第一电压源所提供的第一上拉电压VBLH。

即在第一预设时段T1内，PCS端的电压从VCC下降至VBLH，并保持一定的时间。

在读操作的回写阶段和/或所述写操作的写入阶段的第一预设时刻t1，第一控制信号输出端SAP输出第三电压即低电平电压时，第一晶体管M6导通。第二控制信号输出端SAP_OD输出第四电压即低电平电压时，第二晶体管M5导通。从而PCS端接收来自第一电压源和第二电压源所提供的第二上拉电压VCC。在读操作的回写阶段和/或所述写操作的写入阶段的第二预设时刻t2，第一控制信号输出端SAP输出第三电压即高电平电压时，第一晶体管M6截止。第二控制信号输出端SAP_OD输出第二电压即高电平电压时，第二晶体管M5截止。从而PCS端的电压从VCC下降至初始电压。

即在第三预设时段T3的初始时刻将PCS端的电压从VBLH拉升至VCC，然后保持VCC一段时间。在T3的最终时刻，PCS端的电压从VCC下降至初始电压。

本公开实施例还提供一种存储器1100，如图12所示，包括如上述实施例任一所述的灵敏放大器1000。

在一些实施例中，存储器1100包括灵敏放大器1000以及存储阵列。存储阵列至少包括第一存储串1201和第二存储串1202，其中每个存储串又包括多个存储单元1301。第一存储串1201的多个存储单元1301共同连接在位线BLa上，第二存储串1202的多个存储单元1301共同连接在互补位线BLb上。

存储单元可以包括存储电容C与访问晶体管T。存储电容C的第一端接参考电压Vref，存储电容C的第二端接访问晶体管T的第一端，访问晶体管T的第二端接位线BL，访问晶体管T的控制端接字线。访问晶体管T用于控制是否允许或者禁止对存储电容C所存储的信息进行读取或者改写。

本公开实施例还提供一种存储器的操作方法，所述存储器包括如上述实施例任一所述的灵敏放大器；所述方法如图13所示包括：步骤S101、在读操作和/或写操作的感测阶段，所述上拉驱动单元向所述放大模块分时提供第一上拉电压和第二上拉电压，所述第一上拉电压小于第二上拉电压。

本公开实施例中的灵敏放大器包括上拉驱动单元和放大模块。

步骤S101中，通过在感测阶段的不同时段，利用灵敏放大器的上拉驱动单元向放大模块提供第一上拉电压和第二上拉电压，使得目标位线的电压在感测阶段被迅速拉升至目标电压。

当图3中位线Bla所连接的存储单元中的数据为逻辑“0”，若需读取存储单元中的数据，目标位线为互补位线BLb，需要将互补位线BLb的电压在感测阶段被迅速拉升至目标电压即第一上拉电压和第二上拉电压。

当图3中位线Bla所连接的存储单元中的数据为逻辑“1”，若需读取存储单元中的数据，目标位线为位线Bla，需要将位线BLa的电压在感测阶段被迅速拉升至目标电压即第一上拉电压和第二上拉电压。

在一些实施例中，所述电源模块包括控制单元，用于向所述上拉驱动单元提供控制信号；所述上拉驱动单元包括第一电压源输入端、第二电压源输入端和控制端；所述灵敏放大器还包括列选择模块，用于在列选择信号控制下，在读操作时将所述位线上的数据传输至数据输出端；步骤S101中，所述在读操作和/或写操作的感测阶段，所述上拉驱动单元向所述放大模块分时提供第一上拉电压和第二上拉电压包括：

如图14所示，步骤S201、在所述读操作或写操作的感测阶段的第一预设时间段根据所述控制信号基于第一电压源向所述放大模块提供所述第一上拉电压，以及在感测阶段的第二预设时间段根据所述控制信号基于所述第一电压源和所述第二电压源向所述放大模块提供所述第二上拉电压。

在一些实施例中，步骤S101可使用步骤S201代替。

首先，在如图6所示的感测节点的第二预设时间段T2，根据控制模块产生的控制信号，基于第一电压源和第二电压源向所述放大模块提供所述第二上拉电压VCC。PCS端的电压从初始电压被拉升至VCC，并保持一定的时间。

然后，在如图6所示的感测节点的第一预设时间段T1，根据控制模块产生的控制信号，基于第一电压源向所述放大模块提供所述第一上拉电压VBLH。PCS端的电压从VCC下降至VBLH，并保持一定的时间。

第二预设时间段T2和第一预设时间段T1之和为感测阶段所用的总时段。

在一些实施例中，如图15所示，所述方法还包括：步骤S301、在所述读操作的回写阶段和/或所述写操作的写入阶段的第三预设时间段内，根据所述控制信号基于所述第一电压源和所述第二电压源向所述放大模块提供所述第二上拉电压；所述第三预设时间段为所述列选择信号为有效电平的第一预设时刻至反转至无效电平之后的第二预设时刻；

所述第一电压源供电电压小于所述第二电压源供电电压。

在读操作的感测阶段完成后，可以进行读操作的回写阶段。

在写操作的感测阶段完成后，可以进行写操作的写入阶段。

如图8所示，在第三预设时间段的第一预设时刻t1，根据控制模块产生的控制信号，基于第一电压源和第二电压源向所述放大模块提供所述第二上拉电压VCC，使得PCS端的电压从VBLH上拉至VCC，在第三预设时间段的第二预设时刻t2，根据控制模块产生的控制信号，不为放大模块提供上拉电压，在第二预设时刻t2后，PCS端的电压从VCC下降至初始电压。

本公开实施例中，第一预设时刻t1位于列选择信号为有效电平时，第二预设时刻t2位于列选择信号切换为无效电平时。

本公开实施例中，通过在第三预设时间段内为PCS段增加一定时间的过压，使得目标位线电压可迅速升至目标电压。从而有利于存储单元中的数据被迅速回写或写入。这有利于存储数据的稳定性以及提高数据回写或写入的速度。

在一些实施例中，所述第三预设时间段可以为5ns。第一预设时间段的取值还可以根据第二上拉电压的变化，设置不同的取值范围。例如，当第一上拉电压的取值大于VCC时，第一预设时间段可以小于5ns，当第一上拉电压的取值大于VCC时，第一预设时间段可以大于5ns。

在一些实施例中，如图4所示，所述控制单元230包括第一控制信号输出端211a和第二控制信号输出端211b；

所述上拉驱动单元210包括第一晶体管M6和第二晶体管M5；所述第一晶体管M6连接于所述第一电压源输入端VCC与所述第二电压源输入端VBLH之间，所述第一晶体管M6的控制端与所述第一控制信号输出端211a连接；所述第二晶体管M5连接于所述第二电压源输入端VBLH与所述放大模块100的第一电压端PCS之间，所述第二晶体管M5的控制端与所述第二控制信号输出端211b连接；如图16或图17所示，所述方法还包括：步骤S401、在所述读操作和/或所述写操作的感测阶段，所述控制单元根据激活命令生成第一控制信号和第二控制信号。

控制单元生成的控制信号包括第一控制信号和第二控制信号。第一控制信号用于控制第一晶体管M6的导通和截止，第二控制信号用于控制第二晶体管M5的导通和截止。

在步骤S401中，控制单元可以根据激活命令生成第一控制信号和第二控制信号。

在步骤S201和/或步骤S301中，根据步骤S401中产生的第一控制信号和第二控制信号，在指定时间段(例如，第一预设时间段、第二预设时间段等等)向放大模块提供第一上拉电压和/或第二上拉电压。

在一些实施例中，如图10所示，所述第一晶体管M6和所述第二晶体管M5均为P型晶体管；所述控制单元230包括激活命令输入端211a，第一控制信号产生电路和第二控制信号产生电路；

所述第一反相器401的输入端与所述激活命令输入端211a连接，所述第一反相器401的输入端与所述第一或非门402的第一输入端连接；

所述第一或非门402的第二输入端与所述激活命令输入端211a连接，所述第一或非门402的输出端与所述第二或非门405的第一输入端连接；

所述第二反相器403的输入端与所述第二控制信号输出端连接，所述第二反相器404的输出端与所述与门404的第一输入端连接；

所述与门404的第二输入端与所述第二控制信号输出端211b连接，所述与门404的输出端与所述第二或非门405的第二输入端连接；

所述第二或非门405的输出端与所述第一控制信号输出端211a连接；

所述第二控制信号产生电路，包括连接于所述激活命令输入端211c与所述第二控制信号输出端211b之间的延迟电路406；

在一些实施例中，所述第二预设时间段为2ns。第二预设时间段的取值还可以根据第二上拉电压的变化，设置不同的取值范围。例如，当第二上拉电压的取值大于VCC时，第二预设时间段可以小于2ns，当第二上拉电压的取值大于VCC时，第二预设时间段可以大于2ns。

应理解，说明书通篇中提到的“一些实施例”、“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

以上所述，仅为本公开的实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims

1.一种灵敏放大器，其特征在于，包括：放大模块及电源模块；

2.根据权利要求1所述的灵敏放大器，其特征在于，所述电源模块包括控制单元，用于向所述上拉驱动单元提供控制信号；

所述第一电压源供电电压小于所述第二电压源供电电压。

3.根据权利要求2所述的灵敏放大器，其特征在于，所述灵敏放大器还包括列选择模块，用于在列选择信号控制下，在读操作时将所述位线上的数据传输至数据输出端，在写操作时将数据输入端的输入数据传输至所述位线；

4.根据权利要求3所述的灵敏放大器，其特征在于，所述控制单元包括第一控制信号输出端和第二控制信号输出端；

5.根据权利要求4所述的灵敏放大器，其特征在于，所述第三预设时间段内，以使所述第一晶体管导通，并通过所述第二控制信号输出端输出第二电压，以使所述第二晶体管导通。

6.根据权利要求5所述的灵敏放大器，其特征在于，所述第一晶体管和所述第二晶体管均为P型晶体管。

7.根据权利要求6所述的灵敏放大器，其特征在于，所述控制单元包括激活命令输入端，第一控制信号产生电路和第二控制信号产生电路；

所述第二或非门的输出端与所述第一控制信号输出端连接；

8.根据权利要求7所述的灵敏放大器，其特征在于，所述第一反相器具有第二延迟时间，所述第二反相器具有第三延迟时间。

9.一种存储器，其特征在于，包括如权利要求1至8任一项所述的灵敏放大器。

10.一种存储器的操作方法，其特征在于，所述存储器包括如权利要求1所述的灵敏放大器；所述方法包括：在读操作和/或写操作的感测阶段，所述上拉驱动单元向所述放大模块分时提供第一上拉电压和第二上拉电压，所述第一上拉电压小于第二上拉电压。

11.根据权利要求10所述的操作方法，其特征在于，所述电源模块包括控制单元，用于向所述上拉驱动单元提供控制信号；所述上拉驱动单元包括第一电压源输入端、第二电压源输入端和控制端；所述灵敏放大器还包括列选择模块，用于在列选择信号控制下，在读操作时将所述位线上的数据传输至数据输出端；所述在读操作和/或写操作的感测阶段，所述上拉驱动单元向所述放大模块分时提供第一上拉电压和第二上拉电压包括：在所述读操作或写操作的感测阶段的第一预设时间段根据所述控制信号基于第一电压源向所述放大模块提供所述第一上拉电压，以及在感测阶段的第二预设时间段根据所述控制信号基于所述第一电压源和所述第二电压源向所述放大模块提供所述第二上拉电压。

12.根据权利要求11所述的操作方法，其特征在于，所述方法还包括：

所述第一电压源供电电压小于所述第二电压源供电电压。

13.根据权利要求12所述的操作方法，其特征在于，所述第三预设时间段为5ns。

14.根据权利要求11或12所述的操作方法，其特征在于，所述控制单元包括第一控制信号输出端和第二控制信号输出端；

15.根据权利要求14所述的操作方法，其特征在于，所述第一晶体管和所述第二晶体管均为P型晶体管；所述控制单元包括激活命令输入端，第一控制信号产生电路和第二控制信号产生电路；

所述第二或非门的输出端与所述第一控制信号输出端连接；

16.根据权利要求11所述的操作方法，其特征在于，所述第二预设时间段为2ns。