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CN115599615B - Cht技术处理器电源管理设计架构 - Google Patents

Cht技术处理器电源管理设计架构 Download PDF

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CN115599615B
CN115599615B CN202211288180.9A CN202211288180A CN115599615B CN 115599615 B CN115599615 B CN 115599615B CN 202211288180 A CN202211288180 A CN 202211288180A CN 115599615 B CN115599615 B CN 115599615B
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Changsha Fangwei Technology Co ltd
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Abstract

本发明涉及集成电路领域，特别是CHT技术(单发射多线程动态循环并行技术)处理器电源管理设计架构；本发明架构体系包括：待机区IO环、测试区IO环、标准区IO环、待机域、测试域和标准域。本发明创造了一种适用于CHT技术处理器的电源管理方法，发明了一种全新的电源管理设计架构。本发明技术满足超低功耗需求和MBIST测试需求(如CHTDFTFLOW需求)，本发明旨在实现深层次电源管理策略，而非应用层面的(如DVFS方案)电源管理策略，特别对轻量化低功耗(如物联网)处理器具有重要应用价值。

Description

CHT技术处理器电源管理设计架构
技术领域
本发明涉及集成电路领域，特别是CHT技术(单发射多线程动态循环并行技术，以下简称CHT技术)处理器SOC设计和实现方法。
背景技术
集成电路行业受到重点扶持。处理器的体系结构是构建处理器的基础，常见的体系结构大多是国外的体系结构，如x86体系结构、ARM体系结构等。应用这些体系结构存在较多的限制，所以需要新型体系结构。新型体系结构技术是自主可控、安全可靠国产处理器的核心，也是难点所在。当前，体系结构技术创新成果较少，需求迫切，有重大的战略地位和广阔的市场空间；与之配套的SOC技术体系，同样具有重要意义。
现有的处理器电源管理方案一般是通过应用层面实现对电源的管理，无法满足MBIST测试(memory build-in-self test，存储器内建自测试)需求和低功耗需求。
发明内容
本发明的目的是：发明一种适用于CHT技术处理器的电源管理方法，满足超低功耗需求和MBIST测试需求(如CHT DFT FLOW需求)，本发明旨在实现深层次电源管理策略，而非应用层面的(如DVFS方案)电源管理策略，特别对轻量化低功耗(如物联网)处理器具有重要应用价值。本发明技术对CHT技术处理器设计具有重要指导意义，同样适应于普通架构处理器，因此对通用处理器设计具有重要指导意义。
本发明提供CHT技术处理器电源管理设计架构，所述电源管理设计架构包括：待机区IO环、测试区IO环、标准区IO环、待机域、测试域和标准域；
所述待机区IO环连接到模拟IO端、通用数字IO端、唤醒信号端、第一核心电压端，外部IO域高压供电端、测试使能端和第一核心电压上电完标识；
所述测试区IO环连接到外部IO域高压供电端、测试数字IO端、第三核心电压端、测试高压供电端、掉电信号端、第一核心电压上电完标识和第三核心电压上电完标识；
所述标准区IO环连接到外部IO域高压供电端、第二核心电压端、通用数字IO端、模拟IO端、掉电信号端、测试使能端、第一核心电压上电完标识和第三核心电压上电完标识；
所述待机域包括第一电压调节器、第二电压调节器、待机域逻辑、双压供电IP单元、核心电压IP单元；
所述的标准域包括标准域双压供电IP单元、待机域双压供电IP单元和标准域逻辑；
所述测试域包含测试域逻辑和非易失存储器，所述测试域逻辑连接到所述第一核心电压上电完标识、第三核心电压端、第三核心电压上电完标识，所述测试域逻辑连接到测试IO口和测试使能端；所述测试使能端生效时，第二核心电压端关闭、第二核心电压上电完标识生效以及所述测试域逻辑进入测试状态。
进一步地，所述设计架构的内部接口信息包括：
所述的第一电压调节器连接到外部IO域高压供电端、第一核心电压端和第一核心电压上电完标识；
所述的第二电压调节器连接到外部IO域高压供电端、第一核心电压端、第一核心电压上电完标识、掉电信号端、测试使能端、第二核心电压端、第三核心电压上电完标识、第三核心电压端和第三核心电压上电完标识。
进一步地，还包括IO隔离区，所述的待机区IO环、测试区IO环、标准区IO环之间通过IO隔离区进行隔离。
进一步地，所述的待机区IO环连接到模拟IO口、通用IO口、唤醒信号端、第一核心电压端、外部IO域高压供电端、测试使能端，并采用所述的第一核心电压上电完标识来进行上电偏置和掉电偏置；待机区IO环的最小系统包括：唤醒信号端、外部IO域高压供电端、测试使能端和第一核心电压上电完标识。
进一步地，所述的测试区IO环连接到所述的外部IO域高压供电端、测试数字IO端、第三核心电压端、测试高压供电端，并采用掉电信号端、第一核心电压上电完标识和第三核心电压上电完标识来进行上电偏置和掉电偏置，所述的测试区IO环的最小系统包括：测试数字IO端、测试高压供电端、掉电信号端和第三核心电压上电完标识。
进一步地，所述的标准区IO环包括所述的外部IO域高压供电端、第二核心电压端、通用IO端、模拟IO端，并采用掉电信号端、测试使能端、第一核心电压上电完标识和第二核心电压上电完标识进行上电偏置和掉电偏置；所述的测试区IO环的最小系统包括：通用IO端、掉电信号端、测试使能端和第二核心电压上电完标识。
进一步地，处理器芯片内部电路切割成为：所述的待机域、测试域和标准域，跨域逻辑交互信号经过隔离偏置逻辑部来隔离偏置。
进一步地，所述的待机域还包括待机逻辑部、待机域双压供电IP单元、待机域核心供电IP单元，对外采用所述的待机区IO环进行沟通，对内采用所述的隔离偏置逻辑部沟通；所述的第二电压调节器分成部分，如Vcore2输出一路，Vcore3输出另一路；所述的待机域的最小系统包括：第一电压调节器、第二电压调节器和待机逻辑部。
进一步地，所述的测试域包括所述的测试域逻辑、非易失存储器，对外采用所述的测试区IO环沟通，对内采用所述的隔离偏置逻辑部沟通。
进一步地，所述的标准域包括所述的标准域双压供电IP单元、标准域核心供电IP单元、标准域逻辑，对外采用所述的标准区IO环沟通，对内采用所述的隔离偏置逻辑部沟通；所述的标准域的最小系统包括：标准域逻辑。
进一步地，所述的测试域与标准域通过测试逻辑块和标准域逻辑的逻辑网络进行直接逻辑沟通。
进一步地，所述的隔离偏置逻辑部是跨域逻辑沟通的核心所在，所述的IO隔离是IO电路分割核心所在，以上两部分专为隔离偏置设计。
进一步地，所述的测试使能端用于与卡针连接。
综上所述，本发明实施的有益效果是：
1、创造了一种适用于CHT技术处理器的电源管理方法；
2、发明了一种全新的电源管理技术，满足超低功耗需求和MBIST测试需求(如CHTDFTFLOW需求)；
3、实现深层次电源管理策略，而非应用层面的(如DVFS方案)电源管理策略；
4、特别对轻量化低功耗(如物联网)处理器具有重要应用价值；
5、对CHT技术处理器设计具有重要指导意义，基于CHT技术特点，相得益彰、相辅相成；
6、同样适应于普通架构处理器，因此对通用处理器设计具有重要指导意义。
附图说明
图1绘示为CHT技术处理器电源管理设计架构构成框图。
图2绘示为本发明技术中不测试内部电压的MBIST时序分析。
图3绘示为本发明技术中测试内部电压的方法一MBIST时序分析。
图4绘示为本发明技术中测试内部电压的方法二MBIST时序分析。
图5绘示为本发明技术中低功耗模式的时序分析。
图6绘示为本发明技术中power tree分析。
图7绘示为本发明技术中reset tree分析。
图8绘示为本发明技术中上电和关电偏置细节分析。
图9绘示为本发明技术中低功耗关电偏置细节分析。
图10绘示为本发明技术中隔离偏置方法。
图11绘示为本发明技术中MBIST关电偏置细节分析。
图12绘示为本发明技术中MBIST供电方法一流程。
图13绘示为本发明技术中MBIST供电方法二流程。
图14绘示为本发明技术中低功耗关电现场保存还原框架。
图15绘示为本发明技术中低功耗关电现场保存还原流程。
具体实施方式
下面结合附图对本发明作进一步详细的说明。
本发明创造了一种适用于CHT技术处理器的电源管理方法，发明了一种全新的电源管理技术。本发明技术满足超低功耗需求和MBIST测试需求(如CHT DFTFLOW需求)，本发明旨在实现深层次电源管理策略，而非应用层面的(如DVFS方案)电源管理策略，特别对轻量化低功耗(如物联网)处理器具有重要应用价值。本发明技术对CHT技术处理器设计具有重要指导意义，同样适应于普通架构处理器，因此对通用处理器设计具有重要指导意义。
如图1所示，整个技术体系架构包括：
Figure GDA0004253589980000061
Figure GDA0004253589980000071
内部接口信息具体为：
Figure GDA0004253589980000072
Figure GDA0004253589980000081
Figure GDA0004253589980000091
Figure GDA0004253589980000101
上述名称相同的信号(或网络)，彼此连接，形成固有的连接关系。
如图2所示，为本发明技术中不测试内部电压的MBIST时序分析，依据流程，具体实现如下：
S1：外部开始供电(VDDH开始供电)，内部处于高阻态(Z)；
S2：Vcore1开始set up并完成，Vcore2和Vcore3此时会被压制(0)，无输出；Vcore1ok(第一核心电压上电完标识)输出生效(0)，准备复位Vcore1负载，Vcore3 ok(第三核心电压上电完标识)、Vcore3 ok(第三核心电压上电完标识)此时可为不定态(X)，也可压制输出生效(0)，若输出生效(0)则026-Vcore1 ok(第一核心电压上电完标识)&Vcore3 ok(第三核心电压上电完标识)，037-Vcore1 ok(第一核心电压上电完标识)&Vcore3 ok(第三核心电压上电完标识)可变成026-Vcore3 ok(第三核心电压上电完标识)，037-Vcore3 ok(第三核心电压上电完标识)；
S3：Vcore1输出正常，开始复位其负载，负载会出现短暂的不定态(X)，直到复位完成；Vcore3 ok(第三核心电压上电完标识)、Vcore3 ok(第三核心电压上电完标识)输出生效(0)；Power_off和MBIST_EN(测试使能端)处于无效状态(Invalid)；Vcore1 ok(第一核心电压上电完标识)输出无效(1)；
S4：Vcore2、Vcore3开始set up并完成；
S5：Vcore3 ok(第三核心电压上电完标识)、Vcore3 ok(第三核心电压上电完标识)输出生效(0)，复位Vcore2、Vcore3负载；
S6：复位完成，进入正常工作状态；
S7：外部电压供给，施加于023-Vcore3(第三核心电压端)，大小为核电压的最大值，一般为1.1*Vcore3；
S8：开启MBIST测试(CP测试)，由P-off CMD或者016-MBIST_EN(测试使能端)导致MBIST_EN(测试使能端)生效，分别为：
(1)来自于外部管脚，016-MBIST_EN(测试使能端)；
(2)来自于外部通信，022-MBIST_DIO(测试数字IO端)、051-MBIST logic(测试域逻辑)(P-off CMD)、08-Isolated bias circuit、043-Standby logic(待机逻辑部)；
这种情况可直接由P-off CMD致Power off(掉电信号端)生效，因此，MBIST_EN(测试使能端)也可省略；
Vcore2关闭和Vcore3 ok(第三核心电压上电完标识)生效；关闭内部Vcore3，完全由外部控制；
S9：测试完成，外部电压供给，施加于023-Vcore3(第三核心电压端)，大小为核电压的最小值，一般为0.9*Vcore3；
S10：由P-off CMD或者016-MBIST_EN(测试使能端)导致MBIST_EN(测试使能端)无效；
这种情况可直接由P-off CMD致Power off(掉电信号端)无效，因此，MBIST_EN(测试使能端)也可省略；
Vcore2开启上电，并由Vcore3 ok(第三核心电压上电完标识)复位所有负载；
S11：回到正常工作状态。
如图3所示，为本发明技术中测试内部电压的方法一MBIST时序分析，依据流程，具体实现如下，
S1：外部开始供电(VDDH开始供电)，内部处于高阻态(Z)；
S2：Vcore1开始set up并完成，Vcore2和Vcore3此时会被压制(0)，无输出；Vcore1ok(第一核心电压上电完标识)输出生效(0)，准备复位Vcore1负载，Vcore3 ok(第三核心电压上电完标识)、Vcore3 ok(第三核心电压上电完标识)此时可为不定态(X)，也可压制输出生效(0)，若输出生效(0)则026-Vcore1ok(第一核心电压上电完标识)&Vcore3 ok(第三核心电压上电完标识)，037-Vcore1 ok(第一核心电压上电完标识)&Vcore3 ok(第三核心电压上电完标识)可变成026-Vcore3 ok(第三核心电压上电完标识)，037-Vcore3 ok(第三核心电压上电完标识)；
S3：Vcore1输出正常，开始复位其负载，负载会出现短暂的不定态(X)，直到复位完成；Vcore3 ok(第三核心电压上电完标识)、Vcore3 ok(第三核心电压上电完标识)输出生效(0)；Power_off和MBIST_EN(测试使能端)处于无效状态(Invalid)；Vcore1 ok(第一核心电压上电完标识)输出无效(1)；
S4：Vcore2、Vcore3开始set up并完成；
S5：Vcore3 ok(第三核心电压上电完标识)、Vcore3 ok(第三核心电压上电完标识)输出生效(0)，复位Vcore2、Vcore3负载；
S6：复位完成，进入正常工作状态；Vcore1、Vcore3可在此期间测量，测量电流比较大，会影响测量精度，可考虑增加卡针位，但会增加成本；
S7：外部电压供给，施加于023-Vcore3(第三核心电压端)，大小为核电压的最大值，一般为1.1*Vcore3；
S8：开启MBIST测试(CP测试)，由P-off CMD或者016-MBIST_EN(测试使能端)导致MBIST_EN(测试使能端)生效，分别为：
(1)来自于外部管脚，016-MBIST_EN(测试使能端)；
(2)来自于外部通信，022-MBIST_DIO(测试数字IO端)、051-MBIST logic(测试域逻辑)(P-off CMD)、08-Isolated bias circuit、043-Standby logic(待机逻辑部)；
这种情况可直接由P-off CMD致Power off(掉电信号端)生效，因此，MBIST_EN(测试使能端)也可省略；
Vcore2关闭和Vcore3 ok(第三核心电压上电完标识)生效；关闭内部Vcore3，完全由外部控制；
S9：测试完成，外部电压供给，施加于023-Vcore3(第三核心电压端)，大小为核电压的最小值，一般为0.9*Vcore3；
S10：由P-off CMD或者016-MBIST_EN(测试使能端)导致MBIST_EN(测试使能端)无效；
这种情况可直接由P-off CMD致Power off(掉电信号端)生效，因此，MBIST_EN(测试使能端)也可省略；
Vcore2开启上电，并由Vcore3 ok(第三核心电压上电完标识)复位所有负载；
S11：回到正常工作状态。
如图4所示，为本发明技术中测试内部电压的方法二MBIST时序分析，依据流程，具体实现如下：
S1：外部开始供电(VDDH开始供电)，内部处于高阻态(Z)；
S2：Vcore1开始set up并完成，Vcore2和Vcore3此时会被压制(0)，无输出；Vcore1ok(第一核心电压上电完标识)输出生效(0)，准备复位Vcore1负载，Vcore3 ok(第三核心电压上电完标识)、Vcore3 ok(第三核心电压上电完标识)此时可为不定态(X)，也可压制输出生效(0)，若输出生效(0)则026-Vcore1 ok(第一核心电压上电完标识)&Vcore3 ok(第三核心电压上电完标识)，037-Vcore1 ok(第一核心电压上电完标识)&Vcore3 ok(第三核心电压上电完标识)可变成026-Vcore3 ok(第三核心电压上电完标识)，037-Vcore3 ok(第三核心电压上电完标识)；
S3：Vcore1输出正常，开始复位其负载，负载会出现短暂的不定态(X)，直到复位完成；Vcore3 ok(第三核心电压上电完标识)、Vcore3 ok(第三核心电压上电完标识)输出生效(0)；Power_off和MBIST_EN(测试使能端)处于无效状态(Invalid)；Vcore1 ok(第一核心电压上电完标识)输出无效(1)；
S4：Vcore2、Vcore3开始set up并完成；
S5：Vcore3 ok(第三核心电压上电完标识)、Vcore3 ok(第三核心电压上电完标识)输出生效(0)，复位Vcore2、Vcore3负载；
S6：复位完成，进入正常工作状态；
S7：开启MBIST测试(CP测试)，由P-off CMD或者016-MBIST_EN(测试使能端)导致MBIST_EN(测试使能端)生效，分别为：
(1)来自于外部管脚，016-MBIST_EN(测试使能端)；
(2)来自于外部通信，022-MBIST_DIO(测试数字IO端)、051-MBIST logic(测试域逻辑)(P-off CMD)、08-Isolated bias circuit、043-Standby logic(待机逻辑部)；
Vcore2关闭和Vcore3 ok(第三核心电压上电完标识)生效；Vcore1、Vcore3可在此期间测量，测量电流适中，测量精度高；
S8：外部电压供给，施加于023-Vcore3(第三核心电压端)，大小为核电压的最大值，一般为1.1*Vcore3；
S9：由P-off CMD致Power off(掉电信号端)生效，关闭内部Vcore3，完全由外部控制；
S10：测试完成，外部电压供给，施加于023-Vcore3(第三核心电压端)，大小为核电压的最小值，一般为0.9*Vcore3；
S11：由P-off CMD或者016-MBIST_EN(测试使能端)导致MBIST_EN(测试使能端)无效；由P-off CMD致Power off(掉电信号端)生效；
Vcore2开启上电，并由Vcore3 ok(第三核心电压上电完标识)复位所有负载；
S12：回到正常工作状态。
如图5所示，为本发明技术中低功耗模式的时序分析，依据流程，具体实现如下，
S1：外部开始供电(VDDH开始供电)，内部处于高阻态(Z)；
S2：Vcore1开始set up并完成，Vcore2和Vcore3此时会被压制(0)，无输出；Vcore1ok(第一核心电压上电完标识)输出生效(0)，准备复位Vcore1负载，Vcore3 ok(第三核心电压上电完标识)、Vcore3 ok(第三核心电压上电完标识)此时可为不定态(X)，也可压制输出生效(0)，若输出生效(0)则026-Vcore1 ok(第一核心电压上电完标识)&Vcore3 ok(第三核心电压上电完标识)，037-Vcore1 ok(第一核心电压上电完标识)&Vcore3 ok(第三核心电压上电完标识)可变成026-Vcore3 ok(第三核心电压上电完标识)，037-Vcore3 ok(第三核心电压上电完标识)；
S3：Vcore1输出正常，开始复位其负载，负载会出现短暂的不定态(X)，直到复位完成；Vcore3 ok(第三核心电压上电完标识)、Vcore3 ok(第三核心电压上电完标识)输出生效(0)；Power_off和MBIST_EN(测试使能端)处于无效状态(Invalid)；Vcore1 ok(第一核心电压上电完标识)输出无效(1)；
Wake up(唤醒信号端)此时状态不影响后续状态推进；
S4：Vcore2、Vcore3开始set up并完成；
S5：Vcore3 ok(第三核心电压上电完标识)、Vcore3 ok(第三核心电压上电完标识)输出生效(0)，复位Vcore2、Vcore3负载；
S6：Vcore3 ok(第三核心电压上电完标识)、Vcore3 ok(第三核心电压上电完标识)输出无效(1)复位完成，进入正常工作状态；
S7：开启低功耗模式(Power off(掉电信号端)状态)，由Cross logic使Power off(掉电信号端)生效，Vcore2、Vcore3关闭输出，Vcore3 ok(第三核心电压上电完标识)、Vcore3 ok(第三核心电压上电完标识)输出生效(0)；此时，外部保障Wake up(唤醒信号端)无效；
S8：进入到低功耗模式(Power off(掉电信号端)状态)，此时，系统电流可低至1uA以内；
S9：外部Wake up(唤醒信号端)生效，清除Power off(掉电信号端)状态；
S10：内部开始复苏，Vcore2、Vcore3重新上电；
S11：Vcore2、Vcore3负载由Vcore3 ok(第三核心电压上电完标识)、Vcore3 ok(第三核心电压上电完标识)输出生效(0)来完成复位；此时，外部Wake up(唤醒信号端)可随意撤销；
S12：回到正常工作状态。
如图6所示，本发明技术中电源树关系梳理，按照Vcore电压供电关系，分成三部分：
(1)Standby domain(待机域)，Vcore1供电网相关部件，包括：011-SAIO、012-SGPIO、013-Wake up(唤醒信号端)、014-Vcore1、016-MBIST_EN(测试使能端)、041-Regulator1(第一电压调节器)、043-Standby logic(待机逻辑部)、044-SVDDH+SVcore IP(待机域双压供电IP单元)、045-SVcore IP(待机域供电IP单元)；
(2)Normal domain(标准域)，Vcore2供电网相关部件，包括：042-Regulator2(第二电压调节器)、032-Vcore2(第二核心电压端)、033-GPIO(通用IO端)、034-AIO(模拟IO端)、061-VDDH+Vcore IP(标准域双压供电IP单元)、062-Vcore IP(标准域核供电IP单元)、063-Normal logic(标准域逻辑)；
(3)MBIST domain(测试域)，Vcore3供电网相关部件，包括：042-Regulator2(第二电压调节器)、022-MBIST_DIO(测试数字IO端)、023-Vcore3(第三核心电压端)、024-MBIST_VH(测试高压供电端)、051-MBIST logic(测试域逻辑)、052-Non-Volatile Memory(非易失存储器)；
如图7所示，本发明技术中复位树关系梳理，按照Vcore ok负载关系，分成三部分：
(1)Vcore1 ok(第一核心电压上电完标识)，负载包括：043-Standby logic(待机逻辑部)、044-SVDDH+SVcore IP(待机域双压供电IP单元)、052-Non-Volatile Memory(非易失存储器)；
(2)Vcore3 ok(第三核心电压上电完标识)，负载包括：061-VDDH+Vcore IP(标准域双压供电IP单元)、063-Normal logic(标准域逻辑)；
(3)Vcore3 ok(第三核心电压上电完标识)，负载包括：051-MBIST logic(测试域逻辑)、052-Non-Volatile Memory(非易失存储器)；
其中052-Non-Volatile Memory(非易失存储器)同时受Vcore1 ok(第一核心电压上电完标识)和Vcore3 ok(第三核心电压上电完标识)控制，保障上电过程中，052-Non-Volatile Memory(非易失存储器)内部数据的绝对安全。
如图8所示，本发明技术中上电和关电偏置细节分析，按照Vcore ok负载关系，分成三部分：
(1)Vcore1 ok(第一核心电压上电完标识)，负载包括：012-SGPIO、013-Wake up(唤醒信号端)、016-MBIST_EN(测试使能端)、044-SVDDH+SVcore IP(待机域双压供电IP单元)、033-GPIO(通用IO端)、022-MBIST_DIO(测试数字IO端)；
(2)Vcore3 ok(第三核心电压上电完标识)，负载包括：033-GPIO(通用IO端)、061-VDDH+Vcore IP(标准域双压供电IP单元)；
(3)Vcore3 ok(第三核心电压上电完标识)，负载包括：022-MBIST_DIO(测试数字IO端)；
其中Vcore1 ok(第一核心电压上电完标识)驱动033-GPIO(通用IO端)和022-MBIST_DIO(测试数字IO端)的目的是保障内部上电的绝对安全。
如图9所示，本发明技术中低功耗关电偏置细节分析，低功耗(Low power)模式下Vcore2和Vcore3关闭，主要关电负载有：042-Regulator2(第二电压调节器)、033-GPIO(通用IO端)、061-VDDH+Vcore IP(标准域双压供电IP单元)、062-Vcore IP(标准域核心供电IP单元)、063-Normal logic(标准域逻辑)、022-MBIST_DIO(测试数字IO端)、051-MBISTlogic(测试域逻辑)、052-Non-Volatile Memory(非易失存储器)；
如采用VDDH和Vcore供电，当Vcore关闭，则需要Power off(掉电信号端)信号偏置，类似负载有：042-Regulator2(第二电压调节器)、033-GPIO(通用IO端)、061-VDDH+Vcore IP(标准域双压供电IP单元)、022-MBIST_DIO(测试数字IO端)；
同时，08-Logic isolated bias(隔离偏置逻辑部)对跨域信号隔离偏置，抑制漏电流。
如图10所示，本发明技术中隔离偏置方法。图示了043-Standby logic(待机逻辑部)与063-Normal logic(标准域逻辑)交互的场景。
Figure GDA0004253589980000191
如图11所示，本发明技术中MBIST关电偏置细节分析，MBIST测试模式下Vcore2，主要关电负载有：042-Regulator2(第二电压调节器)、033-GPIO(通用IO端)、061-VDDH+VcoreIP(标准域双压供电IP单元)、062-Vcore IP(标准域核心供电IP单元)、063-Normal logic(标准域逻辑)；
如采用VDDH和Vcore供电，当Vcore关闭，则需要MBIST_EN(测试使能端)信号偏置，类似负载有：042-Regulator2(第二电压调节器)、033-GPIO(通用IO端)、061-VDDH+VcoreIP(标准域双压供电IP单元)；
同时，08-Logic isolated bias(隔离偏置逻辑部)对跨域信号隔离偏置，抑制漏电流。
MBIST_EN(测试使能端)有两种方法：
(1)来自于外部管脚，016-MBIST_EN(测试使能端)；
(2)来自于外部通信，022-MBIST_DIO(测试数字IO端)、051-MBIST logic(测试域逻辑)、08-Isolated bias circuit、043-Standby logic(待机逻辑部)，如图虚线框所示；
如图12所示，本发明技术中MBIST供电方法一流程，具体实现如下：
S1：外部VDDH供电，系统开始上电；
S2：内部执行上电(Power on)流程；
S3：直到内部上电完成；
S4：开启正常工作状态；
S5：开启MBIST测试(CP测试)，由P-off CMD或者016-MBIST_EN(测试使能端)导致MBIST_EN(测试使能端)生效，分别为：
(1)来自于外部管脚，016-MBIST_EN(测试使能端)；
(2)来自于外部通信，022-MBIST_DIO(测试数字IO端)、051-MBIST logic(测试域逻辑)(P-off CMD)、08-Isolated bias circuit、043-Standby logic(待机逻辑部)；
S6：Vcore2关闭和Vcore3 ok(第三核心电压上电完标识)生效；
S7：Vcore1、Vcore3可在此期间测量，测量电流适中，测量精度高；
S8：完成测量；
S9：外部电压供给，施加于023-Vcore3(第三核心电压端)，大小为核电压的最大值，一般为1.1*Vcore3；
S10：毫秒级延时，以便内部1.1*Vcore3稳定下来；
S11：由P-off CMD致Power off(掉电信号端)生效，
S12：关闭内部Vcore3，完全由外部控制；
S13：进入MBIST测试流程；
S14：直到测试完成，
S15：外部电压供给，施加于023-Vcore3(第三核心电压端)，大小为核电压的最小值，一般为0.9*Vcore3；
S16：由P-off CMD或者016-MBIST_EN(测试使能端)导致MBIST_EN(测试使能端)无效；由P-off CMD致Power off(掉电信号端)生效；
Vcore2开启上电，并由Vcore3 ok(第三核心电压上电完标识)复位所有负载；
S17：回到正常工作状态。
如图13所示，本发明技术中MBIST供电方法二流程，具体实现如下：
S1：外部VDDH供电，同时，016-MBIST_EN(测试使能端)生效，023-Vcore3(第三核心电压端)测试电压生效，此时，外部施加Vcore3只要在安全范围，不需要固定偏向于最高值；
S2：内部执行上电(Power on)流程；
S3：直到内部上电完成；此时，会自动切换到MBIST测试状态；
S4：进入到MBIST流程；
S5：直到测试完成；
S15：外部电压供给，施加于023-Vcore3(第三核心电压端)，大小为核电压的最小值，一般为0.9*Vcore3；
S16：由P-off CMD或者016-MBIST_EN(测试使能端)导致MBIST_EN(测试使能端)无效；由P-off CMD致Power off(掉电信号端)生效；
Vcore2开启上电，并由Vcore3 ok(第三核心电压上电完标识)复位所有负载；
S17：回到正常工作状态。
注意：这种供电方式，一般不支持内部电压测量，至少不支持Vcore3测量。
图14所示，本发明技术中低功耗关电现场保存还原框架。包括：013-Wake up(唤醒信号端)、043-Standby logic(待机逻辑部)、033-GPIO(通用IO端)、063-Normal logic(标准域逻辑)、052-Non-Volatile Memory(非易失存储器)，08-Isolated bias circuit；
其中，043-Standby logic(待机逻辑部)一般为combinatorial or low speedlogic；033-GPIO(通用IO端)用于用户指令操作(User configuration operation)，例如，对052-Non-Volatile Memory(非易失存储器)的控制，与063-Normal logic(标准域逻辑)交互，可以是通用协议和自定义协议；033-GPIO(通用IO端)能发起保存现场指令；013-Wakeup(唤醒信号端)用于唤醒，能发起还原现场指令。
如图15所示，本发明技术中低功耗关电现场保存还原流程，具体实现如下：
S1：通过外部操作，施加033-GPIO(通用IO端)，通过063-Normal logic(标准域逻辑)，固化低功耗控制程序到052-Non-Volatile Memory(非易失存储器)；
S2：有两种操作方式：
(1)软件操作：跳转到指定程序空间(提前固化保存函数)；
(2)硬件操作：启动Power off(掉电信号端)硬件写存储，保存现场；
S3：数据保存到Non-Volatile Memory(非易失存储器)指定位置；
S4：直到保存完成
S5：SOC正式进入Power off(掉电信号端)状态；
S6：外部013-Wake up(唤醒信号端)启动唤醒流程；
S7：依据唤醒方式判断是不是启动还原；
(1)若启动还原则跳转到S8；
(2)若不还原则跳转到S12；
S8：有两种操作方式：
(1)软件操作：跳转到指定程序空间(提前固化还原函数)；
(2)硬件操作：启动Power off(掉电信号端)硬件读存储，还原现场；
S9：从Non-Volatile Memory(非易失存储器)指定位置读取；
S10：直到还原完成；
S11：继续上一次Power off(掉电信号端)位置继续执行；
S12：启动程序初始化执行流程。
需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明专利的保护范围之内。

Claims (13)

1.CHT技术处理器电源管理设计架构，其特征在于：所述电源管理设计架构包括：待机区IO环、测试区IO环、标准区IO环、待机域、测试域和标准域；
所述待机区IO环连接到模拟IO端、通用数字IO端、唤醒信号端、第一核心电压端，外部IO域高压供电端、测试使能端和第一核心电压上电完标识；
所述测试区IO环连接到外部IO域高压供电端、测试数字IO端、第三核心电压端、测试高压供电端、掉电信号端、第一核心电压上电完标识和第三核心电压上电完标识；
所述标准区IO环连接到外部IO域高压供电端、第二核心电压端、通用数字IO端、模拟IO端、掉电信号端、测试使能端、第一核心电压上电完标识和第三核心电压上电完标识；
所述待机域包括第一电压调节器、第二电压调节器、待机域逻辑、双压供电IP单元、核心电压IP单元；
所述的标准域包括标准域双压供电IP单元、待机域双压供电IP单元和标准域逻辑；
所述测试域包含测试域逻辑和非易失存储器，所述测试域逻辑连接到所述第一核心电压上电完标识、第三核心电压端、第三核心电压上电完标识，所述测试域逻辑连接到测试IO口和测试使能端；所述测试使能端生效时，第二核心电压端关闭、第二核心电压上电完标识生效以及所述测试域逻辑进入测试状态。
2.根据权利要求1所述的CHT技术处理器电源管理设计架构，其特征在于，所述设计架构的内部接口信息包括：
所述的第一电压调节器连接到外部IO域高压供电端、第一核心电压端和第一核心电压上电完标识；
所述的第二电压调节器连接到外部IO域高压供电端、第一核心电压端、第一核心电压上电完标识、掉电信号端、测试使能端、第二核心电压端、第三核心电压上电完标识、第三核心电压端和第三核心电压上电完标识。
3.根据权利要求1所述的CHT技术处理器电源管理设计架构，其特征在于，还包括IO隔离区，所述的待机区IO环、测试区IO环、标准区IO环之间通过IO隔离区进行隔离。
4.根据权利要求1至3任意一项所述的CHT技术处理器电源管理设计架构，其特征在于，所述的待机区IO环连接到模拟IO口、通用IO口、唤醒信号端、第一核心电压端、外部IO域高压供电端、测试使能端，并采用所述的第一核心电压上电完标识来进行上电偏置和掉电偏置；待机区IO环的最小系统包括：唤醒信号端、外部IO域高压供电端、测试使能端和第一核心电压上电完标识。
5.根据权利要求1至3任意一项所述的CHT技术处理器电源管理设计架构，其特征在于，所述的测试区IO环连接到所述的外部IO域高压供电端、测试数字IO端、第三核心电压端、测试高压供电端，并采用掉电信号端、第一核心电压上电完标识和第三核心电压上电完标识来进行上电偏置和掉电偏置，所述的测试区IO环的最小系统包括：测试数字IO端、测试高压供电端、掉电信号端和第三核心电压上电完标识。
6.根据权利要求1至3任意一项所述的CHT技术处理器电源管理设计架构，其特征在于，所述的标准区IO环包括所述的外部IO域高压供电端、第二核心电压端、通用IO端、模拟IO端，并采用掉电信号端、测试使能端、第一核心电压上电完标识和第二核心电压上电完标识进行上电偏置和掉电偏置；所述的测试区IO环的最小系统包括：通用IO端、掉电信号端、测试使能端和第二核心电压上电完标识。
7.根据权利要求1或2所述的CHT技术处理器电源管理设计架构，其特征在于，处理器芯片内部电路切割成为：所述的待机域、测试域和标准域，跨域逻辑交互信号经过隔离偏置逻辑部来隔离偏置。
8.根据权利要求7所述的CHT技术处理器电源管理设计架构，其特征在于，所述的待机域还包括待机逻辑部、待机域双压供电IP单元、待机域核心供电IP单元，对外采用所述的待机区IO环进行沟通，对内采用所述的隔离偏置逻辑部沟通；所述的第二电压调节器分成部分，如Vcore2输出一路，Vcore3输出另一路；所述的待机域的最小系统包括：第一电压调节器、第二电压调节器和待机逻辑部。
9.根据权利要求7所述的CHT技术处理器电源管理设计架构，其特征在于，所述的测试域包括所述的测试域逻辑、非易失存储器，对外采用所述的测试区IO环沟通，对内采用所述的隔离偏置逻辑部沟通。
10.根据权利要求7所述的CHT技术处理器电源管理设计架构，其特征在于，所述的标准域包括所述的标准域双压供电IP单元、标准域核心供电IP单元、标准域逻辑，对外采用所述的标准区IO环沟通，对内采用所述的隔离偏置逻辑部沟通；所述的标准域的最小系统包括：标准域逻辑。
11.根据权利要求7所述的CHT技术处理器电源管理设计架构，其特征在于，所述的测试域与标准域通过测试逻辑块和标准域逻辑的逻辑网络进行直接逻辑沟通。
12.根据权利要求7所述的CHT技术处理器电源管理设计架构，其特征在于，所述的隔离偏置逻辑部是跨域逻辑沟通的核心所在，所述的隔离偏置逻辑部专为隔离偏置设计。
13.根据权利要求1~3、8~12任意一项所述的CHT技术处理器电源管理设计架构，其特征在于，所述的测试使能端用于与卡针连接。
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