CN115548101B - 一种碳化硅mosfet晶体管器件 - Google Patents
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Abstract
本申请涉及一种碳化硅MOSFET晶体管器件，在相邻的两个元胞结构之间设计了一个互联结构，使得相邻的两个元胞结构通过互联结构相连接，在浪涌冲击或短路故障发生的瞬间，可以使等离子体迅速地从一个元胞结构扩散到相邻的元胞结构中，从而获得载流子浓度和电流密度的均匀分布，避免器件内部发生局部热量集中和温升严重的现象，提高器件的浪涌与短路可靠性。
Description
技术领域
本申请涉及电力电子器件设计技术领域，特别是涉及一种碳化硅MOSFET晶体管器件。
背景技术
碳化硅MOSFET晶体管器件在电源瞬间接通、电路故障或雷电引起的浪涌下将会承受大电流应力，远大于稳态峰值电流或过载电流。在浪涌冲击下，大电流乘以器件电压降将形成瞬时的能量过冲，在相当短的时间内流入器件，导致器件结温迅速升高，可能引起器件的可靠性降低，甚至发生性能退化和失效。因此，碳化硅MOSFET晶体管器件的抗浪涌电流能力是描述其在极端电流冲击情况下鲁棒性的关键指标之一。具有卓越的抗浪涌电流能力的碳化硅MOSFET晶体管器件可以有效地耗散这些能量而不发生退化或失效，从而为电力装备提供更高的安全裕度，提高电力装备的可靠性和寿命。
目前市面上的商用碳化硅MOSFET晶体管器件的抗浪涌电流能力普遍较低，不能满足特殊应用的需求，例如，在高压配电系统中的功率因数矫正器（PFC）的应用中，在电路开通的瞬间和/或电路中断时可能发生浪涌大电流冲击。当浪涌冲击发生时，碳化硅MOSFET晶体管器件会耗散大量的功率和能量，如果碳化硅MOSFET晶体管器件的结构设计不当，则会出现局部过热，从而使碳化硅MOSFET晶体管器件的抗浪涌电流能力降低，导致最终碳化硅MOSFET晶体管器件由于过热而发生灾难性故障。
为了获得较低的比导通电阻和较高的导通电流密度，从而降低芯片面积与生产成本，碳化硅MOSFET晶体管器件一般采用短沟道和较宽的JFET结构设计，然而该设计的JFET效应被削弱，器件输出特性饱和区的电流幅值较大，在短路故障中器件处于饱和区工作模式，短路电流峰值由饱和区电流幅值决定，因此较弱的JFET效应将导致短路电流峰值较高（可达器件额定工作电流的10倍以上）。与碳化硅MOSFET器件相比，硅IGBT为双极性器件，具有电导调制效应，同等电流等级的硅IGBT器件一般可以采用长沟道和较窄的JFET结构设计，从而获得更强的JFET效应和更低的饱和区工作电流，从而降低短路故障中器件的短路电路峰值（仅为器件额定工作电流的4倍左右）。
碳化硅MOSFET晶体管器件在短路故障中流经器件的短路电流峰值更高，此外，碳化硅MOSFET晶体管一般拥有更小的芯片面积，短路能量脉冲在器件内部引起的发热效应更加严重，且碳化硅器件PN结更浅，发热位置在器件内部更加靠近芯片表面栅极氧化层和铝电极等薄弱环节，以上各方面原因导致碳化硅MOSFET晶体管器件的短路承受能力比硅IGBT器件差，具体表现为短路承受时间比硅IGBT器件短。
碳化硅MOSFET晶体管器件具有较高的开关速度和较弱的短路承受能力，对门极驱动的要求更高，门极驱动需要能够在1微秒之内检测到短路，并且迅速地的关断器件，避免器件由于过热而发生损坏。因此，提高碳化硅MOSFET晶体管器件的短路能力可以帮助增加应用端的安全裕度。
综上，传统碳化硅MOSFET晶体管器件难以实现器件导通性能与可靠性之间的矛盾关系。
发明内容
基于此，有必要针对传统碳化硅MOSFET晶体管器件难以平衡器件的面积利用率和鲁棒性使得二者兼顾的问题，提供一种碳化硅MOSFET晶体管器件。
本申请提供一种碳化硅MOSFET晶体管器件，包括：
衬底，所述衬底具有第一导电类型；
外延层，所述外延层设置于所述衬底之上，且所述外延层具有第一导电类型；
有源区，形成于所述外延层的顶面；
所述有源区包括：
多个元胞结构，所述多个元胞结构阵列排布于所述外延层的顶面；所述元胞结构的形状为圆形或多边形；
每一个元胞结构包括：
阱区，所述阱区具有第二导电类型；
源极区，高掺杂第一导电类型，位于所述阱区内；
掺杂区，设置于所述阱区内，高掺杂第二导电类型；所述源极区位于所述掺杂区的四周；
JFET区域，设置于所述阱区的四周；在一直线方向上，两个相邻的元胞结构的JFET区域相接；
每一个元胞结构的掺杂区和与该元胞结构相邻的N个元胞结构的掺杂区通过互联结构分别相互连接，N为自然数，且至少存在一对掺杂区相互连接的元胞结构。
本申请涉及一种碳化硅MOSFET晶体管器件，在相邻的两个元胞结构之间设计了一个互联结构，使得相邻的两个元胞结构通过互联结构相连接，在浪涌冲击或短路故障发生的瞬间，可以使等离子体迅速地从一个元胞结构扩散到相邻的元胞结构中，从而获得载流子浓度和电流密度的均匀分布，避免器件内部发生局部热量集中和温升严重的现象，提高器件的浪涌与短路可靠性。
附图说明
图1为本申请实施例12提供的碳化硅MOSFET晶体管器件的立体图（省略过渡区）。
图2为本申请实施例12提供的碳化硅MOSFET晶体管器件的立体图（省略过渡区且带有A-A’剖面线和B-B’剖面线）。
图3为本申请实施例12提供的碳化硅MOSFET晶体管器件在布局方式甲中，有源区沿A-A’剖面线剖开所形成的横截面的示意图。
图4为本申请实施例12提供的碳化硅MOSFET晶体管器件在布局方式乙和丙中，有源区沿A-A’剖面线剖开所形成的横截面的示意图。
图5为本申请实施例12提供的碳化硅MOSFET晶体管器件在布局方式甲中，有源区沿B-B’剖面线剖开所形成的横截面的示意图。
图6为本申请实施例12提供的碳化硅MOSFET晶体管器件在布局方式乙中，有源区沿B-B’剖面线剖开所形成的横截面的示意图。
图7为本申请实施例12提供的碳化硅MOSFET晶体管器件在布局方式丙中，有源区沿B-B’剖面线剖开所形成的横截面的示意图。
图8为本申请实施例1提供的碳化硅MOSFET晶体管器件的有源区和过渡区的俯视图。
图9为本申请实施例12提供的碳化硅MOSFET晶体管器件的立体图（带有过渡区）。
图10为本申请实施例2提供的碳化硅MOSFET晶体管器件的有源区和过渡区的俯视图。
图11为本申请实施例3提供的碳化硅MOSFET晶体管器件的有源区和过渡区的俯视图。
图12为本申请实施例4提供的碳化硅MOSFET晶体管器件的有源区和过渡区的俯视图。
图13为本申请实施例5提供的碳化硅MOSFET晶体管器件的有源区和过渡区的俯视图。
图14为本申请实施例6提供的碳化硅MOSFET晶体管器件的有源区和过渡区的俯视图。
图15为本申请实施例7提供的碳化硅MOSFET晶体管器件的有源区和过渡区的俯视图。
图16为本申请实施例8提供的碳化硅MOSFET晶体管器件的有源区和过渡区的俯视图。
图17为本申请实施例9供的碳化硅MOSFET晶体管器件的有源区和过渡区的俯视图。
图18为本申请实施例10的碳化硅MOSFET晶体管器件的有源区和过渡区的俯视图。
图19为本申请实施例11的碳化硅MOSFET晶体管器件的有源区和过渡区的俯视图。
图20为本申请实施例12的碳化硅MOSFET晶体管器件的有源区和过渡区的俯视图。
图21为本申请实施例13的碳化硅MOSFET晶体管器件的有源区和过渡区的俯视图。
图22为本申请实施例14的碳化硅MOSFET晶体管器件的有源区和过渡区的俯视图。
图23为本申请实施例15的碳化硅MOSFET晶体管器件的有源区和过渡区的俯视图。
图24为本申请实施例16的碳化硅MOSFET晶体管器件的有源区和过渡区的俯视图。
图25为本申请实施例17的碳化硅MOSFET晶体管器件的有源区和过渡区的俯视图。
图26为不含互联结构的正六边形元胞结构碳化硅MOSFET晶体管器件，含互联结构的正六边形元胞结构碳化硅MOSFET晶体管器件，以及含互联结构的正方形元胞结构碳化硅MOSFET晶体管器件在不同母线电压下的短路测试数据图。
附图标记：
10-衬底；20-外延层；30-有源区；300-元胞结构；310-阱区；
311-阱区的边；320-源极区；330-掺杂区；340-JFET区域；
350-互联结构；360-元胞行；370-元胞列；40-过渡区。
具体实施方式
为了使本申请的目的，技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
本申请提供一种碳化硅MOSFET晶体管器件。
如图1所示，在本申请的一实施例中，所述碳化硅MOSFET晶体管器件包括衬底10、外延层20和有源区30。所述衬底10具有第一导电类型。所述外延层20设置于所述衬底10之上。所述外延层20具有第一导电类型。有源区30形成于所述外延层20的顶面。
所述有源区30包括多个元胞结构300。所述多个元胞结构300阵列排布于所述外延层20的顶面。所述元胞结构300的形状为圆形或多边形。每一个元胞结构300包括阱区310、源极区320、掺杂区330和JFET区域340。所述阱区310具有第二导电类型。所述源极区320具有高掺杂的第一导电类型，所述源极区320位于所述阱区310内。所述掺杂区330设置于所述阱区310内，所述掺杂区330具有高掺杂第二导电类型。所述源极区320位于所述掺杂区330的四周。所述JFET区域340设置于所述阱区310的四周。在一直线方向上，两个相邻的元胞结构300的JFET区域340相接。
每一个元胞结构300的掺杂区330和与该元胞结构300相邻的N个元胞结构300的掺杂区330通过互联结构350分别相互连接。N为自然数。至少存在一对掺杂区330相互连接的元胞结构300。
具体地，所述衬底10为碳化硅衬底。有源区30在衬底10顶面的投影为不规则的多边形。为了简化说明与方便描述，本申请所有附图中示出的有源区30在衬底10顶面的投影为矩形。
可选地，本申请提供的元胞结构300的形状可以为圆形和多边形。相同的有源区30的面积，相同的2.5微米JFET区域340的宽度条件下，本申请提供的圆形形状和多边形形状的元胞结构300跟传统方案中的条形形状的元胞结构相比，碳化硅MOSFET晶体管器件的总沟道宽度可以增加6%至18%。
相同的有源区30的面积，相同的2.5微米JFET区域340的宽度条件下，本申请提供的圆形形状和多边形形状的元胞结构300跟传统方案中的条形形状的元胞结构相比，碳化硅MOSFET晶体管器件的JFET区域340的总面积可以增加45%至60%。
因此，本申请提供的圆形形状和多边形形状的元胞结构300可以有效的提高碳化硅MOSFET晶体管器件的面积利用率，使碳化硅MOSFET晶体管器件具有更低的比导通电阻，从而降低碳化硅MOSFET晶体管器件的成本。
所述源极区320具有高掺杂的第一导电类型，具体可以为掺杂浓度大于1E19cm-3的N型掺杂。
所述掺杂区330高掺杂第二导电类型，具体可以掺杂浓度大于1E19cm-3的P型掺杂。
圆形形状和多边形形状的元胞结构300的JFET区域340的总面积比较大，虽然有效的提高了碳化硅MOSFET晶体管器件的面积利用率，降低了碳化硅MOSFET晶体管器件的成本，但是会使得碳化硅MOSFET晶体管器件的饱和电流增大，短路故障时器件中的短路峰值电流过大，从而降低碳化硅MOSFET晶体管器件的短路承受能力。本申请为了平衡碳化硅MOSFET晶体管器件的面积利用率和鲁棒性，而使得二者兼顾，设置了互联结构350。
互联结构350可以以离子注入的方式形成于碳化硅MOSFET晶体管器件的外延层20的顶面，连接两个相邻的元胞结构300，且横跨相邻的两个JFET区域340。所述外延层20的顶面为外延层20远离衬底10的表面。
互联结构350的一端连接一个元胞结构300的掺杂区330，互联结构350的另一端连接另一个元胞结构300的掺杂区330，以实现两个相邻的元胞结构300之间的互联。
需要说明的是，本申请所有涉及到的“掺杂深度”均指的是垂直于衬底10的铅垂方向上的长度。掺杂深度越大，垂直于衬底10的铅垂方向上的长度越大。
互联结构350不限定其掺杂深度，依据设计需求而定。
互联结构350的掺杂深度可以大于阱区310的掺杂深度，互联结构350的掺杂深度也可以等于阱区310的掺杂深度，互联结构350的掺杂深度也可以小于阱区310的掺杂深度。
掺杂区330的掺杂深度可以大于阱区310的掺杂深度，掺杂区330的掺杂深度也可以等于阱区310的掺杂深度，掺杂区330的掺杂深度也可以小于阱区310的掺杂深度。
掺杂区330的掺杂深度可以等于互联结构350的掺杂深度。掺杂区330的掺杂深度也可以不等于互联结构350的掺杂深度，依据设计需求而定。
图3为本申请实施例12提供的碳化硅MOSFET晶体管器件在布局方式甲中，有源区沿A-A’剖面线剖开所形成的横截面的示意图。如图3所示，在布局方式甲中，掺杂区330的掺杂深度等于互联结构350的掺杂深度。掺杂区330的掺杂深度和互联结构350的掺杂深度均小于阱区310的掺杂深度。掺杂区330的掺杂深度和互联结构350的掺杂深度均小于JFET区域340的掺杂深度。掺杂区330的掺杂深度和互联结构350的掺杂深度均大于源极区320的掺杂深度。因此从图3中可以看到阱区310和JFET区域340。
图4为本申请实施例12提供的碳化硅MOSFET晶体管器件在布局方式乙和丙中，有源区沿A-A’剖面线剖开所形成的横截面的示意图。
如图4所示，在布局方式乙和丙中，掺杂区330的掺杂深度等于互联结构350的掺杂深度。掺杂区330的掺杂深度和互联结构350的掺杂深度均大于或等于阱区310的掺杂深度。掺杂区330的掺杂深度和互联结构350的掺杂深度均大于或等于JFET区域340的掺杂深度。掺杂区330的掺杂深度和互联结构350的掺杂深度均大于源极区320的掺杂深度。因此从图4中既看不到阱区310，又看不到JFET区域340。
在图3中所述JFET区域340的宽度使用K’来表示。
图5至图7则是另一个视角下更直观的示意图。在图5至图7中，所述JFET区域340的宽度使用K’’来表示。
图5为本申请实施例12提供的碳化硅MOSFET晶体管器件在布局方式甲中，有源区沿B-B’剖面线剖开所形成的横截面的示意图。如图5所示，在布局方式甲中，掺杂区330的掺杂深度等于互联结构350的掺杂深度。掺杂区330的掺杂深度和互联结构350的掺杂深度均小于阱区310的掺杂深度。掺杂区330的掺杂深度和互联结构350的掺杂深度均小于JFET区域340的掺杂深度。掺杂区330的掺杂深度和互联结构350的掺杂深度均大于源极区320的掺杂深度。
图6为本申请实施例12提供的碳化硅MOSFET晶体管器件在布局方式乙中，有源区沿B-B’剖面线剖开所形成的横截面的示意图。如图6所示，在布局方式乙中，掺杂区330的掺杂深度等于互联结构350的掺杂深度。掺杂区330的掺杂深度和互联结构350的掺杂深度均等于阱区310的掺杂深度。掺杂区330的掺杂深度和互联结构350的掺杂深度均等于JFET区域340的掺杂深度。掺杂区330的掺杂深度和互联结构350的掺杂深度均大于源极区320的掺杂深度。
图7为本申请实施例12提供的碳化硅MOSFET晶体管器件在布局方式丙中，有源区沿B-B’剖面线剖开所形成的横截面的示意图。如图7所示，在布局方式丙中，掺杂区330的掺杂深度等于互联结构350的掺杂深度。掺杂区330的掺杂深度和互联结构350的掺杂深度均大于阱区310的掺杂深度。掺杂区330的掺杂深度和互联结构350的掺杂深度均大于JFET区域340的掺杂深度。掺杂区330的掺杂深度和互联结构350的掺杂深度均大于源极区320的掺杂深度。
互联结构350的掺杂深度可以位于大于等于0.5微米且小于等于2微米的范围之内。
本实施例在相邻的两个元胞结构300之间设计了一个互联结构350，使得相邻的两个元胞结构300通过互联结构350相连接，在浪涌冲击或短路故障发生的瞬间，可以使等离子体迅速地从一个元胞结构300扩散到相邻的元胞结构300中，从而获得载流子浓度和电流密度的均匀分布，避免器件内部发生局部热量集中和温升严重的现象，提高器件的浪涌与短路可靠性。
除此之外，本申请的互联结构350还能降低栅极氧化物中的电场强度，改善碳化硅MOSFET晶体管器件的可靠性。本申请的互联结构350还能降低碳化硅MOSFET晶体管器件的反向恢复电容（Crss/Cgd）和栅电荷（Qg），优化碳化硅MOSFET晶体管器件的动态损耗。
在本申请的一实施例中，所述互联结构350和所述掺杂区330通过离子注入方式同时形成于所述外延层20的顶面。所述互联结构350和所述掺杂区330的掺杂浓度相同。所述互联结构350和所述掺杂区330的掺杂深度相同。
具体地，所述外延层20的顶面为所述外延层20远离衬底10的表面。在本实施例中，所述互联结构350和所述掺杂区330通过离子注入方式同时形成于所述外延层20的顶面，且所述互联结构350和所述掺杂区330的掺杂浓度相同，掺杂深度相同，这样使得所述互联结构350和所述掺杂区330以同一道离子注入工序且同时形成于外延层20的顶面，并不需要额外的工艺手段或设置其他额外的技术设备，不但节省了技术成本和材料成本，而且提高了加工效率。
在本申请的一实施例中，所述JFET区域340通过离子注入方式形成于所述外延层20的顶面。所述JFET区域340的掺杂浓度大于或等于所述外延层20的第一导电类型掺杂浓度。
具体地，相邻的两个元胞结构300的JFET区域340相连，JFET区域340在阱区310边的延长方向上的宽度记为K（图3中JFET区域340用K’来表示，图5-图7中JFET区域340用K’’来表示，这里为了解释方便，统一使用K来表示），可以理解，相邻两个阱区310之间的在阱区310边的延长方向上的距离为2K。K依据碳化硅MOSFET晶体管器件中各结构的掺杂浓度的数值进行设置，以保证碳化硅MOSFET晶体管器件具有较小的导通电阻，并且在阻断模式下，相邻的阱区310可以起到有效的电场屏蔽效应作用，确保碳化硅MOSFET晶体管器件的可靠性。
需要注意的是，JFET区域340在阱区310边的延长方向上的宽度，在后文中为了表述方便，使用“JFET区域340的宽度”来表示，后文出现JFET区域340的宽度，指代的就是JFET区域340在阱区310边的延长方向上的宽度。
JFET区域340的掺杂浓度可以小于外延层20的掺杂浓度，这会使导通电阻上升，因此，本申请的JFET区域340的掺杂浓度大于或等于所述外延层20的第一导电类型掺杂浓度。例如，当外延层20的掺杂浓度为8E15cm-3时，JFET区域310的掺杂浓度如果小于8E15cm-3，就会使导通电阻上升。
外延层20的掺杂浓度位于大于等于3.5E15cm-3且小于等于1E17cm-3的掺杂浓度范围。JFET区域340的掺杂浓度位于大于等于3.5E15cm-3且小于等于5E17cm-3的掺杂浓度范围。
若控制JFET区域340的掺杂浓度不变，K越大，碳化硅MOSFET晶体管器件的导通电阻越低，但阻断状态下栅氧中的电场强度会越高，因此需要根据实际应用场景需求去设置K的数值。
在本申请的一实施例中，所述掺杂区330通过离子注入方式形成于所述阱区310内。
具体地，所述掺杂区330通过离子注入方式形成于所述阱区310内，与阱区310形成连接，且在掺杂区330的上方形成欧姆接触金属（图中未示出）。为了抑制碳化硅MOSFET晶体管器件内部的寄生双极晶体管，欧姆接触金属同时与所述源极区320接触。
所述掺杂区330的掺杂深度并无严格要求。所述掺杂区330的掺杂深度可以大于，等于或小于阱区310的掺杂深度。
在本申请的一实施例中，在与所述阱区310的边311平行的方向上，所述JFET区域340的宽度位于大于等于0.4微米且小于等于3微米之间的数值范围内。
可选地，在一实施例中，所述JFET区域340的宽度K为0.4微米。在一实施例中，所述JFET区域340的宽度K为2.5微米。在一实施例中，所述JFET区域340的宽度为1微米。
在本申请的一实施例中，所述阱区310与所述外延层20为第一PN结，所述阱区310与所述源极区320为第二PN结。
具体地，所述阱区310与所述外延层20构成第一PN结。所述阱区310与所述源极区320构成第二PN结。第一PN结和第二PN结均为同质结。
如图8所示，在本申请的一实施例中，所述有源区30包括多个元胞行360和多个元胞列370。每个元胞行360包括排列为一行的多个元胞结构300。每个元胞列370包括排列为一列的多个元胞结构300。所述多个元胞行360和所述多个元胞列370排布于所述有源区30内形成阵列。
具体地，为了便于理解，本申请所有实施例的附图只是展示了部分数量的元胞结构300，实际碳化硅MOSFET晶体管器件的有源区30内的元胞结构300的数量很多，附图中有源区30内的元胞结构300的数量并不能造成对本申请保护范围的限制。
在本申请的一实施例中，相邻两个元胞列370呈错列排布。
具体地，前述内容已经提及到，所述多个元胞结构300阵列排布于所述外延层20的顶面。错列排布是阵列排布的一种。在图10示出的实施例中，在图11示出的实施例中，在图12示出的实施例中，在图16示出的实施例中，在图21示出的实施例中，以及在图22示出的实施例中，相邻两个元胞列370均呈错列排布。
在本申请的一实施例中，相邻两个元胞列370呈对齐排布。
具体地，对齐排布是阵列排布的一种。在图8示出的实施例中，在图13示出的实施例中，在图14示出的实施例中，在图15示出的实施例中，在图17示出的实施例中，在图18示出的实施例中，在图19示出的实施例中，在图20示出的实施例中，在图23示出的实施例中，在图24示出的实施例中，在图25示出的实施例中，相邻两个元胞列370均呈对齐排布。
如图9所示，在本申请的一实施例中，所述碳化硅MOSFET晶体管器件还包括过渡区40，所述过渡区40通过离子注入方式形成于外延层20的顶面。所述过渡区40设置于所述有源区30的外围，且包围所述有源区30。
具体地，在一种实施方式下，所述过渡区40和掺杂区330和互联结构350都是通过同一步离子注入工序形成于外延层20的顶面，且它们同时形成于外延层20的顶面。
如图9所示，在本申请的一实施例中，靠近所述过渡区40的掺杂区330通过互联结构350与所述过渡区40连接。
在本申请的一实施例中，所述互联结构350为条状。所述互联结构350沿所述互联结构350的长度方向延伸。
具体地，互联结构350的长度方向即互联结构350的最长边的延长方向。
在本申请的一实施例中，所述阱区310在所述外延层20表面的投影形状为多边形。所述互联结构350的长度方向与所述阱区310的边311的延长方向平行或所述互联结构350的长度方向与所述阱区310的边311的延长方向垂直或所述互联结构350的长度方向与所述阱区310的对角线方向平行。
本实施例中，所述阱区310在所述外延层20表面的投影形状为多边形。例如，图8示出的实施例1的阱区310在所述外延层20表面的投影形状为正方形。图10示出的实施例2的阱区310在所述外延层20表面的投影形状为长方形。图22示出的实施例14的阱区310在所述外延层20表面的投影形状为正六边形。图12示出的实施例4的阱区310在所述外延层20表面的投影形状为六边形。
本实施例中，所述互联结构350的长度方向与所述阱区310的边311的延长方向平行或所述互联结构350的长度方向与所述阱区310的边311的延长方向垂直或所述互联结构350的长度方向与所述阱区310的对角线方向平行，因此有3种实施例。
实施例（一）：所述互联结构350的长度方向与所述阱区310的边311的延长方向平行。
具体地，图8示出的实施例1，图10示出的实施例2，图11示出的实施例3，图13示出的实施例5，图14示出的实施例6，图15示出的实施例7，图16示出的实施例8，图17示出的实施例9，以及图18示出的实施例10，都是互联结构350的长度方向与所述阱区310的边311的延长方向平行的实施例。
实施例（二）：所述互联结构350的长度方向与所述阱区310的边311的延长方向垂直。
具体地，图12示出的实施例4，图22示出的实施例14是互联结构350的长度方向与所述阱区310的边311的延长方向垂直的实施例。
实施例（三）：所述互联结构350的长度方向与阱区310的对角线方向平行。
具体地，图19示出的实施例11，图20示出的实施例12，图23示出的实施例15，图24示出的实施例16，图25示出的实施例17，都是互联结构350的长度方向与有阱区310的对角线方向平行的实施例。
除实施例（一），实施例（二）和实施例（三）外，还有一种实施例（四）。
在本申请的一实施例中，即实施例（四），所述阱区310在所述外延层20表面的投影形状为圆形。所述互联结构350的长度方向与所述阱区310的外接正六边形的对角线方向平行。
具体地，图21示出的实施例13，阱区310在所述外延层20表面的投影形状为圆形，所述互联结构350的长度方向与所述阱区310的外接正六边形的对角线方向平行。
在本申请的一实施例中，在每一个元胞结构300内，以该元胞结构300的掺杂区330为起点的互联结构350的数量为2个或4个或6个。这包括实施例（五）实施例（六）和实施例（七）。
实施例（五）
在本申请的一实施例中，在每一个元胞结构300内，以该元胞结构300的掺杂区330为起点的互联结构350的数量为2个。
具体地，图8示出的实施例1，图10示出的实施例2，图11示出的实施例3，图12示出的实施例4，以及图19示出的实施例11，这4个实施例的每一个元胞结构300内的掺杂区330都引出2个互联结构350，即以掺杂区330为起点的互联结构350的数量为2个。
实施例（六）
在本申请的一实施例中，在每一个元胞结构300内，以该元胞结构300的掺杂区330为起点的互联结构350的数量为4个。
具体地，图13示出的实施例5，图14示出的实施例6，图20示出的实施例12，这3个实施例的每一个元胞结构300内的掺杂区330都引出4个互联结构350，即以掺杂区330为起点的互联结构350的数量为4个。
实施例（七）
在本申请的一实施例中，在每一个元胞结构300内，以该元胞结构300的掺杂区330为起点的互联结构350的数量为6个。
具体地，图21示出的实施例13，以及图22示出的实施例14，每一个元胞结构300内的掺杂区330都引出6个互联结构350，即以掺杂区330为起点的互联结构350的数量为6个。
互联结构350的分布密度越大，代表相同有源区30面积（可以称为单位面积）内的互联结构350数量越多，鲁棒性能越高。但是，另一方面互联结构350会牺牲碳化硅MOSFET晶体管器件的JEFT区域340。换言之，互联结构350的分布密度越大，意味着牺牲的碳化硅MOSFET晶体管器件的的导通能力越多，串联电阻越大。因此维持互联结构350的分布密度平均，碳化硅MOSFET晶体管器件整体的鲁棒性好。实施例（五）实施例（六）和实施例（七）就是如此。
本申请还包括以下实施例。
实施例（八）
在本申请的一实施例中，在每一个元胞行360内每相邻的两个元胞结构300中，以一个元胞结构300的掺杂区330为起点的互联结构350的数量为2个，以另一个元胞结构300的掺杂区330为起点的互联结构350的数量为0个。
具体地，在互联结构350的长度方向与所述阱区310的边311的延长方向平行的基础上，请参见图15示出的实施例7的示意图，这就是本实施例的一种实施方式。
如图15所示，在一个元胞行360内选取相邻的两个元胞结构300，可以看到以一个元胞结构300的掺杂区330为起点的互联结构350的数量为2个，以另一个元胞结构300的掺杂区330为起点的互联结构350的数量为0个。
图16示出的实施例8，图23示出的实施例15也是本实施例下的两种实施方式。
实施例（九）
在本申请的一实施例中，在每一个元胞列370内每相邻的两个元胞结构300中，以一个元胞结构300的掺杂区330为起点的互联结构350的数量为4个，以另一个元胞结构300的掺杂区330为起点的互联结构350的数量为2个。
具体地，在互联结构350的长度方向与所述阱区310的边311的延长方向平行的基础上，请参见图17示出的实施例9的示意图，这就是本实施例的一种实施方式。
如图17所示，在一个元胞列370内选取相邻的两个元胞结构300，可以看到以一个元胞结构300的掺杂区330为起点的互联结构350的数量为4个，以另一个元胞结构300的掺杂区330为起点的互联结构350的数量为2个。
图24示出的实施例16也是本实施例下的一种实施方式。
实施例（十）
在本申请的一实施例中，在相邻的两个元胞行360中，一个元胞行360内每相邻的两个元胞结构300中，以一个元胞结构300的掺杂区330为起点的互联结构350的数量为4个，以另一个元胞结构300的掺杂区330为起点的互联结构350的数量为2个。另一个元胞行360内每相邻的两个元胞结构300中，以一个元胞结构300的掺杂区330为起点的互联结构350的数量为2个，以另一个元胞结构300的掺杂区330为起点的互联结构350的数量为0个。
具体地，在互联结构350的长度方向与所述阱区310的边311的延长方向平行的基础上，请参见图18示出的实施例10的示意图，这就是本实施例的一种实施方式。
如图18所示，选取相邻的两个元胞行360，即元胞行X和元胞行Y。
在元胞行X内选取相邻的两个元胞结构300，可以看到以一个元胞结构300的掺杂区330为起点的互联结构350的数量为4个，以另一个元胞结构300的掺杂区330为起点的互联结构350的数量为2个。
在元胞行Y选取相邻的两个元胞结构300，可以看到以一个元胞结构300的掺杂区330为起点的互联结构350的数量为2个，以另一个元胞结构300的掺杂区330为起点的互联结构350的数量为0个。
实施例（十一）
在本申请的一实施例中，在每一个元胞行360内每相邻的两个元胞结构300中，以一个元胞结构300的掺杂区330为起点的互联结构350的数量为4个，以另一个元胞结构300的掺杂区330为起点的互联结构350的数量为0个。
具体地，在互联结构350的长度方向与有源区30的对角线方向平行的基础上，请参见图25示出的实施例17的示意图，这就是本实施例的一种实施方式。
如图25所示，在一个元胞行360内选取相邻的两个元胞结构300，可以看到以一个元胞结构300的掺杂区330为起点的互联结构350的数量为4个，以另一个元胞结构300的掺杂区330为起点的互联结构350的数量为0个。
在本申请的一实施例中，元胞结构300的形状为正方形。在图8，图11，图13，图15，图16，图17，图18，图19，图20，图23，图24，图25所展示的实施例中，元胞结构300的形状为正方形。
在本申请的一实施例中，元胞结构300的形状为圆形。在图21所展示的实施例中，元胞结构300的形状为圆形。
在本申请的一实施例中，元胞结构300的形状为正六边形。在图22所展示的实施例中，元胞结构300的形状为正六边形。
在本申请的一实施例中，元胞结构300的形状为非正多边形。在图10，图12，图14所展示的实施例中，元胞结构300的形状为非正多边形。
图26为具有不同元胞结构设计的碳化硅MOSFET晶体管器件，在不同母线电压（400V/600V/800V）下的短路测试数据。
如图26所示，器件A为不含本申请的互联结构350的正六边形元胞碳化硅MOSFET晶体管器件，器件B为含本申请的互联结构350的正六边形元胞碳化硅MOSFET晶体管器件，器件C为含本申请的互联结构350的正方形元胞碳化硅MOSFET晶体管器件。图26中横轴为母线电压，单位为伏特（V）。图26中左边的纵轴为短路承受时间，单位为微秒（μs）。短路承受时间，即在一定的短路实验条件下，保证器件不失效的最长的短路脉冲宽度。图26中右边的纵轴为短路承受能量，单位为焦耳（J）。短路承受能量，即在一定的短路实验条件下，保证器件不失效的最大短路能量。
根据图26我们可以得到数据证实后的结论：
本申请提供的互联结构350能够有效地增强器件的短路承受能力。在不同母线电压下，器件B的短路承受时间相较于器件A分别提升了60%（参见图26中的60%increase）、67%（参图26中的67%increase）和33%（参图26中的33%increase）。
本申请所提供出的互联结构350，可以帮助降低器件短路峰值电流，增加器件短路鲁棒性，进而平衡器件的面积利用率和鲁棒性，使得二者兼顾。
本发明实施例中，第一导电类型可以为N型，第二导电类型可以为P型。在其它实施例中，第一导电类型也可以为P型，第二导电类型也可以为N型。
以上所述实施例的各技术特征可以进行任意的组合，各方法步骤也并不做执行顺序的限制，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。
Claims (14)
1.一种碳化硅MOSFET晶体管器件，其特征在于，包括：
衬底(10)，所述衬底(10)具有第一导电类型；
外延层(20)，所述外延层(20)设置于所述衬底(10)之上，且所述外延层(20)具有第一导电类型；
有源区(30)，形成于所述外延层(20)的顶面；
所述有源区(30)包括：
多个元胞结构(300)，所述多个元胞结构(300)阵列排布于所述外延层(20)的顶面；所述元胞结构(300)的形状为圆形或多边形；
每一个元胞结构(300)包括：
阱区(310)，所述阱区(310)具有第二导电类型；
源极区(320)，高掺杂第一导电类型，位于所述阱区(310)内；
掺杂区(330)，设置于所述阱区(310)内，高掺杂第二导电类型；所述源极区(320)位于所述掺杂区(330)的四周；
JFET区域(340)，设置于所述阱区(310)的四周；在一直线方向上，两个相邻的元胞结构(300)的JFET区域(340)相接；
每一个元胞结构(300)的掺杂区(330)和与该元胞结构(300)相邻的N个元胞结构(300)的掺杂区(330)通过互联结构(350)分别相互连接，N为自然数，且至少存在一对掺杂区(330)相互连接的元胞结构(300)；
其中，所述互联结构(350)和所述掺杂区(330)通过离子注入方式同时形成于所述外延层(20)的顶面，连接两个相邻的元胞结构(300)，且横跨相邻的两个JFET区域(340)，所述互联结构(350)的导电类型与掺杂区(330)的导电类型相同，所述互联结构(350)和所述掺杂区(330)的掺杂浓度相同，掺杂深度相同。
2.根据权利要求1所述的碳化硅MOSFET晶体管器件，其特征在于，所述有源区(30)包括：
多个元胞行(360)，每个元胞行(360)包括排列为一行的多个元胞结构(300)；
多个元胞列(370)，每个元胞列(370)包括排列为一列的多个元胞结构(300)；
所述多个元胞行(360)和所述多个元胞列(370)排布于所述有源区(30)内形成阵列。
3.根据权利要求2所述的碳化硅MOSFET晶体管器件，其特征在于，相邻两个元胞列(370)呈错列排布。
4.根据权利要求2所述的碳化硅MOSFET晶体管器件，其特征在于，相邻两个元胞列(370)呈对齐排布。
5.根据权利要求2所述的碳化硅MOSFET晶体管器件，其特征在于，还包括：
过渡区(40)，通过离子注入方式形成于外延层(20)的顶面；所述过渡区(40)设置于所述有源区(30)的外围，且包围所述有源区(30)。
6.根据权利要求5所述的碳化硅MOSFET晶体管器件，其特征在于，靠近所述过渡区(40)的掺杂区(330)通过互联结构(350)与所述过渡区(40)连接。
7.根据权利要求1所述的碳化硅MOSFET晶体管器件，其特征在于，所述互联结构(350)为条状，沿所述互联结构(350)的长度方向延伸。
8.根据权利要求1所述的碳化硅MOSFET晶体管器件，其特征在于，所述阱区(310)在所述外延层(20)表面的投影形状为多边形，所述互联结构(350)的长度方向与所述阱区(310)的边(311)的延长方向平行或所述互联结构(350)的长度方向与所述阱区(310)的边(311)的延长方向垂直或所述互联结构(350)的长度方向与所述阱区(310)的对角线方向平行。
9.根据权利要求1所述的碳化硅MOSFET晶体管器件，其特征在于，所述阱区(310)在所述外延层(20)表面的投影形状为圆形，所述互联结构(350)的长度方向与所述阱区(310)的外接正六边形的对角线方向平行。
10.根据权利要求1所述的碳化硅MOSFET晶体管器件，其特征在于，在每一个元胞结构(300)内，以该元胞结构(300)的掺杂区(330)为起点的互联结构(350)的数量为2个或4个或6个。
11.根据权利要求2所述的碳化硅MOSFET晶体管器件，其特征在于，在每一个元胞行(360)内每相邻的两个元胞结构(300)中，以一个元胞结构(300)的掺杂区(330)为起点的互联结构(350)的数量为2个，以另一个元胞结构(300)的掺杂区(330)为起点的互联结构(350)的数量为0个。
12.根据权利要求2所述的碳化硅MOSFET晶体管器件，在每一个元胞列(370)内每相邻的两个元胞结构(300)中，以一个元胞结构(300)的掺杂区(330)为起点的互联结构(350)的数量为4个，以另一个元胞结构(300)的掺杂区(330)为起点的互联结构(350)的数量为2个。
13.根据权利要求2所述的碳化硅MOSFET晶体管器件，在相邻的两个元胞行(360)中，一个元胞行(360)内每相邻的两个元胞结构(300)中，以一个元胞结构(300)的掺杂区(330)为起点的互联结构(350)的数量为4个，以另一个元胞结构(300)的掺杂区(330)为起点的互联结构(350)的数量为2个，另一个元胞行(360)内每相邻的两个元胞结构(300)中，以一个元胞结构(300)的掺杂区(330)为起点的互联结构(350)的数量为2个，以另一个元胞结构(300)的掺杂区(330)为起点的互联结构(350)的数量为0个。
14.根据权利要求2所述的碳化硅MOSFET晶体管器件，其特征在于，在每一个元胞行(360)内每相邻的两个元胞结构(300)中，以一个元胞结构(300)的掺杂区(330)为起点的互联结构(350)的数量为4个，以另一个元胞结构(300)的掺杂区(330)为起点的互联结构(350)的数量为0个。
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