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CN115548088A - 一种半导体器件 - Google Patents

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CN115548088A
CN115548088A CN202210943107.4A CN202210943107A CN115548088A CN 115548088 A CN115548088 A CN 115548088A CN 202210943107 A CN202210943107 A CN 202210943107A CN 115548088 A CN115548088 A CN 115548088A
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CN
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region
area
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CN202210943107.4A
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朱袁正
黄薛佺
杨卓
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Wuxi NCE Power Co Ltd
Original Assignee
Wuxi NCE Power Co Ltd
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Abstract

本发明提供一种半导体器件，包括：P型衬底，在P型衬底上设有N型掺杂外延层，在N型掺杂外延层上设有高压区和低压区，在高压区与低压区之间设有高低压结终端区，在低压区和高低压结终端区之间设有第一P型隔离柱，在高压区和高低压结终端区之间设有第二P型隔离柱，在第一P型隔离柱上连接第二P型隔离柱，所述第一P型隔离柱和第二P型隔离柱形成一个或多个封闭区域，高压器件设置在所述封闭区域中。所述高压器件为JFET器件、LDMOS器件、LIGBT器件、功率二极管器件中的一种或多种。本发明提高了芯片面积的利用率，从而降低了集成电路的成本。

Description

一种半导体器件
技术领域
本发明涉及一种半导体器件，尤其是一种易于集成的功率半导体器件。
背景技术
随着集成电路技术的日新月异，集成电路也日益朝着高密度，高性能，高可靠性等方向发展。
高密度要求集成电路中能够集成多种不同电路与器件，充分利用集成电路的有限面积来实现尽可能多的功能。对于集成电路尤其是模拟集成电路而言，芯片内部一般被分为高压区，低压区以及将高压区及低压区隔离的高低压结终端区。有些更为复杂的模拟电路，由于各个区域的工作电压不同，整个芯片还会被分为更多的电压工作区，不同的电压工作区之间都需要设置合适的隔离。
目前常用的适用于单芯片集成芯片内部的隔离技术有PN结隔离和SOI隔离技术，其中，由于PN结隔离技术实现了成本和性能之间的最佳折衷，因此PN结隔离技术是功率集成电路中应用最为广泛的隔离技术。然而，当PN结隔离技术用于较高电压的隔离时，往往需要较大的面积来承担高压，这就与集成电路高密度的发展需要相矛盾。
发明内容
本发明的目的是克服现有技术中存在的PN结隔离占用面积过大和集成电路高密度的发展需要相矛盾的问题，提供一种新型半导体器件，本发明器件能够充分利用高低压结终端区面积来制备各类功率器件，提高芯片面积的利用率，提升集成电路的密度，从而降低集成电路的成本。
为实现以上技术目的，本发明采用的技术方案是：
本发明的实施例提出一种半导体器件，包括：P型衬底，在P型衬底上设有N型掺杂外延层，在N型掺杂外延层上设有高压区和低压区，在高压区与低压区之间设有高低压结终端区，在低压区和高低压结终端区之间设有第一P型隔离柱，在高压区和高低压结终端区之间设有第二P型隔离柱，在第一P型隔离柱上连接第二P型隔离柱，所述第一P型隔离柱和第二P型隔离柱形成一个或多个封闭区域，高压器件设置在所述封闭区域中。
所述高压器件为JFET器件、LDMOS器件、LIGBT器件、功率二极管器件中的一种或多种。
本发明的实施例还提出一种半导体器件的制作方法，包括以下步骤：
步骤一：选取P型衬底材料，利用掩膜窗口注入硼离子并退火形成P型埋层；
步骤二：在所述P型衬底上生长N型掺杂的外延层，所述P型埋层由于高温向上扩散，利用掩膜窗口，借助离子注入的方式选择性注入P型深阱并退火；
步骤三：在硅表面生长一层氮化硅，利用掩膜窗口刻蚀出场氧化层区域，在表面没有氮化硅覆盖的区域氧化生长场氧化层；
步骤四：在器件表面生长栅极氧化层并淀积栅极多晶硅，利用掩膜窗口刻蚀掉多余的栅极氧化层和栅极多晶硅；
步骤五：利用掩膜窗口分别注入重掺杂的N型高浓度接触和P型高浓度接触形成栅极、源极和漏极；
步骤六：淀积绝缘介质层，然后在绝缘介质层上选择性刻蚀出通孔，接着淀积金属并选择性刻蚀金属，形成源极金属、漏极金属、栅极金属；
本发明的实施例还一种半导体器件的制作方法，包括以下步骤：
步骤一：选取P型衬底材料，利用掩膜窗口注入硼离子并退火形成P型埋层；
步骤二：在所述P型衬底上生长N型掺杂的外延层，所述P型埋层由于高温向上扩散，利用掩膜窗口，借助离子注入的方式选择性注入P型深阱并退火；
步骤三：在所述N型掺杂的外延层上选择性刻蚀出纵向沟槽，在所述纵向沟槽中生长氧化层，并淀积多晶硅将沟槽填满形成栅极多晶硅；
步骤四：在硅表面生长一层氮化硅，利用掩膜窗口刻蚀出场氧化层区域，在表面没有氮化硅覆盖的区域氧化生长场氧化层；
步骤五：利用掩膜窗口分别注入重掺杂的N型高浓度接触和P型高浓度接触形成栅极、源极和漏极；
步骤六：淀积绝缘介质层，然后在绝缘介质层上选择性刻蚀出通孔，接着淀积金属并选择性刻蚀金属，形成源极金属、漏极金属、栅极金属。
上述两种制作方法中，步骤二中，离子注入时，借助离子注入的方式选择性注入P型区域和P型深阱并退火。
与现有技术相比，本发明的主要优点如下：
集成电路尤其是功率集成电路往往需要集成功率器件来实现高电压，大电流的应用需要。对于传统集成电路而言，集成电路内部分别设计了低压区、高压区以及负责高压区和低压区隔离的高低压结终端区，其中，如果高压区和低压区的电压差过高，高低压结终端区可能会占用较大的面积来承担耐压。本发明充分利用了高低压结终端的面积制作各类功率半导体器件，使得功率半导体器件不占用芯片额外面积，提高了芯片面积的利用率，从而降低了集成电路的成本。
附图说明
附图1为本发明结构的版图示意图；
附图2为本发明结构中高压器件为JFET时不设置P型区域的第一种沿AA’的剖面结构图；
附图3为本发明结构中高压器件为JFET时的第二种沿AA’的剖面结构图；
附图4为本发明结构中高压器件为JFET时的第三种沿AA’的剖面结构图；
附图5为本发明结构中高压器件为JFET时的第四种沿AA’的剖面结构图；
附图6为本发明结构中高压器件为JFET时的第五种沿AA’的三维结构图；
附图7为本发明结构中高压器件为JFET时的第六种沿AA’的三维结构图；
附图8为本发明结构中高压器件为LDMOS时沿AA’的剖面结构图；
附图9为本发明结构中高压器件为LIGBT时沿AA’的剖面结构图；
附图10为本发明结构中高压器件为功率二极管时沿AA’的剖面结构图；
附图11为本发明制作方法中注入P型埋层后的剖面结构图；
附图12为本发明制作方法中形成P型埋层、P型区域、P型深阱后的剖面结构图；
附图13为本发明制作方法中形成场氧化层后的剖面结构图；
附图14为本发明制作方法中形成栅极多晶硅后的剖面结构图；
附图15为本发明制作方法中形成N型高浓度接触和P型高浓度接触后的剖面结构图；
附图16为本发明沟槽栅JFET制作方法中形成纵向沟槽后的剖面结构图；
附图17为本发明沟槽栅JFET制作方法中形成场氧化层后的剖面结构图；
附图18为本发明沟槽栅JFET制作方法中形成N型高浓度接触和P型高浓度接触后的剖面结构图；
附图19为本发明结构中有单个高压器件的版图结构；
附图20为本发明结构中有多个高压器件的版图结构；
附图标记说明：001—P型衬底；002—P型埋层；003—P型区域；004—P型深阱；005—N型高浓度接触；006—P型高浓度接触；008—N型掺杂外延层；010—栅极氧化层；011—源极金属；012—栅极多晶硅；013—漏极金属；014—栅极金属；015—发射极金属；016—集电极金属；017—阳极金属；018—阴极金属；020—纵向沟槽；110—高压区；120—高低压结终端区；130a—第一P型隔离柱； 130b—第二P型隔离柱；140—低压区；Ⅰ—第一高压器件；Ⅱ—第二高压器件；Ⅲ—第三高压器件。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本发明。
为了使本领域技术人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
本发明的实施例提供一种半导体器件结构，参考图1，P型衬底001，在P型衬底001上设有N型掺杂外延层008，在N型掺杂外延层008上设有高压区110和低压区140，在高压区110与低压区140之间设有高低压结终端区120，在低压区140和高低压结终端区120之间设有第一P型隔离柱130a，在高压区110和高低压结终端区120之间设有第二P型隔离柱130b，在第一P型隔离柱130a上连接第二P型隔离柱130b，所述第一P型隔离柱130a和第二P型隔离柱130b形成一个或多个封闭区域，在各封闭区域中分别设有高压器件。
在图1所示的例子中，所述第一P型隔离柱130a和第二P型隔离柱130b形成有三个封闭区域，三个封闭区域中分别设有第一高压器件Ⅰ、第二高压器件Ⅱ和第三高压器件III；在图19所示的例子中，所述第一P型隔离柱130a和第二P型隔离柱130b形成有一个封闭区域，在该一个封闭区域中设有第一第一高压器件Ⅰ；在图20所示的例子中，所述第一P型隔离柱130a和第二P型隔离柱130b形成有四个封闭区域，四个封闭区域中分别设有第一高压器件Ⅰ、第二高压器件Ⅱ、第三高压器件III和第四高压器件IV；
上述高压器件Ⅰ、Ⅱ、III可以为JFET、LDMOS、LIGBT或高压功率二极管的一种，其中JFET器件又有多种结构，本实施例的高压器件可以为相同类型的高压器件，也可以是不同类型的高压器件；
不同高压器件的面积可以根据实际需求变化，P型隔离柱隔离的封闭区域面积可根据高压器件的面积变化而变化；
在一个实施例中，如图2所示，所述高压器件为JFET器件，包括P型衬底001，所述第一P型隔离柱130a和第二P型隔离柱130b均包括自下而上依次设置的P型埋层002和P型深阱004；P型埋层002位于N型掺杂外延层008和P型衬底001交界处，所述P型埋层002通过P型深阱004引到表面；其中第一P型隔离柱130a的P型深阱004通过P型高浓度接触006与栅极金属014相连；第一P型隔离柱130a和第二P型隔离柱130b之间的N型掺杂外延层008区域作为高压器件的漂移区，在漂移区中靠近栅极金属014的一侧设有N型高浓度接触005与源极金属011相连，远离栅极金属014的另一侧设有N型高浓度接触005与漏极金属013相连，在所述N型掺杂外延层008的上方设有场氧化层，在场氧化层上方靠源极金属011朝中间的一侧设有栅极多晶硅012，栅极多晶硅012和场氧化层之间设有栅极氧化层010；在栅极多晶硅012下方的N型掺杂外延层008和P型衬底001交界处还设有岛型的P型埋层002；
在一个实施例中，如图3所示，所述高压器件为JFET器件，包括P型衬底001，所述第一P型隔离柱130a和第二P型隔离柱130b均包括自下而上依次设置的P型埋层002、P型区域003和P型深阱004；P型埋层002位于N型掺杂外延层008和P型衬底001交界处，所述P型埋层002通过P型区域003和P型深阱004引到表面；其中第一P型隔离柱130a的P型深阱004通过P型高浓度接触006与栅极金属014相连；第一P型隔离柱130a和第二P型隔离柱130b之间的N型掺杂外延层008区域作为高压器件的漂移区，在漂移区中靠近栅极金属014的一侧设有N型高浓度接触005与源极金属011相连，远离栅极金属014的另一侧设有N型高浓度接触005与漏极金属013相连，在所述N型掺杂外延层008的上方设有场氧化层，在场氧化层上方靠源极金属011朝中间的一侧设有栅极多晶硅012，栅极多晶硅012和场氧化层之间设有栅极氧化层010；在栅极多晶硅012下方的N型掺杂外延层008和P型衬底001交界处还设有岛型的P型埋层002，所述岛型的P型埋层002上方设有P型区域003；
在一个实施例中，如图4所示，所述高压器件为JFET器件，包括P型衬底001，所述第一P型隔离柱130a和第二P型隔离柱130b均包括自下而上依次设置的P型埋层002、P型区域003和P型深阱004；P型埋层002位于N型掺杂外延层008和P型衬底001交界处，所述P型埋层002通过P型区域003和P型深阱004引到表面；其中第一P型隔离柱130a的P型深阱004通过P型高浓度接触006与栅极金属014相连；第一P型隔离柱130a和第二P型隔离柱130b之间的N型掺杂外延层008区域作为高压器件的漂移区，在漂移区中靠近栅极金属014的一侧设有N型高浓度接触005与源极金属011相连，远离栅极金属014的另一侧设有N型高浓度接触005与漏极金属013相连，在所述N型掺杂外延层008的上方设有场氧化层，在场氧化层上方靠源极金属011朝中间的一侧设有栅极多晶硅012，栅极多晶硅012和场氧化层之间设有栅极氧化层010；其中，第一P型隔离柱130a的P型埋层002、P型区域003均横向向中间延伸至栅极多晶硅012下方；
在一个实施例中，如图5所示，所述高压器件为JFET器件，包括P型衬底001，所述第一P型隔离柱130a和第二P型隔离柱130b均包括自下而上依次设置的P型埋层002、P型区域003和P型深阱004；P型埋层002位于N型掺杂外延层008和P型衬底001交界处，所述P型埋层002通过P型区域003和P型深阱004引到表面；其中第一P型隔离柱130a的P型深阱004通过P型高浓度接触006与栅极金属014相连；第一P型隔离柱130a和第二P型隔离柱130b之间的N型掺杂外延层008区域作为高压器件的漂移区，在漂移区中靠近栅极金属014的一侧设有N型高浓度接触005与源极金属011相连，远离栅极金属014的另一侧设有N型高浓度接触005与漏极金属013相连，在所述N型掺杂外延层008的上方设有场氧化层；在漂移区中靠近源极金属011朝中间的一侧设有纵向沟槽020，所述纵向沟槽020内设有由氧化层包裹的栅极多晶硅012；栅极多晶硅012下方的N型掺杂外延层008和P型衬底001交界处还设有岛型的P型埋层002，所述岛型的P型埋层002上方设有P型区域003；
在一个实施例中，如图6所示，所述高压器件为JFET器件，包括P型衬底001，所述第一P型隔离柱130a和第二P型隔离柱130b均包括自下而上依次设置的P型埋层002、P型区域003和P型深阱004；P型埋层002位于N型掺杂外延层008和P型衬底001交界处，所述P型埋层002通过P型区域003和P型深阱004引到表面；其中第一P型隔离柱130a的P型深阱004通过P型高浓度接触006与栅极金属014相连；第一P型隔离柱130a和第二P型隔离柱130b之间的N型掺杂外延层008区域作为高压器件的漂移区，在漂移区中靠近栅极金属014的一侧设有N型高浓度接触005与源极金属011相连，远离栅极金属014的另一侧设有N型高浓度接触005与漏极金属013相连，在所述N型掺杂外延层008的上方设有场氧化层；在漂移区中靠近源极金属011朝中间的一侧设有纵向沟槽020，所述纵向沟槽020内设有由氧化层包裹的栅极多晶硅012；所述纵向沟槽020在Y方向上间隔分布；
在一个实施例中，如图7所示，所述高压器件为JFET器件，包括P型衬底001，所述第一P型隔离柱130a和第二P型隔离柱130b均包括自下而上依次设置的P型埋层002、P型区域003和P型深阱004；P型埋层002位于N型掺杂外延层008和P型衬底001交界处，所述P型埋层002通过P型区域003和P型深阱004引到表面；其中第一P型隔离柱130a的P型深阱004通过P型高浓度接触006与栅极金属014相连；第一P型隔离柱130a和第二P型隔离柱130b之间的N型掺杂外延层008区域作为高压器件的漂移区，在漂移区中靠近栅极金属014的一侧设有N型高浓度接触005与源极金属011相连，远离栅极金属014的另一侧设有N型高浓度接触005与漏极金属013相连，在所述N型掺杂外延层008的上方设有场氧化层；在漂移区中靠近源极金属011朝中间的一侧自N型掺杂外延层008和P型衬底001交界处而上依次设有沿Y方向间隔分布的P型埋层002、P型区域003和P型深阱004；
需要说明的是，在图6和图7中栅极金属014、源极金属011和漏极金属013未画出，可参考图2～图5；
在一个实施例中，如图8所示，所述高压器件为LDMOS器件，包括P型衬底001，所述第一P型隔离柱130a和第二P型隔离柱130b均包括自下而上依次设置的P型埋层002、P型区域003和P型深阱004；P型埋层002位于N型掺杂外延层008和P型衬底001交界处，所述P型埋层002通过P型区域003和P型深阱004引到表面；其中第一P型隔离柱130a的P型深阱004表面设有P型高浓度接触006和N型高浓度接触005并与源极金属011相连；第一P型隔离柱130a和第二P型隔离柱130b之间的N型掺杂外延层008区域作为高压器件的漂移区；所述N型掺杂外延层008的上方设有场氧化层；栅极多晶硅012自第一P型隔离柱130a的P型深阱004表面的N型高浓度接触005上方向中间延伸至漂移区的场氧化层一端上方，在栅极多晶硅012下方还设有栅极氧化层010；在漂移区远离源极金属011的另一侧设有N型高浓度接触005与漏极金属013相连；
在一个实施例中，如图9所示，所述高压器件为LIGBT器件，包括P型衬底001，所述第一P型隔离柱130a和第二P型隔离柱130b均包括自下而上依次设置的P型埋层002、P型区域003和P型深阱004；P型埋层002位于N型掺杂外延层008和P型衬底001交界处，所述P型埋层002通过P型区域003和P型深阱004引到表面；其中第一P型隔离柱130a的P型深阱004表面设有P型高浓度接触006和N型高浓度接触005并与发射极金属015相连；第一P型隔离柱130a和第二P型隔离柱130b之间的N型掺杂外延层008区域作为高压器件的漂移区；所述N型掺杂外延层008的上方设有场氧化层；栅极多晶硅012自第一P型隔离柱130a的P型深阱004表面的N型高浓度接触005上方向中间延伸至漂移区的场氧化层一端上方，在栅极多晶硅012下方还设有栅极氧化层010；在漂移区远离发射极金属015的另一侧设有N型高浓度接触005与集电极金属016相连；
在一个实施例中，如图10所示，所述高压器件为功率二极管器件，包括P型衬底001，所述第一P型隔离柱130a和第二P型隔离柱130b均包括自下而上依次设置的P型埋层002、P型区域003和P型深阱004；P型埋层002位于N型掺杂外延层008和P型衬底001交界处，所述P型埋层002通过P型区域003和P型深阱004引到表面；其中第一P型隔离柱130a的P型深阱004表面设有P型高浓度接触006并与阳极金属017相连；第一P型隔离柱130a和第二P型隔离柱130b之间的N型掺杂外延层008区域作为高压器件的漂移区；在漂移区远离阳极金属017的另一侧设有N型高浓度接触005与阴极金属018相连；
如图11～图15所示，本发明的实施例还提出一种半导体器件的制作方法，包括以下步骤：
步骤一：选取P型衬底001材料，利用掩膜窗口注入硼离子并退火形成P型埋层002；
步骤二：在所述P型衬底001上生长N型掺杂的外延层008，所述P型埋层002由于高温向上扩散，利用掩膜窗口，借助离子注入的方式选择性注入P型区域003和P型深阱004并退火；
步骤三：在硅表面生长一层氮化硅，利用掩膜窗口刻蚀出场氧化层区域，在表面没有氮化硅覆盖的区域氧化生长场氧化层；
步骤四：在器件表面生长栅极氧化层010并淀积栅极多晶硅012，利用掩膜窗口刻蚀掉多余的栅极氧化层010和栅极多晶硅012；
步骤五：利用掩膜窗口分别注入重掺杂的N型高浓度接触005和P型高浓度接触006形成栅极、源极和漏极；
步骤六：淀积绝缘介质层，然后在绝缘介质层上选择性刻蚀出通孔，接着淀积金属并选择性刻蚀金属，形成源极金属011、漏极金属013、栅极金属014；
可选地，参照图2，P型深阱004可直接与P型埋层002连接，上述实施例在器件制备时不再注入P型区域003。
如图16～图18所示，本发明的实施例还提出一种半导体器件的制作方法，包括以下步骤：
步骤一：选取P型衬底001材料，利用掩膜窗口注入硼离子并退火形成P型埋层002；
步骤二：在所述P型衬底001上生长N型掺杂的外延层008，所述P型埋层002由于高温向上扩散，利用掩膜窗口，借助离子注入的方式选择性注入P型区域003和P型深阱004并退火；
步骤三：在所述N型掺杂的外延层008上选择性刻蚀出纵向沟槽020，在所述纵向沟槽020中生长氧化层，并淀积多晶硅将沟槽填满形成栅极多晶硅012；
步骤四：在硅表面生长一层氮化硅，利用掩膜窗口刻蚀出场氧化层区域，在表面没有氮化硅覆盖的区域氧化生长场氧化层；
步骤五：利用掩膜窗口分别注入重掺杂的N型高浓度接触005和P型高浓度接触006形成栅极、源极和漏极；
步骤六：淀积绝缘介质层，然后在绝缘介质层上选择性刻蚀出通孔，接着淀积金属并选择性刻蚀金属，形成源极金属011、漏极金属013、栅极金属014。
可选地，参照图2，P型深阱004可直接与P型埋层002连接，上述实施例在器件制备时不再注入P型区域003。
最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (1)

1.一种半导体器件，包括：P型衬底(001)，在P型衬底(001)上设有N型掺杂外延层(008)，在N型掺杂外延层(008)上设有高压区(110)和低压区(140)，在高压区(110)与低压区(140)之间设有高低压结终端区(120)，其特征在于，在低压区(140)和高低压结终端区(120)之间设有第一P型隔离柱(130a)，在高压区(110)和高低压结终端区(120)之间设有第二P型隔离柱(130b)，在第一P型隔离柱(130a)上连接第二P型隔离柱(130b)，所述第一P型隔离柱(130a)和第二P型隔离柱(130b)形成一个或多个封闭区域，高压器件设置在所述封闭区域中；
所述高压器件为功率二极管器件，包括P型衬底(001)，所述第一P型隔离柱(130a)和第二P型隔离柱(130b)均包括自下而上依次设置的P型埋层(002)、P型区域(003)和P型深阱(004)；P型埋层(002)位于N型掺杂外延层(008)和P型衬底(001)交界处，所述P型埋层(002)通过P型区域(003)和P型深阱(004)引到表面；其中第一P型隔离柱(130a)的P型深阱(004)表面设有P型高浓度接触(006)并与阳极金属(017)相连；第一P型隔离柱(130a)和第二P型隔离柱(130b)之间的N型掺杂外延层(008)区域作为高压器件的漂移区；在漂移区远离阳极金属(017)的另一侧设有N型高浓度接触(005)与阴极金属(018)相连。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0738011B1 (en) * 1995-04-12 2014-12-10 Fuji Electric Co., Ltd. High voltage integrated circuit, high voltage junction terminating structure, and high voltage MIS transistor
KR101078757B1 (ko) * 2004-04-27 2011-11-02 페어차일드코리아반도체 주식회사 고전압 접합 커패시터 및 고전압 수평형 디모스트랜지스터를 포함하는 고전압 게이트 드라이버 집적회로
KR101146972B1 (ko) * 2005-03-16 2012-05-22 페어차일드코리아반도체 주식회사 고내압 다이오드를 갖는 고전압 집적회로 장치
JP2008166431A (ja) * 2006-12-27 2008-07-17 Sony Corp 接合型電界効果トランジスタ及びその製造方法及び半導体装置
CN101840935B (zh) * 2010-05-17 2012-02-29 电子科技大学 Soi横向mosfet器件
US9373619B2 (en) * 2011-08-01 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage resistor with high voltage junction termination
CN104835837B (zh) * 2015-06-05 2017-07-28 杭州士兰微电子股份有限公司 高压半导体器件及其制造方法
US10079294B2 (en) * 2016-06-28 2018-09-18 Texas Instruments Incorporated Integrated JFET structure with implanted backgate

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