[go: up one dir, main page]

CN115516645B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN115516645B
CN115516645B CN202080100601.3A CN202080100601A CN115516645B CN 115516645 B CN115516645 B CN 115516645B CN 202080100601 A CN202080100601 A CN 202080100601A CN 115516645 B CN115516645 B CN 115516645B
Authority
CN
China
Prior art keywords
layer
channel
heterojunction
film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202080100601.3A
Other languages
English (en)
Other versions
CN115516645A (zh
Inventor
斋藤尚史
滝口雄贵
宇佐美茂佳
山田高宽
中村茉里香
柳生荣治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN115516645A publication Critical patent/CN115516645A/zh
Application granted granted Critical
Publication of CN115516645B publication Critical patent/CN115516645B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/83—FETs having PN junction gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/051—Manufacture or treatment of FETs having PN junction gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/343—Gate regions of field-effect devices having PN junction gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

源极层(13)设置在由氮化物系半导体构成的第一p型层(12)之上，包含具有电子作为载流子的半导体区域。漏极层(14)在第一p型层(12)之上从源极层(13)空出间隔且在第一方向上相向，包含具有电子作为载流子的半导体区域。沟道结构(SR)在第一p型层(12)之上设置在源极层(13)和漏极层(14)之间，在与第一方向正交的第二方向上交替地配置沟道区域(CN)和栅极区域(GT)。沟道结构(SR)包含的沟道层(15)构成沟道区域(CN)的至少一部分，由氮化物系半导体构成。沟道结构(SR)包含的栅极层(16)构成栅极区域(GT)的至少一部分，电连接栅极电极(19)和第一p型层(12)。

Description

半导体装置
技术领域
本公开涉及半导体装置，特别涉及可在微波波段中动作的半导体装置。
背景技术
在以往的使用了氮化物系半导体的晶体管中，例如，已知能够通过利用高电子迁移率晶体管(HEMT：High Electron Mobility Transistor)结构等，实现可在微波波段等高频率中以高输出进行动作的半导体装置(例如，参照下述的非专利文献1)。
现有技术文献
非专利文献
非专利文献1：G.H.Jessen等，“Short-Channel Effect Limitations on High-Frequency Operation of AlGaN/GaN HEMTs for T-Gate Devices”，IEEE电子设备会报(IEEE Trans.Electron Devices)，卷54，第2589-2597页，2007年9月
发明内容
发明要解决的课题
为了使上述那样的半导体装置以更高频率且更高输出进行动作，缩短栅极长度是重要的。然而，如上述文献所记载，如果缩短栅极长度，则有发生被称为短沟道效应的现象而泄漏电流在漏极和源极之间流动的课题。
本公开是为了解决以上那样的课题而完成的，其目的是提供即使在缩短了栅极长度的情况下也能够抑制短沟道效应的半导体装置。
用于解决课题的手段
本公开的半导体装置可在微波波段中动作，在与厚度方向垂直的面内方向上具有相互正交的第一方向和第二方向。半导体装置包含第一p型层、源极层、源极电极、漏极层、漏极电极、栅极电极和沟道结构。第一p型层由氮化物系半导体构成。源极层设置在第一p型层之上，包含具有电子作为载流子的半导体区域。源极电极设置在源极层之上。漏极层在第一p型层之上从源极层空出间隔且在第一方向上相向地设置，包含具有电子作为载流子的半导体区域。漏极电极设置在漏极层之上。栅极电极从源极电极和漏极电极分离，在第一方向上设置在源极电极和漏极电极之间。沟道结构在第一p型层之上设置在源极层和漏极层之间，在第二方向上交替地配置沟道区域和栅极区域。沟道结构包含沟道层和栅极层。沟道层构成沟道区域的至少一部分，由氮化物系半导体构成。栅极层构成栅极区域的至少一部分，电连接栅极电极和第一p型层。
发明效果
根据本公开，在第二方向上交替地配置沟道区域和栅极区域，因此能够从第二方向上的一侧和另一侧这两者向沟道区域中的沟道层施加与栅极电位对应的电场。进一步地，沟道层配置在电连接到栅极电极的第一p型层之上，因此还能够从厚度方向向沟道区域中的沟道层施加与栅极电位对应的电场。根据以上，从三个方向向沟道区域中的沟道层施加与栅极电位对应的电场。由此，栅极控制性提高，因此抑制来自漏极的电力线的侵入。因此，能够抑制短沟道效应。
本公开的目的、特征、方面和优点通过以下的详细说明和附图变得更明显。
附图说明
图1是概要性地示出实施方式1中的半导体装置的结构的截面立体图。
图2是图1的俯视图。
图3是沿图2的线III-III的截面图。
图4是沿图2的线IV-IV的截面图。
图5是概要性地示出实施方式1中的半导体装置的制造方法的第一工序的截面立体图。
图6是概要性地示出实施方式1中的半导体装置的制造方法的第二工序的截面立体图。
图7是概要性地示出实施方式1中的半导体装置的制造方法的第三工序的截面立体图。
图8是概要性地示出实施方式1中的半导体装置的制造方法的第四工序的截面立体图。
图9是图8的俯视图。
图10是概要性地示出实施方式1中的半导体装置的制造方法的第五工序的俯视图。
图11是图10的截面立体图。
图12是概要性地示出实施方式1的变形例中的半导体装置的结构的截面立体图。
图13是图12的俯视图。
图14是沿图13的线XIV-XIV的截面图。
图15是沿图13的线XV-XV的截面图。
图16是概要性地示出实施方式2中的半导体装置的结构的截面立体图。
图17是图16的俯视图。
图18是沿图17的线XVIII-XVIII的截面图。
图19是概要性地示出实施方式3中的半导体装置的结构的截面立体图。
图20是图19的俯视图。
图21是沿图20的线XXI-XXI的截面图。
图22是概要性地示出实施方式4中的半导体装置的结构的截面立体图。
图23是图22的俯视图。
图24是沿图23的线XXIV-XXIV的截面图。
图25是概要性地示出实施方式5中的半导体装置的结构的截面立体图。
图26是图25的俯视图。
图27是沿图26的线XXVII-XXVII的截面图。
图28是沿图26的线XXVIII-XXVIII的截面图。
图29是概要性地示出实施方式6中的半导体装置的结构的截面立体图。
图30是图29的俯视图。
图31是沿图30的线XXXI-XXXI的截面图。
图32是沿图30的线XXXII-XXXII的截面图。
(附图标记说明)
CN：沟道区域；GT：栅极区域；SR：沟道结构；10：基板；11：核生成层；12：p型层(第一p型层)；13、13V：源极层；14、14V：漏极层；15、15V、15W：沟道层；15a～15d：异质结层；16：栅极层；17：源极电极；18：漏极电极；19：栅极电极；20：第一源极膜；21：第二源极膜；22：第一漏极膜；23：第二漏极膜；24：第一沟道膜；25：第二沟道膜；26：栅极层；27、27a～27d：第一沟道膜；28、28a～28d：第二沟道膜；29：p型层(第二p型层)；30：层间膜；40、41：掩模层；100、100V、200、300、400、500、600：晶体管(半导体装置)。
具体实施方式
以下，基于附图说明实施方式。在这些附图中，对同一或相当的部分附以同一附图标记，不重复其说明。另外，本公开的半导体装置相对于重力方向可以以任意的姿势配置，因此在本说明书中的“上部”、“下部”、“上方”、“下方”、“上表面”和“下表面”等具有结构要素间的相对位置关系的含意的用语未必以重力方向为基准，可以代替重量方向而将任意方向作为基准。另外，在说明书中，“氮化物系半导体”是具有GaN(氮化镓)、AlN(氮化铝)、InN(氮化铟)以及其中间成分的半导体的总称。
<实施方式1>
图1和图2分别是概要性地示出本实施方式1中的晶体管100(半导体装置)的结构的截面立体图和俯视图。图3和图4分别是沿图2的线III-III和线IV-IV的截面图。
晶体管100是可在微波波段中动作的半导体装置。晶体管100具有在与厚度方向(图1、图3和图4的每个中的纵向方向)垂直的面内方向上相互正交的第一方向(图2中的横向方向)和第二方向(图2中的纵向方向)。在图1的立体图中，第一方向是宽度方向，第二方向是纵深方向。晶体管100包含p型层12(第一p型层)、源极层13、源极电极17、漏极层14、漏极电极18、栅极电极19和沟道结构SR。另外，晶体管100可以具有基板10，进一步地可以具有核生成层11(缓冲层)。
p型层12由氮化物系半导体构成。p型层12优选由AlxGa1-xN(1≥x≥0)构成，例如由GaN构成。p型层12的厚度(图3和图4中的纵向方向的尺寸)例如是2μm以下。
源极层13设置在p型层12之上，包含具有电子作为载流子的半导体区域。漏极层14设置在p型层12之上，包含具有电子作为载流子的半导体区域。具体地，源极层13和漏极层14具有以具有n型的方式掺杂的半导体区域，通过该掺杂生成作为载流子的电子。源极层13和漏极层14例如由GaN构成。源极层13和漏极层14各自的厚度例如是20nm以上且2μm以下。漏极层14在p型层12之上从源极层13空出间隔而在第一方向(图2中的横向方向)上相向。
源极电极17和漏极电极18分别设置在源极层13和漏极层14之上。源极电极17和漏极电极18各自优选由金属构成，例如含有钛和铝的至少某一种。源极电极17和源极层13之间以及漏极电极18和漏极层14之间优选为欧姆接触。
栅极电极19与源极电极17和漏极电极18分离，在第一方向(图2中的横向方向)上设置在源极电极17和漏极电极18之间。
沟道结构SR在p型层12之上设置在源极层13和漏极层14之间。在沟道结构SR中，在第二方向(图1中的纵向方向)上交替地配置沟道区域CN和栅极区域GT。沟道结构SR包含沟道层15和栅极层16。
沟道层15由氮化物系半导体构成。沟道层15构成沟道区域CN的至少一部分，在本实施方式中构成沟道区域CN的整体。因此，在本实施方式中，在沟道区域CN中，沟道层15的一个端面和另一端面分别接到源极层13和漏极层14。沟道层15也可以还构成栅极区域GT的一部分。沟道层15由n型或未掺杂的单层构成。在沟道层15具有n型的情况下，其杂质浓度优选与栅极层16的杂质浓度相等或更低。用于给予n型的掺杂剂例如是Si。沟道层15的厚度例如是20nm以上且2μm以下。
栅极层16构成栅极区域GT的至少一部分。在本实施方式中，栅极层16构成栅极区域GT的一部分，具体地，在栅极区域GT中与源极层13和漏极层14的每个分离地配置。另外，栅极区域GT的其他部分由沟道层15构成，通过该沟道层15，栅极层16(图4)从源极层13和漏极层14隔开。另外，作为变形例，在栅极区域GT中，栅极层16的一个端面可以接到源极层13，代替它或与其同时地，栅极层16的另一端面可以接到漏极层14。栅极层16将栅极电极19和p型层12电连接。栅极电极19在栅极区域GT中形成在栅极层16之上，并且栅极层16形成在p型层12之上，以便得到该电连接。栅极层16具有p型，由氮化物系半导体构成，例如由GaN构成。栅极层16的厚度例如是20nm以上且2μm以下。栅极电极19由金属或者p型或n型的半导体构成。作为金属，例如能够应用Ni或Pt。作为p型的半导体，例如能够应用掺杂了硼的多晶硅。作为n型的半导体，例如能够应用掺杂了磷的多晶硅。
基板10支撑p型层12。在源极层13和漏极层14各自与基板10之间配置有p型层12。p型层12具有朝向基板10的下表面以及朝向源极层13和漏极层14的上表面。基板10的材料例如是碳化硅、硅、氮化镓或者蓝宝石。
核生成层11设置在p型层12和基板10之间。具体地，在基板10之上，核生成层11外延地生长，在核生成层11之上，p型层12外延地生长。核生成层11具有与基板10和p型层12的成分不同的成分，例如由氮化铝构成。
在使晶体管100动作时，一边将源极电极17接地，一边对栅极电极19施加电压，由此控制栅极层16的电位。由此，进行沟道的导通和截止的切换。为了晶体管100在微波波段良好地动作，栅极区域GT中的栅极层16在第一方向(图2中的横向方向)上的尺寸例如是0.5μm以下。
接下来，进一步参照图5～图11，以下说明晶体管100的制造方法的一例。
图5是概要性地示出第一工序的截面立体图。在基板10的上方，例如使用有机金属气相生长法(Metal Organic Chemical Vapor Deposition：MOCVD)，核生成层11、p型层12和沟道层15以该次序外延地生长。
图6是概要性地示出第二工序的截面立体图。在沟道层15之上形成掩模层40。例如，通过气相成膜法(Chemical Vapor Deposition：CVD)将SiO2成膜。接下来，使用光学曝光等，对掩模层40进行图案形成。接下来，使用掩模层40，对沟道层15进行蚀刻。蚀刻例如通过使用了氯气等的电感耦合等离子反应性离子蚀刻(Inductive Coupling PlasmaReactive Ion Etching：ICP-RIE)进行。
图7是概要性地示出第三工序的截面立体图。例如使用MOCVD法，使源极层13和漏极层14外延生长。
图8和图9分别是概要性地示出第三工序的截面立体图和俯视图。在源极层13、漏极层14和沟道层15构成的上表面之上形成掩模层41。例如，通过CVD法将SiO2成膜。接下来，使用光学曝光等，对掩模层41进行图案形成。接下来，使用掩模层41对沟道层15进行蚀刻。
图10和图11分别是概要性地示出第四工序的俯视图和截面立体图。例如使用MOCVD法，使栅极层16外延生长。
再次参照图1，例如使用MOCVD法，形成源极电极17、漏极电极18和栅极电极。由此，得到晶体管100。
另外，作为变形例，也可以通过向沟道层15(图5参照)等半导体层中的离子注入，形成具有n型的源极层13和漏极层14。关于通过离子注入添加的掺杂剂，例如注入Si。在离子注入之后，进行用于使掺杂剂活性化的热处理。
根据本实施方式，在第二方向(图2中的纵向方向)上交替地配置沟道区域CN和栅极区域GT，因此能够从第二方向上的一侧和另一侧这两者向沟道区域CN中的沟道层15施加与栅极电位对应的电场。进一步地，在经由栅极层16(图4)电连接到栅极电极19(图4)的p型层12(图3以及图4)之上配置沟道层15(图3)，因此还能够从厚度方向向沟道区域CN(图2)中的沟道层15施加与栅极电位对应的电场。根据以上，从三个方向向沟道区域CN中的沟道层15施加与栅极电位对应的电场。换言之，通过施加栅极电位对沟道的导通和截止进行切换的沟道控制通过来自三个方向的电场施加进行。因此，栅极控制性(基于栅极电位施加的沟道控制性)提高，因此抑制来自漏极的电力线的侵入。因此，能够抑制短沟道效应。
另外，在第二方向(图2中的纵向方向)上如上述那样地交替地排列沟道区域CN和栅极区域GT，因此沟道区域CN各自的宽度(图2中的纵向方向的尺寸)即各沟道宽度小于源极层13的宽度(图2中的纵向方向的尺寸)。由此，能够抑制有助于传导的载流子的枯竭。
沟道层15(图3)以单层构成，由此相比于沟道层15以多层构成的情况，能够简化晶体管100的制造方法。另外，在沟道区域CN中，能够将单层的整体用作沟道。
沟道层15优选具有与栅极层16的杂质浓度(掺杂浓度)相等或更低的杂质浓度(掺杂浓度)。换言之，栅极层16的杂质浓度优选为沟道层15的杂质浓度以上。由此，能够进一步提高栅极控制性。
在p型层12和基板10之间设置核生成层11的情况下，能够缓和基板10和p型层12之间的晶格不匹配。
<实施方式1的变形例>
图12和图13分别是概要性地示出本实施方式1的变形例中的晶体管100V(半导体装置)的结构的截面立体图和俯视图。图14和图15分别是沿图13的线XIV-XIV和线XV-XV的截面图。
代替晶体管100(图1～图4)具有的源极层13和漏极层14的每个，晶体管100V具有源极层13V和漏极层14V。源极层13V和漏极层14V由氮化物系半导体构成。源极层13V具有第一源极膜20和设置在第一源极膜20之上且禁带宽度比第一源极膜20更宽的第二源极膜21。漏极层14V具有第一漏极膜22和设置在第一漏极膜22之上且禁带宽度比第一漏极膜22更宽的第二漏极膜23。例如，第一源极膜20和第一漏极膜22是GaN，第二源极膜21和第二漏极膜23是AlGaN。第一源极膜20和第一漏极膜22可以是未掺杂的。第二源极膜21和第二漏极膜23可以是未掺杂的，或者可以掺杂成具有n型。
根据本变形例，在源极层13V中，在第一源极膜20和第二源极膜21之间，形成以极化为起因的二维电子气(Two Dimensional Electron Gas：2DEG)。同样地，在漏极层14V形成2DEG。通过这些2DEG，在源极层13V和漏极层14V设置具有电子作为载流子的半导体区域。其结果，能够提高栅极电极19与源极电极17和漏极电极18各自之间的迁移率。
另外，通过使导电集中在2DEG的圈入范围，降低寄生电容。由此，能够使微波波段中的晶体管100V的动作特性更加良好。
<实施方式2>
图16和图17分别是概要性地示出本实施方式2中的晶体管200(半导体装置)的结构的截面立体图和俯视图。图18是沿图17的线XVIII-XVIII的截面图。
代替晶体管100(图1～图4)具有的沟道层15，晶体管200具有沟道层15V。沟道层15V由氮化物系半导体构成。沟道层15V是由第一沟道膜24和设置在第一沟道膜24之上且禁带宽度比第一沟道膜24更宽的第二沟道膜25构成的异质结层。例如，第一沟道膜24是GaN，第二沟道膜25是AlGaN。
第二沟道膜25也可以具有n型。用于给予n型的掺杂剂例如是Si。
另外，关于上述以外的结构，与上述的实施方式1的结构大致相同，因此对同一或对应的要素附以同一标记，不反复其说明。
根据本实施方式，在沟道层15V中，在第一沟道膜24和第二沟道膜25之间，形成以极化为起因的2DEG。其结果，相比于沟道层15(实施方式1)，能够提高沟道迁移率。由此，能够使微波波段中的晶体管200的动作特性更加良好。
在第二沟道膜25具有n型的情况下，能够提高2DEG的浓度。由此，可期待晶体管200的电流驱动能力提高。
<实施方式3>
图19和图20分别是概要性地示出本实施方式3中的晶体管300(半导体装置)的结构的截面立体图和俯视图。图21是沿图20的线XXI-XXI的截面图。
代替晶体管100(图1～图4)具有的栅极层16，晶体管200具有栅极层26。栅极层26具有p型。栅极层26具有多晶结构。栅极层26可以由金属化合物做成，特别地，可以由金属氧化物做成。作为栅极层26的材料，例如优选镍氧化物、氧化铜或者钼氧化物。另外，作为栅极层26的材料，也可以应用掺杂了硼的p型多晶硅、掺杂了铝的p型多晶碳化硅或者掺杂了镁的p型多晶氮化镓。栅极层26例如通过溅射法或CVD法等成膜。
另外，关于上述以外的结构，与上述的实施方式1或2的结构大致相同，因此对同一或对应的要素附以同一标记，不反复其说明。
根据本实施方式，栅极层26具有多晶结构。由此，无需用于使单晶体生长的高级的成膜技术。因此，能够简化晶体管300的制造方法。
<实施方式4>
图22是概要性地示出本实施方式4中的晶体管400(半导体装置)的结构的截面立体图。图23是图22的俯视图。图24是沿图23的线XXIV-XXIV的截面图。
代替晶体管100(图1～图4)具有的沟道层15，晶体管400具有沟道层15W。沟道层15W由氮化物系半导体构成。沟道层15W具有第一沟道膜27a～27d(以下，总称地称为第一沟道膜27)和第二沟道膜28a～28d(以下，总称地称为第二沟道膜28)。第一沟道膜27和第二沟道膜28在p型层12之上交替地层叠。
沟道层15W包含多个异质结层15a～15d。多个异质结层15a～15d由上述多个第一沟道膜27和多个第二沟道膜28构成且相互层叠。异质结层15a～15d以该次序在p型层12之上层叠。
多个异质结层15a～15d各自由一个第一沟道膜27和设置在该第一沟道膜27之上且禁带宽度比该第一沟道膜27更宽的一个第二沟道膜28构成。例如，第一沟道膜27由GaN构成，第二沟道膜28由AlGaN构成。第二沟道膜28也可以具有n型。用于给予n型的掺杂剂例如是Si。
具体地，异质结层15a由第一沟道膜27a和设置在第一沟道膜27a之上且禁带宽度比第一沟道膜27a更宽的第二沟道膜28a构成。同样地，异质结层15b由第一沟道膜27b和设置在第一沟道膜27b之上且禁带宽度比第一沟道膜27b更宽的第二沟道膜28b构成。同样地，异质结层15c由第一沟道膜27c和设置在第一沟道膜27c之上且禁带宽度比第一沟道膜27c更宽的第二沟道膜28c构成。同样地，异质结层15d由第一沟道膜27d和设置在第一沟道膜27d之上且禁带宽度比第一沟道膜27d更宽的第二沟道膜28d构成。
异质结层15a～15d是多个异质结层，因此包含第一异质结层和第二异质结层。此处，第一异质结层定义为配置在第二异质结层和p型层12之间。
在厚度方向上的第二异质结层的平均Al成分优选为比在厚度方向上的第一异质结层的平均Al成分更低或更高。由此，在第一异质结层和第二异质结层之间，对2DEG浓度设置倾斜度。
另外，异质结层15a～15d也可以具有在厚度方向上的平均Al成分以该次序降低或增加的成分。由此，在沟道层15W整体中，对2DEG浓度设置倾斜度。例如，沟道层15W在p型层12之上依次具有GaN/Al0.4Ga0.6N/GaN/Al0.35Ga0.65N/GaN/Al0.3Ga0.7N/GaN/Al0.25Ga0.75N的层叠结构。上述各层的成分是各层在厚度方向上的平均值。在该层叠结构中，厚度方向上的平均Al成分随着远离p型层12而从0.4向0.25逐渐地降低。
在厚度方向上的第二异质结层的平均掺杂浓度优选比在厚度方向上的第一异质结层的平均掺杂浓度更低或更高。由此，在第一异质结层和第二异质结层之间，对2DEG浓度设置倾斜度。
另外，异质结层15a～15d也可以具有在厚度方向上的掺杂浓度以该次序降低或增加的掺杂浓度。由此，在沟道层15W整体中，对2DEG浓度设置倾斜度。
另外，关于上述以外的结构，与上述的实施方式1～3的结构大致相同，因此对同一或对应的要素附以同一标记，且不反复其说明。
根据本实施方式，在沟道层15W形成多个2DEG层，而非单个。由此，相比于仅形成单个2DEG层的情况，能够进一步提高沟道迁移率。由此，能够使微波波段中的晶体管400的动作特性更加良好。另外，能够提高电流驱动能力。
在2DEG浓度具有从p型层12朝向表面侧(图24中的上侧)降低的倾斜度的情况下，在p型层12的附近配置相对高浓度的2DEG。因此，通过来自p型层12的电场，能够更充分地控制由于高浓度的2DEG而产生的沟道。因此，能够不损坏晶体管400中的栅极控制性地实现高驱动能力。
在2DEG浓度具有从p型层12朝向表面侧(图24中的上侧)增加的倾斜度的情况下，在p型层12的附近配置相对低浓度的2DEG。因此，来自p型层12的电力线朝向表面侧(图24中的上侧)更充分地易于到达。因此，能够不损坏晶体管400中的栅极控制性地实现高驱动能力。
<实施方式5>
图25和图26分别是概要性地示出本实施方式5中的晶体管500(半导体装置)的结构的截面立体图和俯视图。图27和图28分别是沿图26的线XXVII-XXVII和线XXVIII-XXVIII的截面图。
除了晶体管100(图1～图4)的结构，晶体管500还具有由氮化物系半导体构成的p型层29(第二p型层)。p型层29例如是GaN或AlGaN，用于对p型层29给予p型的掺杂剂例如是Mg。p型层29设置在沟道区域CN和栅极区域GT之上。因此，沟道区域CN的沟道层15被p型层29覆盖。在栅极区域GT上方，在p型层29之上配置栅极电极19，由此，p型层29与栅极电极19电连接。
另外，关于上述以外的结构，与上述的实施方式1～4的结构大致相同，因此对同一或对应的要素附以同一标记，且不反复其说明。
根据本实施方式，在沟道区域CN之上设置与栅极电极19电连接的p型层29。由此，从四个方向向沟道区域CN中的沟道层15施加与栅极电位对应的电场。换言之，通过施加栅极电位来对沟道的导通和截止进行切换的沟道控制是通过来自四个方向的电场施加来进行的。因此，栅极控制性进一步提高，因此进一步抑制来自漏极的电力线的侵入。因此，能够进一步抑制短沟道效应。
<实施方式6>
图29和图30分别是概要性地示出本实施方式6中的晶体管600(半导体装置)的结构的截面立体图和俯视图。图31和图32分别是沿图30的线XXXI-XXXI和线XXXII-XXXII的截面图。
除了晶体管100(图1～图4)的结构，晶体管600还具有层间膜30。层间膜30设置在源极层13和漏极层14各自与p型层12之间。层间膜30由禁带宽度比p型层12更宽的氮化物系半导体构成，例如由AlGaN构成。层间膜30的厚度例如是15nm以上且100nm以下。
另外，关于上述以外的结构，与上述的实施方式1～5的结构大致相同，因此对同一或对应的要素附以同一标记，且不反复其说明。
根据本实施方式，可期待在对栅极电极19施加负电压时切断在源极和栅极之间以及在栅极和漏极之间的pn结的逆偏置电流的效果。换言之，可期待抑制pn结的逆方向泄漏电流的效果。
另外，能够自由地组合各实施方式，或者对各实施方式进行适当的变形、省略。详细地说明了本公开，但是上述的说明在全部的形式中是例示，而不限定于此。应理解，能够从本公开想到未例示的无数的变形例。

Claims (20)

1.一种半导体装置，具有在与厚度方向垂直的面内方向上相互正交的第一方向和第二方向且在微波波段中动作，所述半导体装置具备：
第一p型层，由氮化物系半导体构成；
源极层，设置在所述第一p型层之上，包含具有电子作为载流子的半导体区域；
源极电极，设置在所述源极层之上；
漏极层，在所述第一p型层之上与所述源极层空出间隔且在所述第一方向上相向地设置，包含具有电子作为载流子的半导体区域；
漏极电极，设置在所述漏极层之上；
栅极电极，与所述源极电极和所述漏极电极分离，在所述第一方向上设置在所述源极电极和所述漏极电极之间；以及
沟道结构，在所述第一p型层之上设置在所述源极层和所述漏极层之间，在所述第二方向上交替地配置有沟道区域和栅极区域，
所述沟道结构包含：
沟道层，构成所述沟道区域的至少一部分，由氮化物系半导体构成；以及
栅极层，构成所述栅极区域的至少一部分，电连接所述栅极电极和所述第一p型层。
2.如权利要求1所述的半导体装置，其特征在于，
所述栅极层由p型的氮化物系半导体构成。
3.如权利要求1所述的半导体装置，其特征在于，
所述栅极层具有多晶结构。
4.如权利要求2所述的半导体装置，其特征在于，
所述栅极层具有多晶结构。
5.如权利要求1至4中的任一项所述的半导体装置，其特征在于，
所述沟道层由n型或未掺杂的单层构成。
6.如权利要求1至4中的任一项所述的半导体装置，其特征在于，
所述沟道层是由第一沟道膜和设置在所述第一沟道膜之上且禁带宽度比所述第一沟道膜更宽的第二沟道膜构成的异质结层。
7.如权利要求1至4中的任一项所述的半导体装置，其特征在于，
所述沟道层包含相互层叠的多个异质结层，所述多个异质结层各自由第一沟道膜和设置在所述第一沟道膜之上且禁带宽度比所述第一沟道膜更宽的第二沟道膜构成。
8.如权利要求1至4中的任一项所述的半导体装置，其特征在于，
所述源极层具有第一源极膜和设置在所述第一源极膜之上且禁带宽度比所述第一源极膜更宽的第二源极膜。
9.如权利要求1至4中的任一项所述的半导体装置，其特征在于，
所述漏极层具有第一漏极膜和设置在所述第一漏极膜之上且禁带宽度比所述第一漏极膜更宽的第二漏极膜。
10.如权利要求1至4中的任一项所述的半导体装置，其特征在于，
在所述沟道区域之上还具备第二p型层，该第二p型层与所述栅极电极电连接且由氮化物系半导体构成。
11.如权利要求1至4中的任一项所述的半导体装置，其特征在于，
在所述源极层和所述第一p型层之间还具备层间膜，该层间膜由禁带宽度比所述第一p型层更宽的氮化物系半导体构成。
12.如权利要求1至4中的任一项所述的半导体装置，其特征在于，
在所述漏极层和所述第一p型层之间还具备层间膜，该层间膜由禁带宽度比所述第一p型层更宽的氮化物系半导体构成。
13.如权利要求1至4中的任一项所述的半导体装置，其特征在于，
所述沟道层具有与所述栅极层的杂质浓度相等或更低的杂质浓度。
14.如权利要求1至4中的任一项所述的半导体装置，其特征在于，
所述沟道层包含相互层叠的多个异质结层，所述多个异质结层各自由第一沟道膜和设置在所述第一沟道膜之上且禁带宽度比所述第一沟道膜更宽的第二沟道膜构成，
所述多个异质结层包含第一异质结层和第二异质结层，所述第一异质结层配置在所述第二异质结层和所述第一p型层之间，在所述厚度方向上的所述第二异质结层的平均Al成分低于在所述厚度方向上的所述第一异质结层的平均Al成分。
15.如权利要求1至4中的任一项所述的半导体装置，其特征在于，
所述沟道层包含相互层叠的多个异质结层，所述多个异质结层各自由第一沟道膜和设置在所述第一沟道膜之上且禁带宽度比所述第一沟道膜更宽的第二沟道膜构成，
所述多个异质结层包含第一异质结层和第二异质结层，所述第一异质结层配置在所述第二异质结层和所述第一p型层之间，在所述厚度方向上的所述第二异质结层的平均Al成分高于在所述厚度方向上的所述第一异质结层的平均Al成分。
16.如权利要求1至4中的任一项所述的半导体装置，其特征在于，
所述沟道层包含异质结层，所述异质结层由第一沟道膜和设置在所述第一沟道膜之上且禁带宽度比所述第一沟道膜更宽的第二沟道膜构成，所述第二沟道膜具有n型。
17.如权利要求1至4中的任一项所述的半导体装置，其特征在于，
所述沟道层包含相互层叠的多个异质结层，所述多个异质结层各自由第一沟道膜和设置在所述第一沟道膜之上且禁带宽度比所述第一沟道膜更宽的第二沟道膜构成，
所述多个异质结层包含第一异质结层和第二异质结层，所述第一异质结层配置在所述第二异质结层和所述第一p型层之间，在所述厚度方向上的所述第二异质结层的平均掺杂浓度低于在所述厚度方向上的所述第一异质结层的平均掺杂浓度。
18.如权利要求1至4中的任一项所述的半导体装置，其特征在于，
所述沟道层包含相互层叠的多个异质结层，所述多个异质结层各自由第一沟道膜和设置在所述第一沟道膜之上且禁带宽度比所述第一沟道膜更宽的第二沟道膜构成，
所述多个异质结层包含第一异质结层和第二异质结层，所述第一异质结层配置在所述第二异质结层和所述第一p型层之间，在所述厚度方向上的所述第二异质结层的平均掺杂浓度高于在所述厚度方向上的所述第一异质结层的平均掺杂浓度。
19.如权利要求1至4中的任一项所述的半导体装置，其特征在于，
还具备支撑所述第一p型层的基板，在所述源极层和所述漏极层各自与所述基板之间配置有所述第一p型层。
20.如权利要求19所述的半导体装置，其特征在于，
在所述第一p型层和所述基板之间还具备核生成层。
CN202080100601.3A 2020-05-13 2020-05-13 半导体装置 Active CN115516645B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2020/019050 WO2021229702A1 (ja) 2020-05-13 2020-05-13 半導体装置

Publications (2)

Publication Number Publication Date
CN115516645A CN115516645A (zh) 2022-12-23
CN115516645B true CN115516645B (zh) 2025-06-10

Family

ID=78525498

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080100601.3A Active CN115516645B (zh) 2020-05-13 2020-05-13 半导体装置

Country Status (4)

Country Link
JP (1) JP7170940B2 (zh)
CN (1) CN115516645B (zh)
DE (1) DE112020007178T5 (zh)
WO (1) WO2021229702A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7533056B2 (ja) 2020-09-16 2024-08-14 住友電気工業株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101501827A (zh) * 2006-09-13 2009-08-05 英特尔公司 低噪声结型场效应晶体管的器件和制造方法
CN104916633A (zh) * 2014-03-14 2015-09-16 株式会社东芝 半导体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4419575B2 (ja) 2004-01-14 2010-02-24 ソニー株式会社 抵抗素子およびその製造方法、並びにバイアス回路および半導体装置の製造方法
JP2011108712A (ja) * 2009-11-13 2011-06-02 New Japan Radio Co Ltd 窒化物半導体装置
KR101718077B1 (ko) * 2010-07-26 2017-03-21 삼성전자주식회사 멀티 채널을 갖는 고 전자 이동도 트랜지스터 및 그 제조방법
JP2013048212A (ja) * 2011-07-28 2013-03-07 Sony Corp 半導体装置および半導体装置の製造方法
US9035355B2 (en) * 2012-06-18 2015-05-19 Infineon Technologies Austria Ag Multi-channel HEMT
JP2016032014A (ja) * 2014-07-29 2016-03-07 日本電信電話株式会社 窒化物半導体装置の製造方法
JP6304155B2 (ja) * 2015-07-14 2018-04-04 株式会社デンソー 窒化物半導体装置
US9882000B2 (en) * 2016-05-24 2018-01-30 Northrop Grumman Systems Corporation Wrap around gate field effect transistor (WAGFET)
CN106298911B (zh) * 2016-10-31 2019-05-14 电子科技大学 一种双结型栅氮化镓异质结场效应管
GB2556899B (en) * 2016-11-24 2020-09-16 Cambridge Entpr Ltd A gallium nitride transistor
EP3605593A4 (en) 2017-03-31 2020-04-08 Panasonic Intellectual Property Management Co., Ltd. SEMICONDUCTOR DEVICE
CN110634943B (zh) * 2019-10-15 2021-01-01 南京大学 利用MBE再生长的横向结构GaN基JFET器件及其制备方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101501827A (zh) * 2006-09-13 2009-08-05 英特尔公司 低噪声结型场效应晶体管的器件和制造方法
CN104916633A (zh) * 2014-03-14 2015-09-16 株式会社东芝 半导体装置

Also Published As

Publication number Publication date
DE112020007178T5 (de) 2023-02-23
CN115516645A (zh) 2022-12-23
JPWO2021229702A1 (zh) 2021-11-18
WO2021229702A1 (ja) 2021-11-18
US20230352599A1 (en) 2023-11-02
JP7170940B2 (ja) 2022-11-14

Similar Documents

Publication Publication Date Title
JP5065616B2 (ja) 窒化物半導体素子
KR101641071B1 (ko) 초격자 크레넬레이트 게이트 전계효과 트랜지스터
US9466705B2 (en) Semiconductor device and method of manufacturing the same
CN100508212C (zh) 半导体器件
CN102292812B (zh) 半导体结构、包括半导体结构的集成电路及制造半导体结构的方法
US8338862B2 (en) Semiconductor device
US9048304B2 (en) Semiconductor device and method of manufacturing semiconductor device
CN103311292A (zh) 氮化镓超结器件
WO2013005372A1 (ja) 半導体装置
WO2010109566A1 (ja) 半導体装置及びその製造方法
TW202025493A (zh) 增強模式化合物半導體場效電晶體、半導體裝置、以及製造增強模式半導體裝置之方法
WO2009110254A1 (ja) 電界効果トランジスタ及びその製造方法
JP2008112868A (ja) 半導体装置およびその製造方法
JP2017514316A (ja) ヘテロ接合電界効果トランジスタ
WO2011036921A1 (ja) 半導体装置、電界効果トランジスタおよび電子装置
KR101172857B1 (ko) 인헨스먼트 노멀리 오프 질화물 반도체 소자 및 그 제조방법
JP5509544B2 (ja) 半導体装置及びその製造方法
CN115516645B (zh) 半导体装置
JP2018174196A (ja) 半導体装置および半導体装置の製造方法
CN106206709A (zh) 半导体装置
EP4391080A1 (en) Enhancement mode gallium nitride transistor
JP5415668B2 (ja) 半導体素子
US12557348B2 (en) Semiconductor device
JP5285252B2 (ja) 窒化物半導体装置
JP2024166957A (ja) 窒化物半導体デバイス

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant