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CN115428149A - 集成电路层中用于电容减小和偏置独立性的垂直对齐导电哑元和制造方法 - Google Patents

集成电路层中用于电容减小和偏置独立性的垂直对齐导电哑元和制造方法 Download PDF

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CN115428149A CN202180029158.XA CN202180029158A CN115428149A CN 115428149 A CN115428149 A CN 115428149A CN 202180029158 A CN202180029158 A CN 202180029158A CN 115428149 A CN115428149 A CN 115428149A
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A·K·维姆拉帕里
M·戴格
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Qualcomm Inc
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Abstract

集成电路(IC)层中垂直对齐且导电的哑元用于减小电容并且用于偏置独立性。哑元是金属和半导体IC层的区域中没有电路特征的材料岛，以避免不均匀的抛光(“凹陷”)。在存在施加的变化电压的情况下，扩散层中的导电扩散层哑元和扩散层上方的多晶硅层中的导电多晶硅哑元减少了偏置依赖性，并且减少了非线性电路操作。与通过晶圆厂布局工具将哑元分散在非重叠布局中的IC相比，具有在多晶硅哑元和扩散哑元上方的至少一个金属层中垂直对齐的金属哑元的IC减小了横向耦合电容。避免由分散的哑元产生的横向电阻‑电容(RC)梯形网络改进了射频(RF)IC中的信号延迟和功耗。

Description

集成电路层中用于电容减小和偏置独立性的垂直对齐导电哑 元和制造方法
优先权申请
本申请要求2020年04月23日提交的、题目为“VERTICALLY-ALIGNED ANDCONDUCTIVE DUMMIES IN INTEGRATED CIRCUIT LAYERS FOR CAPACITANCE REDUCTION ANDBIAS INDEPENDENCE AND METHODS OF MANUFACTURE”的美国专利申请序列号16/856805的优先权，通过引用以其整体并入本文。
技术领域
本公开的技术总体上涉及集成电路(IC)制造，并且更具体地，涉及IC寄生耦合电容和线性度。
背景技术
集成电路(IC)芯片中的晶体管彼此电耦合并且通过金属线或迹线电耦合到外部电路接触。晶体管以三维(3D)结构形成在半导体层中，该三维(3D)结构还包括用于形成金属迹线的金属层。由于3D结构逐层形成，因此在一系列光刻工艺中，晶体管的一部分和金属迹线作为图案的特征被创建。取决于IC设计，在每个层内的图案特征可能在一些区域密集填充，使得特征之间的距离很小，而其他区域仅被稀疏填充或没有这种特征。在这些其他区域中，特征之间的距离较大，并且这些距离在抛光工艺(诸如化学机械抛光(CMP))中会产生被称为“凹陷”的问题，抛光工艺在每个层处被采用以用于减薄和/或平坦化。在特征被密集填充的区域中，抛光工艺的效果在所有特征上均匀分布，从而产生一致的特征厚度。然而，在密集填充区域的边缘处，特征之间的距离增加，抛光工艺的效果分布不均匀，导致特征厚度与层中的其他特征不一致(例如，比其他特征薄)。
为了避免凹陷，虚设结构(“哑元”)被添加到较少填充区域中的半导体结构的每个层中的图案。哑元是层的非活动岛或隔离部分。哑元不耦合到电路，并且仅被提供为用于减小结构特征之间的距离以及促进更一致的抛光结果。只要特征之间的距离超过阈值，IC晶圆厂布局工具就自动地将哑元添加到IC层。除了金属层之外，哑元还被添加在半导体层(例如，多晶硅层和外延扩散层)中。在常规的绝缘体上硅(SOI)IC中，哑元可能通过垂直耦合到半导体层上方或下方的处理晶圆而增加寄生电容。寄生电容会增加IC中的延迟和功耗。
发明内容
本文公开的方面包括集成电路(IC)层中的垂直对齐且导电的哑元，以用于电容减小和偏置独立性。在其他方面，公开了制造包括垂直对齐和/或导电的哑元的IC的方法。哑元是在不包括电路特征的区域中提供的相应的IC层中的材料的隔离的非活动岛或区域，用于避免不均匀的抛光(“凹陷”)。在一个示例性方面，所公开的IC包括半导体材料的多个扩散层哑元，并且包括布置在扩散层上方的多晶硅层中的多个多晶硅哑元。扩散哑元和多晶硅哑元用掺杂剂和/或自对准硅化物进行处理以具有高导电性，以减少引起IC的非线性操作的偏置依赖性。在另一个示例性方面，所公开的IC包括布置在多晶硅层上方的金属层中的多个金属哑元。IC的布局包括在相应的多晶硅哑元和扩散哑元之上垂直对齐的金属哑元。作为示例，与通过晶圆厂布局工具将哑元分散在非重叠布局中的IC相比，IC的这三(3)层中的垂直对齐的哑元减小了横向耦合电容。由于导致的信号延迟和功耗的增加，在一些IC中可能期望避免由分散哑元产生的横向电阻-电容(RC)梯形网络。此外，其电阻和电容随施加电压而变化的半导体哑元可以导致射频(RF)IC中的非线性电路操作。
在另一个公开的示例性方面中，一种制造IC的方法包括以垂直对齐放置哑元以减小横向寄生耦合电容。在该方法中，哑元的放置被控制和定制，以垂直对齐哑元，以防止晶圆厂布局工具将哑元分散在非重叠布局中，这会产生横向寄生耦合电容。
在另一个示例性方面，一种用于制造IC的方法包括将半导体哑元处理为高导电性。方法包括将半导体哑元掺杂为具有高掺杂剂(P型或N型)浓度，和/或将自对准硅化物施加到半导体哑元的表面以增加导电性。
就此而言，在一个方面，公开了一种IC。IC包括在扩散层中的多个扩散哑元，每个扩散哑元包括在水平平面中延伸的半导体材料。IC还包括在多晶硅层中的多个多晶硅哑元，多晶硅层在与水平平面正交的垂直方向上在扩散层上方。IC还包括金属层中的多个金属哑元，金属层在垂直方向上在多晶硅层上方。在垂直方向上，多个金属哑元中的第一金属哑元的第一部分在多个多晶硅哑元中的第一多晶硅哑元的第一部分上方。在垂直方向上，多个扩散哑元中的第一扩散哑元的第一部分在第一多晶硅哑元的第一部分下方。
在另一方面，公开了一种IC。IC包括在多晶硅层中的多个多晶硅哑元，每个多晶硅哑元包括多晶硅的岛。IC还包括在扩散层中的水平平面中的多个扩散哑元，每个扩散哑元包括半导体材料的半导体岛。每个半导体岛包括周边区域，该周边区域具有在水平平面中围绕半导体岛的中心区域延伸的宽度。中心区域包括第一电阻率。周边区域包括围绕中心区域的包括第二电阻率的半导体材料。
在另一方面，公开了一种制造IC的方法。方法包括形成包括多个扩散哑元的扩散层，每个扩散哑元包括在水平平面中延伸的半导体材料。方法还包括在与水平平面正交的垂直方向上，在扩散层上方形成多晶硅层，多晶硅层包括多个多晶硅哑元，在垂直方向上，多个多晶硅哑元中的第一多晶硅哑元的一部分在多个扩散哑元中的第一扩散哑元的一部分上方。方法还包括在第一金属层中形成多个第一金属哑元，第一金属层在垂直方向上在多晶硅层上方，在垂直方向上，多个第一金属哑元中的第一第一金属哑元的一部分在多个多晶硅哑元中的第一多晶硅哑元的一部分上方。
在另一方面，公开了一种制造IC的方法。方法包括形成包括多个扩散哑元的扩散层。方法还包括形成包括多个多晶硅哑元的多晶硅层。方法还包括处理扩散层和多晶硅层以减小多个扩散哑元中的每个扩散哑元和多个多晶硅哑元中的每个多晶硅哑元的电阻率。方法还包括形成包括多个金属哑元的金属层。
附图说明
图1A是根据晶圆厂布局的集成电路(IC)的测试结构的表面的俯视示意图，其图示了与下金属1(LM1)哑元以非重叠方式散布的下金属2(LM2)哑元；
图1B是图1A中的IC的半导体层和金属层的截面侧视图，其图示了产生电阻-电容(RC)网络的哑元当中的非重叠哑元的示例，该非重叠哑元由晶圆厂布局工具放置，并且标注有电阻和电容的指示；
图2A是在用于获得减小的横向耦合电容的定制放置的垂直对齐的哑元的示例中的、图1A中的半导体层和金属IC层的截面侧视图，并且包括处理晶圆；
图2B是在图2A中图示的IC的半导体层中的扩散哑元之上垂直对齐的多晶硅哑元的俯视图；
图3是测试结构的表面的视图，其图示了垂直对齐放置在LM1哑元之上的LM2哑元和其他IC层中的哑元，用于获得减小的横向寄生耦合电容；
图4是在如由晶圆厂布局工具放置的非重叠哑元的示例中的、图2A中的半导体层和金属IC层的截面侧视图，该非重叠哑元产生横向寄生耦合电容；
图5是在如图3图示的测试结构中的传感器线之间的电容的测量结果的图形说明，该测试结构具有在半导体层和金属层中的每个层中垂直对齐放置的哑元；以及
图6是如图1A图示的测试结构中的传感器线之间的电容的测量结果的图形说明，该测试结构具有如由晶圆厂布局工具分散的非重叠半导体哑元和金属哑元；
图7是在定制放置的垂直对齐金属哑元和非重叠扩散哑元和多晶硅哑元的示例中的、图3中的半导体层和金属IC层的截面侧视图；
图8是说明制造包括垂直对齐的哑元的处理衬底上IC的第一种方法的流程图；
图9是说明制造包括导电半导体哑元的处理衬底上IC的第二种方法的流程图；
图10是可以包括IC的示例性的基于处理器的系统的框图，该IC包括垂直对齐且导电的哑元，该哑元包括但不限于图2A、图2B、图3和图7中的哑元；以及
图11是包括由IC形成的射频(RF)组件的示例性无线通信设备的框图，其中IC可以包括垂直对齐且导电的哑元，该哑元包括但不限于图2A、图2B、图3和图7中的哑元。
具体实施方式
现在参考附图，描述了本公开的几个示例性方面。“示例性”一词在本文中用于表示“作为示例、实例或说明”。在本文中被描述为“示例性”的任何方面不必被解释为比其他方面优选或有利。
本文公开的方面包括集成电路(IC)层中的垂直对齐且导电的哑元，以用于电容减小和偏置独立性。在其他方面，公开了制造包括垂直对齐和/或导电的哑元的IC的方法。哑元是在不包括电路特征的区域中提供的相应的IC层中的材料的隔离非活动岛或区域，用于避免不均匀的抛光(“凹陷”)。在一个示例性方面，所公开的IC包括半导体材料的多个扩散层哑元，并且包括布置在扩散层上方的多晶硅层中的多个多晶硅哑元。扩散哑元和多晶硅哑元用掺杂剂和/或自对准硅化物进行处理以具有高导电性，以减少引起IC的非线性操作的偏置依赖性。在另一个示例性方面，所公开的IC包括布置在多晶硅层上方的金属层中的多个金属哑元。IC的布局包括在相应的多晶硅哑元和扩散哑元之上垂直对齐的金属哑元。作为示例，与通过晶圆厂布局工具将哑元分散在非重叠布局中的IC相比，IC的这三(3)层中的垂直对齐的哑元减小了横向耦合电容。由于导致的信号延迟和功耗的增加，在一些IC中可能期望避免由分散哑元产生的横向电阻-电容(RC)梯形网络。此外，其电阻和电容随施加电压而变化的半导体哑元可以导致射频(RF)IC中的非线性电路操作。
在另一个公开的示例性方面中，一种制造IC的方法包括以垂直对齐放置哑元以减小横向寄生耦合电容。在该方法中，哑元的放置被控制和定制，以垂直地对齐哑元，以防止晶圆厂布局工具将哑元分散在非重叠布局中，这会产生横向寄生耦合电容。
在另一个示例性方面，一种用于制造IC的方法包括将半导体哑元处理为高导电性。方法包括将半导体哑元掺杂为具有高掺杂剂(P型或N型)浓度，和/或将自对准硅化物施加到半导体哑元的表面以增加导电性。
在从图2A开始讨论在IC中实现垂直对齐且导电的哑元以减小横向寄生耦合电容和偏置依赖性之前，首先参考图1A和图1B讨论包括在晶圆厂布局中以非重叠方式分散的哑元，以及在这种布局中出现的横向寄生耦合电容和偏置依赖性。
通过晶圆厂布局工具将哑元添加到IC布局以避免凹陷，凹陷是抛光期间层中的特征的不均匀减薄。这些哑元以非重叠方式分散，以避免对附接在IC的上侧或下侧的处理晶圆或衬底的垂直寄生耦合电容。在这方面，图1A是在IC 102中形成的示例性测试结构100的俯视图的示意图，其中横向寄生耦合电容和偏置依赖性由晶圆厂放置的非重叠哑元引入。包括测试结构100的IC 102是其中有源电路元件(诸如形成在半导体层中的晶体管)通过金属层中的金属迹线互连的电路的一个示例。图1A的俯视图示出了LM1层106中的下金属1(LM1)哑元104，并且示出了LM2层110中的下金属2(LM2)哑元108。LM2哑元108位于LM2层110中的特征之间的区域中以避免不均匀抛光。在图1A中所示的LM2层110处，特征包括传感器线112和114、信号垫端口1和端口2、垫线116和118，以及接地垫GND1-GND4。LM1哑元104也被放置在LM1层106中没有特征的区域中。在本文中，非重叠的LM1哑元和LM2哑元指示LM1哑元104未被LM2哑元108从上方重叠。根据由晶圆厂布局工具生成的布局，LM2哑元108和LM1哑元104是非重叠的，晶圆厂布局工具将哑元分散在非重叠布局中，以避免与处理层的垂直寄生耦合电容。
图1A中的测试结构100可以用于测量LM2层110上的传感器线112与传感器线114之间的寄生耦合电容。信号垫端口1和端口2以及垫线116和垫线118连接到LM2层108上的传感器线112和传感器线114。传感器线110和传感器线112相互平行并且分开距离D1，在电压被施加到信号垫端口1和端口2时会产生电容。
IC 102的技术(以及本文公开的示例性结构)包括具有高电阻性表面的半绝缘处理晶圆(这里未示出)，该处理晶圆是实际上消除了与哑元的垂直电容的处理晶圆的一个示例。然而，当在信号垫端口1和端口2处施加电压时，仍然会在传感器线110与传感器线112之间检测到寄生耦合电容。减小具有电子电路的IC中的寄生耦合电容会减小这些电路中的信号延迟和功耗。此外，在存在变化的施加电压的情况下，在测试结构100中检测到偏置依赖性。减小偏置依赖性会改进电路的操作的线性度，这在RF应用中尤其重要。
为了更好地理解检测到的寄生耦合电容的来源，将测试结构100(包括非重叠的LM1哑元104和LM2哑元108)的测量结果与省略了哑元的相同测试结构的仿真进行比较。没有任何哑元的仿真测试结构显示出比测试结构100中的寄生耦合电容小得多的寄生耦合电容，并且进一步的测试证实了测试结构100中的非重叠哑元是寄生耦合电容的来源，如参考图1B所解释的。
图1B是图示在包括多个层122的IC 102的子区域120中的电容耦合的截面侧视图。子区域120包括在垂直方向上堆叠的扩散层124、多晶硅层126和M1层128。图1B中的扩散层124包括扩散哑元130，多晶硅层126包括多晶硅哑元132，并且M1层128包括M1哑元134A、134B和134C。在该示例中，扩散层124中的扩散哑元130由轻掺杂硅形成，轻掺杂硅也用于形成在有源电路中采用的绝缘体上硅(SOI)金属氧化物半导体(MOS)场效应晶体管(FET)(SOIMOSFET)(未示出)的沟道区域。多晶硅层126中的多晶硅特征是可以形成SOI MOSFET的栅极的多晶硅特征。
图1B被注释以指示在对角线方向和水平方向上紧邻的哑元130、132和哑元134A-134C当中形成的寄生电容C1-C7的网络。电阻R1和R2分别指示通过扩散哑元130和多晶硅哑元132在水平方向上的电阻，扩散哑元130和多晶硅哑元132各自由轻掺杂半导体材料(例如，硅)组成。在IC 102中，由诸如C1-C7的电容和诸如R1和R2的电阻产生的横向RC网络显著增加了有源电路中的不期望的信号延迟和功耗。
如所示的，根据晶圆厂布局工具的方法，相邻层124和126中的哑元130和132在水平方向上彼此偏移，以避免可能引起与一些处理晶圆的垂直耦合电容的重叠。类似地，M1层128中的哑元134A-134C被定位为不与多晶硅层126中的哑元130重叠。由于这种定向，哑元130、132与哑元134A-134C之间的对角线距离D2-D5较小，这在横向方向上增加了网络中的电容。此外，晶圆厂布局工具将在相同层内的哑元(诸如，M1层128中的哑元134A-134C)放置得比避免抛光不均匀(即凹陷)所需的距离更近。层内哑元之间的较小的水平间距增加了晶圆厂布局中不需要的电容。
除了上述哑元130、132、134A-134C之间的对角电容之外，在子区域120中检测到的另一个问题是由轻掺杂半导体哑元(即，扩散哑元130和多晶硅哑元132)引起的偏置依赖性。偏置依赖性使有源电路在存在变化的施加电压的情况下非线性地响应，诸如在RF电路中。具有低掺杂剂浓度的半导体材料具有高电阻率，该高电阻率在变化电场存在时变化，该变化电场根据施加到测试结构100的电压信号进行改变。电场还影响轻掺杂多晶硅哑元132和扩散哑元130内的电荷载流子，引起半导体哑元的内部电容的改变。电阻和电容的这些改变被称为偏置依赖性，偏置依赖性在变化的施加电压下引起有源电路中的非线性响应。晶圆厂工艺产生轻掺杂的半导体哑元，以避免垂直电容，但这增加了横向偏置依赖性。横向电容C1-C7以及变化的电阻R1和R2一起形成了依赖于偏置的横向RC梯形网络，该横向RC梯形网络可以使RF IC的性能降级。
图2A图示了IC 201的结构200的截面侧视图，IC 201包括具有垂直对齐且导电的哑元204的层202，与图1B中的测试结构100相比，IC 201的结构200具有显著减小的寄生耦合电容和偏置依赖性。哑元204是提供在相应的层202中的材料的岛或隔离区域，以减少不包括电路特征的区域中的抛光不均匀性(例如，凹陷)。例如，多晶硅哑元204P是多晶硅岛或多晶硅的隔离区域，并且扩散哑元204D是半导体材料的半导体岛。结构200包括处理晶圆206，处理晶圆206包括附接到IC 201的高电阻性表面208。在本文讨论的层202当中，层202中的相邻层可以彼此直接接触，这意味着没有中间层(未示出)，或者可以彼此间接接触，这意味着存在一个或多个中间层。中间层可以包括一个或多个绝缘层和/或电介质层。
IC 201包括在水平平面P1中的扩散层210，在图2A中，水平平面P1在平行于轴线X1的第一方向和平行于轴线Y1的第二方向上延伸。扩散层210包括在水平平面P1中延伸的多个扩散哑元204D。IC201包括多晶硅层212，多晶硅层212在平行于轴线Z1的垂直方向(与平面P1正交)上被布置在扩散层210上方。多晶硅层212包括多个多晶硅哑元204P。多晶硅哑元204P和扩散哑元204D具有高导电性，以防止电阻和电容中的依赖于偏置的改变。层202还包括在垂直方向上被布置在多晶硅层212上方的金属1(M1)层214。M1层214包括多个金属1(M1)哑元204M。扩散层210和多晶硅层212分别包括用于形成有源电路的MOSFET(未示出)的沟道区域和栅极区域。IC 201中的M1层214包括金属线，用于提供在扩散层210和多晶硅层212中形成的MOSFET之间的连接。
哑元204当中包括哑元204D、204P和204M。M1哑元204M、多晶硅哑元204P和扩散哑元204D在堆叠中垂直对齐以减小横向耦合电容，来改进包括MOSFET的有源电路中的信号延迟和功耗。垂直对齐的哑元204D、204P和204M的堆叠尽可能地分开，而不允许凹陷。以该方式定制哑元204的放置将对应于图1B中的距离D2-D5的对角线距离最大化，以将相应的层202中的哑元204之间的对角线耦合和水平耦合最小化。
继续参考图2A中的示例，IC 201包括附接在M4层216上方的半绝缘处理晶圆206。处理晶圆206在本文中也被称为处理衬底206。在垂直方向上，在M4层216下方，IC 201依次包括M3层218、M2层220、M1层214、多晶硅层212和扩散层210。在扩散层210下方，IC 201包括腔(CAV)层222、LM1层224和LM2层226。M4层216、M3层218、M2层220和M1层214在垂直方向上在多晶硅层212上方，并且其中的哑元204被称为上金属哑元204U。CAV层222、LM1层224和LM2层226在扩散层210下方，并且其中的哑元204被称为下金属哑元204L。
在IC 201的示例中，哑元204D、204P和204M在堆叠228中垂直对齐，使得在堆叠228中的每个堆叠中，金属哑元204M的第一部分230在垂直方向上在多晶硅哑元204P的第一部分232上方，并且扩散哑元204D的第一部分234在多晶硅哑元204P的第一部分232下方。在另一示例中，上金属哑元204U在多晶硅哑元204P上方垂直对齐。在另一示例中，下金属哑元204L在扩散哑元204D下方垂直对齐。在一个示例中，垂直对齐是指第一哑元204在垂直方向上在相邻水平层202的第二哑元204上方定向。在垂直对齐的另一示例中，每个哑元204具有在水平方向(例如，X1轴方向)上的长度，并且当上哑元204的长度L1的中心C1在垂直方向上在下哑元204的长度L2的中心C2上方时，上哑元204在下哑元204之上垂直对齐。在X1轴方向和Y1轴方向两者上在下哑元204上方垂直对齐的上哑元204在下哑元204之上居中。
多晶硅哑元204P和上金属哑元204U在堆叠228中在扩散哑元204D上方垂直对齐。CAV层222、LM1层224和LM2层226中的下金属哑元204L在扩散哑元204D下方垂直对齐。下金属哑元204L在水平方向(X1)上具有比扩散哑元204D、多晶硅哑元204P和上金属哑元204U大的长度。因此，在下金属哑元204L中的一个下金属哑元上方可以存在两个堆叠228。换句话说，在图2A的示例中，第一扩散哑元204D的第一部分234在下金属哑元204L的第一部分236上方，并且第二扩散哑元204D的第一部分234在下金属哑元204L的第二部分236上方。在图2A中，哑元204从LM2层226到M4层216垂直对齐以减小耦合电容。
图2B是在扩散哑元204D上方垂直对齐的多晶硅哑元204P的俯视图。扩散哑元204D的面积A1大于多晶硅哑元204P的面积A2，因此扩散哑元204D的周边区域238在X1轴方向和Y1轴方向上比多晶硅哑元204P延伸得更远。在图2B的俯视图中，扩散哑元204D的上表面暴露在多晶硅哑元204P周围的周边区域238中。在多晶硅哑元204P下方，扩散哑元204D包括中心区域242。在图2B的示例中，多晶硅哑元204P在扩散哑元204D之上居中。在另一示例中，多晶硅哑元204P的一部分在中心区域242的一部分上方。
周边区域238围绕中心区域242延伸。在一个示例中，周边区域238从中心区域242的第一侧延伸到中心区域242的相对侧。在一个示例中，中心区域242的一部分直接位于中心区域242的第一侧上的周边区域238的一部分与中心区域242的相对侧上的中心区域238的一部分之间。在一个示例中，周边区域238围绕扩散哑元204D的周边连续地(即，没有中断)延伸。在另一示例中，周边区域围绕扩散哑元204D的整个周边延伸。周边区域238具有在水平方向上延伸的宽度WPR。周边区域238的宽度WPR是技术相关的参数，宽度WPR足以可靠地在中心区域242周围产生不中断的、高导电性外围区域，从在扩散哑元204D的所有侧面上完全围住中心区域242。
作为下述处理的结果，多晶硅哑元204P和周边区域238具有高导电性，并且因此，在存在电场的情况下不受电阻和电容上的改变的影响。扩散哑元204D的中心区域242具有第一电阻率，并且周边区域238具有第二电阻率。周边区域238的第二电阻率小于中心区域242的第一电阻率。换句话说，周边区域238比中心区域242更导电。因此，由于高导电性哑元204P以及围绕扩散哑元204D的周边延伸的高导电性周边区域238，多晶硅哑元204P和扩散哑元204D对IC 201中的有源电路中的偏置依赖性和非线性操作没有贡献。
如上所述，扩散哑元204D和多晶硅哑元204P被处理为高导电性，以减小偏置依赖性来改进有源电路的线性度，这在RF应用中尤其重要。在一个示例性方面，在根据以上进行的掺杂剂处理中，N型材料或P型材料的掺杂剂被施加到多晶硅哑元204P，并且也被施加到扩散哑元204D的周边周围的周边区域238。未暴露于所施加的掺杂剂的中心区域242中的掺杂剂浓度没有增加。因此，中心区域242保持比周边区域238高的电阻率。在一个示例中，中心区域242的面积由多晶硅哑元204P的面积A2确定。
N型掺杂材料是诸如磷(P)、砷(As)和锑(Sb)的五价材料。P型掺杂材料是诸如硼(B)、镓(G)和铟(In)的三价材料。通过在多晶硅哑元204P的整个区域A2之上并且在扩散哑元204D的周边区域238中施加高掺杂剂浓度，可以增加扩散哑元204D和多晶硅哑元204P的导电性。在存在变化电场的情况下，高导电哑元不受电阻和电容上的改变的影响。以该方式，避免了在晶圆厂工艺中形成的哑元布局中通常出现的扩散哑元204D和多晶硅哑元204P的偏置依赖性。
在另一个示例性方面，用于增加扩散哑元204D和多晶硅哑元204P的导电性的工艺或处理包括通过自对准硅化(即，自对准硅化(salicidation))施加硅化物，这涉及金属薄膜与硅表面的反应，通过一系列退火和蚀刻工艺形成金属层(例如自对准硅化钛)。自对准硅化可以用于在单个工艺或分开的工艺中在多晶硅层212和扩散层210两者中的哑元204上产生高导电层。由于扩散哑元204D的周边周围的周边区域238在水平方向上暴露在多晶硅哑元204P之外，因此自对准硅化物可以在单个工艺中被施加到多晶硅哑元204P，并且还可以被施加到扩散哑元204D的周边区域238。备选地，自对准硅化物可以在形成多晶硅层212之前被施加到扩散哑元204D，然后被施加到多晶硅哑元204P。单独的自对准硅化工艺可以足以使多晶硅哑元204P和扩散哑元204D具有高导电性，并且足以避免偏置依赖性。在另一示例中，除了用于增加多晶硅哑元204P和扩散哑元204D的相应的掺杂剂浓度的处理，自对准硅化工艺可以被施加到多晶硅哑元204P和扩散哑元204D，以确保高导电性水平。
图3是IC 302中的测试结构300的俯视示意图，IC 302包括层202并且采用如图2A和图2B中所示的垂直对齐的哑元204。与图1中的测试结构100一样，测试结构300包括耦合到信号垫端口1和端口2的传感器线304、306。测试结构300还包括接地垫GND1-GND4。根据定制布局，哑元204被定位在信号垫端口1和端口2与接地垫GND1-GND4之间的垂直堆叠228中，以避免否则将由分散在晶圆厂布局中的哑元204产生的寄生耦合电容。垂直对齐的哑元204也被定位在传感器线304与传感器线306之间。非重叠哑元被允许由晶圆厂工具放置在传感器线304与信号垫端口1之间以及传感器线306与信号垫端口2之间的区域中，在这些区域中，电连接的特征之间不存在电容耦合。图3中的哑元308指示LM2层226中的下金属哑元204L无法安装的空间，这将LM1层224中的下金属哑元204L暴露。与图1A中的测试结构100(其包括非重叠哑元和依赖于偏置的半导体哑元)相比，图3中的垂直对齐的哑元204显著减小了传感器线304与传感器线306之间的寄生耦合电容，并且还显著减小了信号垫端口1和端口2与接地垫GND1-GND4之间的寄生耦合电容。
与图2A和图2B中公开的示例性方面相比，图4是结构400的图示，其中哑元402的放置与图1A和图1B中的IC 102中的测试结构100一致。结构400中的层404包括根据晶圆厂布局以非重叠方式分散的哑元402。扩散层404D中的哑元402D与层404的CAV层404C中的相邻哑元402C之间的对齐仅仅是偶然的，因为哑元402C的长度LCAV大于扩散哑元402D之间的水平分离距离DDIFF以避免凹陷。如图4中所示以非重叠布置放置的哑元402对应于图1B中的测试结构100的层122，这引起寄生电容，该寄生电容增加了有源电路中的信号延迟和功耗。因为担心可能形成与一些处理衬底的垂直耦合电容，所以哑元402的重叠实际上被晶圆厂布局工具避免。此外，用于生成哑元的晶圆厂工艺防止扩散哑元402D和多晶硅哑元402P变得高导电，因为这种导电性增加了垂直耦合电容。因此，如图4中所示的结构400的布局产生了问题，该问题被图2A、图2B和图3中的示例性垂直对齐且导电的哑元204克服。
图5是类似于图2A、图2B和图3中的测试结构200和300的测试结构的第一集合中的寄生耦合电容Cthru(在信号垫端口1与信号垫端口2之间)的测量结果的图形说明500，其中层202包括垂直对齐的哑元204。除了两个变量之外，测试结构彼此相同。第一变量是传感器线(例如，传感器线304与传感器线306)之间的距离D1。第二变量是放置传感器线处的金属层级。在这方面，利用在六(6)个金属层级(M4、M3、M2、M1、LM1和LM2)中的一个金属层级处的传感器线生成测试结构。针对每个金属层级，生成测试结构，其中传感器线之间的距离D1中的每个距离D1为2微米(μm)、4μm、8μm、16μm和32μm。因此，图5中呈现了Cthru的三十(30)个测量结果，针对每种距离D1以及针对6个金属层级中的每个金属层级有一个测量结果。
图6是类似于图1A、图1B和图4中的测试结构100和400的测试结构的第二集合的寄生耦合电容Cthru的测量结果的图形说明600。测试结构的第二集合与测试结构的第一集合相同，但包括如分散在工厂布局中的非重叠哑元。
提供图5和图6是出于比较的目的，以说明由本文公开的包括垂直对齐的哑元204以及导电哑元204P和204D的示例性方面实现的总寄生耦合电容的差异。图5和图6中的数据的比较显示了寄生耦合电容Cthru的幅度的显著差异，其中测试结构300中的测量结果在所有金属层级处都显著低于测试结构100中的测量结果。该比较确认了如下确定：如分散在晶圆厂布局中的非重叠哑元是横向寄生耦合电容的重要来源，并且这种寄生耦合电容通过将哑元垂直对齐而被避免。
图7是类似于图2A中的测试结构200的垂直对齐的哑元的第一示例性方面的另一个实施例中的IC 702的结构700的截面侧视图。图7中的元件的附图标记对应于图2A中的相同元件的附图标记。在图7中，上金属哑元204U与多晶硅层212中的哑元204P垂直对齐，并且下金属哑元204L与扩散层210中的哑元204D垂直对齐。此外，上金属哑元204U可以与下金属哑元204L对齐。然而，多晶硅哑元204P和扩散哑元204D彼此未垂直对齐。结果，在对角布置的多晶硅哑元204P与扩散哑元204D之间会存在一些不需要的寄生耦合电容。因此，图2A中所示的实施例中的寄生耦合电容比图7中的实施例中的寄生耦合电容低。然而，尽管存在该差异，但与测试结构100相比，结构700中的寄生耦合电容显著减小，这是因为上金属哑元204U和下金属哑元204L的垂直对齐。
多晶硅哑元204P和扩散哑元204D的故意未对齐的原因可能是，在形成多晶硅层212之前采用单独的工艺来处理扩散哑元204D。
在本文公开的另一方面中，在图8中的流程图中图示了制造IC的方法800。方法800包括形成包括多个扩散哑元204D的扩散层210，每个扩散哑元204D包括在水平平面中延伸的半导体材料(框802)。方法800还包括在与水平平面正交的垂直方向上在扩散层210上方形成多晶硅层212，多晶硅层212包括多个多晶硅哑元204P，多个多晶硅哑元204P中的第一多晶硅哑元的一部分226在多个扩散哑元204D中的第一扩散哑元的一部分228上方(框804)。方法800还包括在垂直方向上在多晶硅层212上方的第一金属层214中形成多个第一金属哑元204U，在垂直方向上，多个第一金属哑元204U中的第一第一金属哑元的一部分224在多个多晶硅哑元204P中的第一多晶硅哑元的一部分226上方(框806)。
在本文公开的另一方面中，在图9中的流程图中图示了制造IC的方法900。方法900包括：形成包括多个扩散哑元204D的扩散层210(框902)；形成包括多个多晶硅哑元204P的多晶硅层212(框904)；处理扩散层210和多晶硅层212，以减小多个扩散哑元204D中的每个扩散哑元和多个多晶硅哑元204P中的每个多晶硅哑元的电阻率(框906)；以及形成包括多个金属哑元204U的金属层214(框908)。
如图2A、图2B、图3和图7中的任一个图所示并且根据本文公开的任何方面的IC中的垂直对齐的哑元可以被提供在或被集成到任何基于处理器的设备中，该垂直对齐的哑元包括高导电性半导体(多晶硅和扩散)层哑元，以减小横向寄生耦合电容和偏置依赖性。示例包括但不限于：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板计算机、平板手机、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜等)、台式计算机、个人数字助理(PDA)、监控器、计算机显示器、电视、调谐器、无线电设备、卫星无线电设备、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、机动车、交通工具组件、航空电子系统、无人机和多轴飞行器。
在这方面，图10图示了基于处理器的系统1000的一个示例，系统1000包括如图2A、图2B、图3和图7中的任一个图所示并且根据本文公开的任何方面的IC中的垂直对齐的哑元，该垂直对齐的哑元包括高导电性半导体(多晶硅和扩散)层哑元，以减小横向寄生耦合电容和偏置依赖性。在该示例中，基于处理器的系统1000包括一个或多个中央处理器单元(CPU)1002，中央处理器单元也可以被称为CPU或处理器核，每个CPU或处理器核包括一个或多个处理器1004。(多个)CPU 1002可以具有高速缓存存储器1006，高速缓存存储器1006耦合到(多个)处理器1004，以用于快速访问临时存储的数据。作为示例，(多个)处理器1004可以包括如图2A、图2B、图3和图7中的任一个图所示并且根据本文公开的任何方面的IC中的垂直对齐的哑元，该垂直对齐的哑元包括高导电性半导体(多晶硅和扩散)层哑元，以减小横向寄生耦合电容和偏置依赖性。(多个)CPU 1002耦合到系统总线1008，并且可以将基于处理器的系统1000中包括的主设备和从设备相互耦合。众所周知，(多个)CPU 1002通过在系统总线1008上交换地址信息、控制信息和数据信息来与这些其他设备通信。例如，(多个)CPU 1002可以将总线事务请求传输到作为从设备的示例的存储器控制器1010。尽管图10中未图示，但可以提供多个系统总线1008，其中每个系统总线1008构成不同的结构。
其他主设备和从设备可以连接到系统总线1008。如图10中所示，作为示例，这些设备可以包括存储器系统1012(其包括存储器控制器1010和一个或多个存储器阵列1014)、一个或多个输入设备1016、一个或多个输出设备1018、一个或多个网络接口设备1020和一个或多个显示控制器1022。存储器系统1012、一个或多个输入设备1016、一个或多个输出设备1018、一个或多个网络接口设备1020和一个或多个显示控制器1022中的每个可以包括如图2A、图2B、图3和图7中的任一个图所示并且根据本文公开的任何方面的IC中的垂直对齐的哑元，该垂直对齐的哑元包括高导电性半导体(多晶硅和扩散)层哑元，以减小横向寄生耦合电容和偏置依赖性。(多个)输入设备1016可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(多个)输出设备1018可以包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。(多个)网络接口设备1020可以是被配置为允许数据去往和来自网络1024的交换的任何设备。网络1024可以是任何类型的网络，包括但不包括限于有线或无线网络、专用或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、BLUETOOTHTM网络和因特网。(多个)网络接口设备1020可以被配置为支持所需的任何类型的通信协议。
(多个)CPU 1002还可以被配置为通过系统总线1008访问(多个)显示控制器1022，以控制发送到一个或多个显示器1026的信息。(多个)显示控制器1022向(多个)显示器1026发送信息，以经由一个或多个视频处理器1028进行显示，视频处理器1028将要被显示的信息处理成适于(多个)显示器1026的格式。(多个)显示器1026可以包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。(多个)显示控制器1022、(多个)显示器1026和/或(多个)视频处理器1028可以包括如图2A、图2B、图3和图7中的任一个图所示并且根据本文公开的任何方面的IC中的垂直对齐的哑元，该垂直对齐的哑元包括高导电性半导体(多晶硅和扩散)层哑元，以减小横向寄生耦合电容和偏置依赖性。
图11图示了包括由IC 1102形成的RF组件的示例性无线通信设备1100，其中在无线通信设备1100中的任何组件可以包括如图2A、图2B、图3和图7中的任一个图所示并且根据本文公开的任何方面的IC中的垂直对齐的哑元，该垂直对齐的哑元包括高导电性半导体(多晶硅和扩散)层哑元，以减小横向寄生耦合电容和偏置依赖性。作为示例，无线通信设备1100可以包括上述设备中的任何设备或被提供在上述设备中的任何设备中。如图11中所示，无线通信设备1100包括收发器1104和数据处理器1106。数据处理器1106可以包括用于存储数据和程序代码的存储器。收发器1104包括支持双向通信的发射器1108和接收器1110。通常，无线通信设备1100可以包括用于任何数目的通信系统和频带的任何数目的发射器1108和/或接收器1110。收发器1104的全部或一部分可以被实现在一个或多个模拟IC、RF IC(RFIC)、混合信号IC等上。
发射器1108或接收器1110可以用超外差架构或直接转换架构来被实现。在超外差架构中，信号在RF与基带之间分多个阶段进行频率转换，例如，对于接收器1110，在一个阶段中从RF转换到中频(IF)，然后在另一阶段从IF转换到基带。在直接转换架构中，信号在一个阶段中在RF与基带之间进行频率转换。超外差转换架构和直接转换架构可以使用不同的电路块和/或具有不同的要求。在图11的无线通信设备1100中，发射器1108和接收器1110利用直接转换架构来进行实现。
在发射路径中，数据处理器1106处理要被发射的数据，并且向发射器1108提供I和Q模拟输出信号。在示例性无线通信设备1100中，数据处理器1106包括数模转换器(DAC)1112(1)、1112(2)，以用于将由数据处理器1106生成的数字信号转换成I和Q模拟输出信号，例如I和Q输出电流，以进行进一步处理。
在发射器1108内，低通滤波器1114(1)、1114(2)分别对I和Q模拟输出信号进行滤波，以去除由先前的数模转换引起的不期望信号。放大器(AMP)1116(1)、1116(2)分别放大来自低通滤波器1114(1)、1114(2)的信号，并且提供I和Q基带信号。上转换器1118通过混频器1120(1)、1120(2)，利用来自TX LO信号生成器1122的I和Q发射(TX)本地振荡器(LO)信号，来对I和Q基带信号进行上转换，以提供上转换信号1124。滤波器1126对上转换信号1124进行滤波，以去除由频率上转换引起的不期望信号以及接收频带中的噪声。功率放大器(PA)1128放大来自滤波器1126的上转换信号1124，以获得期望的输出功率水平并且提供发射RF信号。发射RF信号通过双工器或开关1130路由，并且经由天线1132发射。
在接收路径中，天线1132接收由基站发射的信号，并且提供接收的RF信号，该RF信号通过双工器或开关1130进行路由，并且被提供给低噪声放大器(LNA)1134。双工器或开关1130被设计成以特定的接收(RX)至TX双工器频率分离来操作，以使RX信号与TX信号隔离。所接收的RF信号被LNA 1134放大，并且被滤波器1136滤波以获得期望的RF输入信号。下转换混频器1138(1)、1138(2)将滤波器1136的输出与来自RX LO信号生成器1140的I和Q RXLO信号(即，LO_I和LO_Q)混合，以生成I和Q基带信号。I和Q基带信号被AMP 1142(1)、1142(2)放大，并且被低通滤波器1144(1)、1144(2)进一步滤波，以获得I和Q模拟输入信号，I和Q模拟输入信号被提供给数据处理器1106。在该示例中，数据处理器1106包括模数转换器(ADC)1146(1)、1146(2)，用于将模拟输入信号转换成数字信号，以供数据处理器1106进一步处理。
在图11的无线通信设备1100中，TX LO信号生成器1122生成用于频率上转换的I和Q TX LO信号，而RX LO信号生成器1140生成用于频率下转换的I和Q RX LO信号。每个LO信号是具有特定基频的周期信号。TX锁相环(PLL)电路1148从数据处理器1106接收定时信息，并且生成用于调整来自TX LO信号生成器1122的TX LO信号的频率和/或相位的控制信号。类似地，RX PLL电路1150从数据处理器1106接收定时信息，并且生成用于调整来自RX LO信号生成器1140的RX LO信号的频率和/或相位的控制信号。
本领域技术人员将进一步理解，结合本文公开的方面描述的各种说明性的逻辑块、模块、电路和算法可以实现为电子硬件、存储在存储器或另一计算机可读介质中并且由处理器或其他处理设备执行的指令或两者的组合。作为示例，本文描述的主设备和从设备可以在任何电路、硬件组件、IC或IC芯片中被采用。本文公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储期望的任何类型的信息。为了清楚地说明这种可互换性，上面已经大体上根据其功能描述了各种说明性的组件、框、模块、电路和步骤。如何实现这种功能取决于特定的应用、设计选择和/或强加于整个系统的设计约束。本领域技术人员可以针对每个特定应用以变化的方式来实现所描述的功能，但是这种实现决定不应当被解释为导致脱离本公开的范围。
结合本文公开的方面描述的各种说明性逻辑块、模块和电路可利用被设计成执行本文所描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑设备、分立的门或晶体管逻辑、分立的硬件组件或其任何组合来进行实现或执行。处理器可以是微处理器，但在备选方案中，处理器可以是任何常规的处理器、控制器、微控制器或状态机。处理器还可以被实施成计算设备的组合(例如DSP与微处理器的组合、多个微处理器、与DSP核结合的一个或更多个微处理器或任何其他这种配置)。
本文公开的方面可以以硬件和被存储在硬件中的指令来体现，并且可以驻存在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、寄存器、硬盘、可移动磁盘、CD-ROM或本领域已知的任何其他形式的计算机可读介质中。示例性存储介质耦合到处理器，使得处理器能够从该存储介质读取信息并且能够向该存储介质写入信息。在备选方案中，存储介质可以被整合到处理器。处理器和存储介质可驻存在ASIC中。ASIC可以驻存在远程站中。在备选方案中，处理器和存储介质可以作为分立组件驻存在远程站、基站或服务器中。
还应当注意，描述了本文的任何示例性方面中描述的操作性步骤以提供示例和讨论。所描述的操作可以以除了图示的顺序之外的许多不同的顺序执行。另外，在单个操作步骤中描述的操作实际上可以在许多不同的步骤中执行。附加地，可以组合示例性方面中讨论的一个或多个操作步骤。应当理解，流程图中图示的操作步骤可以进行许多不同的修改，这对于本领域技术人员来说是明显的。本领域技术人员还将理解，可以使用多种不同科技和技术中的任何一种来表示信息和信号。例如，在以上整个说明书中可能引用的数据、指令、命令、信息、信号、位、符号和码片可以由电压、电流、电磁波、磁场或粒子、光场或粒子或其任何组合表示。
提供对本公开的先前描述以使本领域技术人员能够制造或使用本公开。对本公开的各种修改对于本领域技术人员而言将是明显的，并且本文中定义的一般原理可以应用于其他变型。因此，本公开内容不旨在限于本文描述的示例和设计，而是与符合本文公开的原理和新颖特征的最宽范围一致。

Claims (29)

1.一种集成电路(IC)，包括：
扩散层中的多个扩散哑元，每个扩散哑元包括在水平平面中延伸的半导体材料；
多晶硅层中的多个多晶硅哑元，所述多晶硅层在与所述水平平面正交的垂直方向上在所述扩散层上方；以及
金属层中的多个金属哑元，所述金属层在所述垂直方向上在所述多晶硅层上方，
其中：
在所述垂直方向上，所述多个金属哑元中的第一金属哑元的第一部分在所述多个多晶硅哑元中的第一多晶硅哑元的第一部分上方；并且
在所述垂直方向上，所述多个扩散哑元中的第一扩散哑元的第一部分在所述第一多晶硅哑元的所述第一部分下方。
2.根据权利要求1所述的IC，其中：
所述多个扩散哑元中的所述第一扩散哑元在第一水平方向上延伸第一长度；
所述多个多晶硅哑元中的所述第一多晶硅哑元在所述第一水平方向上延伸第二长度；
所述多个金属哑元中的所述第一金属哑元在所述第一水平方向上延伸第三长度；
所述第一长度的中心在所述第二长度的中心的正上方；并且
所述第三长度的中心在所述第二长度的所述中心的正下方。
3.根据权利要求1所述的IC，其中：
所述多个多晶硅哑元中的每个多晶硅哑元包括多晶硅；并且
所述多个金属哑元中的每个金属哑元包括导电金属。
4.根据权利要求1所述的IC，其中：
所述IC还包括在所述垂直方向上在所述金属层上方的多个上金属层，所述多个上金属层中的每个上金属层包括多个上金属哑元；并且
在所述垂直方向上，所述多个上金属层中的每个上金属层中的所述多个上金属哑元中的一个上金属哑元的一部分在所述第一金属哑元的所述第一部分上方。
5.根据权利要求1所述的IC，其中：
在所述垂直方向上，所述多个金属哑元中的第二金属哑元的第一部分在第二多晶硅哑元的第一部分上方；并且
在所述垂直方向上，所述多个扩散哑元中的第二扩散哑元的第一部分在所述第二多晶硅哑元的所述第一部分下方。
6.根据权利要求1所述的IC，其中：
所述IC还包括在所述垂直方向上在所述扩散层下方的下金属层，所述下金属层包括多个下金属哑元；并且
在所述垂直方向上，所述多个下金属哑元中的第一下金属哑元的第一部分在所述第一扩散哑元的所述第一部分下方。
7.根据权利要求6所述的IC，其中：
在所述垂直方向上，所述多个扩散哑元中的第二扩散哑元的第一部分在所述第一下金属哑元的第二部分上方；
在所述垂直方向上，所述多个多晶硅哑元中的第二多晶硅哑元的第一部分在所述第二扩散哑元的所述第一部分上方；并且
在所述垂直方向上，所述多个金属哑元中的第二金属哑元的第一部分在所述第二多晶硅哑元的所述第一部分上方。
8.根据权利要求1所述的IC，还包括多个绝缘体上硅(SOI)金属氧化物半导体(MOS)晶体管，每个晶体管包括在所述扩散层中的沟道区域、在所述多晶硅层中的栅极区域、在所述金属层中的源极接触以及在所述金属层中的漏极接触。
9.根据权利要求1所述的IC，其中所述扩散层包括掺杂有P型掺杂剂和N型掺杂剂中的至少一种的硅。
10.根据权利要求1所述的IC，所述IC被集成到选自由以下项组成的组的设备中：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板计算机、平板手机、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备、台式计算机、个人数字助理(PDA)、监控器、计算机显示器、电视、调谐器、无线电设备、卫星无线电设备、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、机动车、交通工具组件、航空电子系统、无人机和多轴飞行器。
11.一种集成电路(IC)，包括：
在多晶硅层中的多个多晶硅哑元，每个多晶硅哑元包括多晶硅的岛；以及
在扩散层中的水平平面中的多个扩散哑元，每个扩散哑元包括半导体材料的半导体岛；
其中：
每个半导体岛包括周边区域，所述周边区域具有在所述水平平面中围绕所述半导体岛的中心区域延伸的宽度；
所述中心区域包括第一电阻率；并且
所述周边区域包括围绕所述中心区域的包括第二电阻率的所述半导体材料。
12.根据权利要求11所述的IC，其中在垂直方向上，所述多个多晶硅哑元中的一个多晶硅哑元的一部分在所述多个扩散哑元中的一个扩散哑元的所述中心区域的一部分上方。
13.根据权利要求11所述的IC，其中包括包括所述第二电阻率的所述半导体材料的所述周边区域围绕所述半导体岛的整个周边延伸。
14.根据权利要求11所述的IC，其中包括包括所述第二电阻率的所述半导体材料的所述周边区域围绕所述半导体岛的周边连续延伸。
15.根据权利要求11所述的IC，其中所述第二电阻率小于所述第一电阻率。
16.根据权利要求11所述的IC，其中所述第一电阻率与所述第二电阻率之间的电阻率的差异是由于所述半导体岛的所述中心区域与所述周边区域之间的掺杂剂浓度的差异引起。
17.根据权利要求11所述的IC，其中所述第一电阻率与所述第二电阻率之间的电阻率的差异是由于所述半导体岛的所述周边区域上的自对准硅化物引起。
18.一种制造集成电路(IC)的方法，所述方法包括：
形成包括多个扩散哑元的扩散层，每个扩散哑元包括在水平平面中延伸的半导体材料；
在与所述水平平面正交的垂直方向上在所述扩散层上方形成多晶硅层，所述多晶硅层包括多个多晶硅哑元，在所述垂直方向上，所述多个多晶硅哑元中的第一多晶硅哑元的一部分在所述多个扩散哑元中的第一扩散哑元的一部分上方；以及
在所述垂直方向上在所述多晶硅层上方的第一金属层中形成多个第一金属哑元，在所述垂直方向上，所述多个第一金属哑元中的第一第一金属哑元的一部分在所述多个多晶硅哑元中的所述第一多晶硅哑元的所述部分上方。
19.根据权利要求18所述的方法，还包括：
在所述垂直方向上，在所述第一金属层上方形成包括多个上金属哑元的上金属层，包括：
在所述垂直方向上，在所述多个第一金属哑元中的所述第一第一金属哑元的所述部分上方形成所述多个上金属哑元中的第一上金属哑元的一部分。
20.根据权利要求18所述的方法，还包括：
在所述垂直方向上，在所述扩散层下方形成多个下金属层，包括：
在所述垂直方向上，在所述多个扩散哑元中的所述第一扩散哑元的所述部分下方形成在所述多个下金属层中的每个下金属层中的一个下金属哑元的一部分。
21.根据权利要求18所述的方法，还包括：
在所述垂直方向上，在所述多个扩散哑元中的第二扩散哑元的一部分上方形成所述多个多晶硅哑元中的第二多晶硅哑元的一部分；以及
在所述垂直方向上，在所述多个多晶硅哑元中的所述第二多晶硅哑元的所述部分上方形成所述多个第一金属哑元中的第二第一金属哑元的一部分。
22.根据权利要求18所述的方法，还包括：
形成多个绝缘体上硅(SOI)金属氧化物半导体(MOS)晶体管，包括：
在所述扩散层中形成沟道区域；
在所述多晶硅层中形成栅极区域；以及
在所述第一金属层中形成源极接触和漏极接触。
23.根据权利要求18所述的方法，其中形成所述扩散层包括形成掺杂有P型掺杂剂和N型掺杂剂中的至少一种的硅层。
24.根据权利要求18所述的方法，还包括用N型掺杂剂或P型掺杂剂掺杂所述多个扩散哑元和所述多个多晶硅哑元，以增加所述多个扩散哑元和所述多个多晶硅哑元的掺杂剂浓度。
25.根据权利要求18所述的方法，还包括用自对准硅化物工艺处理所述多个扩散哑元和所述多个多晶硅哑元，以形成导电层。
26.一种制造集成电路(IC)的方法，所述方法包括：
形成包括多个扩散哑元的扩散层；
形成包括多个多晶硅哑元的多晶硅层；
处理所述扩散层和所述多晶硅层，以减小所述多个扩散哑元中的每个扩散哑元和所述多个多晶硅哑元中的每个多晶硅哑元的电阻率；以及
形成包括多个金属哑元的金属层。
27.根据权利要求26所述的方法，其中处理所述扩散层和所述多晶硅层包括用N型掺杂剂或P型掺杂剂掺杂所述多个扩散哑元和所述多个多晶硅哑元，以增加所述多个扩散哑元和所述多个多晶硅哑元的掺杂剂浓度。
28.根据权利要求26所述的方法，其中处理所述扩散层和所述多晶硅层包括向所述多个扩散哑元和所述多个多晶硅哑元施加自对准硅化物。
29.根据权利要求26所述的方法，其中：
形成所述扩散层还包括形成多个沟道区域；
形成所述多晶硅层还包括形成多个栅极区域；
形成所述金属层还包括形成多个源极接触和多个漏极接触；并且
所述方法还包括形成多个绝缘体上硅(SOI)金属氧化物半导体(MOS)晶体管，每个晶体管包括所述多个沟道区域中的一个沟道区域、所述多个栅极区域中的一个栅极区域、所述多个源极接触中的一个源极接触以及所述多个漏极接触中的一个漏极接触。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12040238B2 (en) * 2013-11-12 2024-07-16 Skyworks Solutions, Inc. Radio-frequency switching devices having improved voltage handling capability
US11133272B1 (en) 2020-04-23 2021-09-28 Qualcomm Incorporated Vertically-aligned and conductive dummies in integrated circuit layers for capacitance reduction and bias independence and methods of manufacture
US11456224B2 (en) * 2020-08-11 2022-09-27 Nanya Technology Corporation Semiconductor structure with test structure

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5117389A (en) * 1990-09-05 1992-05-26 Macronix International Co., Ltd. Flat-cell read-only-memory integrated circuit
JP2003031677A (ja) * 2001-07-19 2003-01-31 Nec Microsystems Ltd 半導体集積回路の製造方法および設計方法ならびに半導体集積回路
US20040089950A1 (en) * 2002-10-31 2004-05-13 Fujitsu Limited Semiconductor device with dummy structure
JP2006286696A (ja) * 2005-03-31 2006-10-19 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20070221957A1 (en) * 2006-03-15 2007-09-27 Nec Electronics Corporation Semiconductor integrated circuit device and dummy pattern arrangement method
US20110031536A1 (en) * 2008-04-25 2011-02-10 Panasonic Corporation Layout structure of standard cell, standard cell library, and layout structure of semiconductor integrated circuit
US20120187500A1 (en) * 2011-01-20 2012-07-26 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
CN110661518A (zh) * 2018-06-28 2020-01-07 台湾积体电路制造股份有限公司 双传输门及用于双传输门的双规则集成电路布局

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9793372B1 (en) * 2016-05-25 2017-10-17 Globalfoundries Inc. Integrated circuit including a dummy gate structure and method for the formation thereof
US11011602B2 (en) * 2018-11-20 2021-05-18 Qualcomm Incorporated Circuits employing adjacent low-k dummy gate to a field-effect transistor (FET) to reduce FET source/drain parasitic capacitance, and related fabrication methods
US11133272B1 (en) 2020-04-23 2021-09-28 Qualcomm Incorporated Vertically-aligned and conductive dummies in integrated circuit layers for capacitance reduction and bias independence and methods of manufacture

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5117389A (en) * 1990-09-05 1992-05-26 Macronix International Co., Ltd. Flat-cell read-only-memory integrated circuit
JP2003031677A (ja) * 2001-07-19 2003-01-31 Nec Microsystems Ltd 半導体集積回路の製造方法および設計方法ならびに半導体集積回路
US20040089950A1 (en) * 2002-10-31 2004-05-13 Fujitsu Limited Semiconductor device with dummy structure
JP2006286696A (ja) * 2005-03-31 2006-10-19 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20070221957A1 (en) * 2006-03-15 2007-09-27 Nec Electronics Corporation Semiconductor integrated circuit device and dummy pattern arrangement method
US20110031536A1 (en) * 2008-04-25 2011-02-10 Panasonic Corporation Layout structure of standard cell, standard cell library, and layout structure of semiconductor integrated circuit
US20120187500A1 (en) * 2011-01-20 2012-07-26 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
CN110661518A (zh) * 2018-06-28 2020-01-07 台湾积体电路制造股份有限公司 双传输门及用于双传输门的双规则集成电路布局

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