CN115410918A - 半导体器件及其制备方法 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 265
- 239000004065 semiconductor Substances 0.000 claims abstract description 163
- 239000000956 alloy Substances 0.000 claims abstract description 155
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 153
- 238000002955 isolation Methods 0.000 claims abstract description 58
- 238000002360 preparation method Methods 0.000 claims abstract description 14
- 238000000605 extraction Methods 0.000 claims description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 20
- 239000010703 silicon Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 18
- 230000000149 penetrating effect Effects 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000011049 filling Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 19
- 229910052751 metal Inorganic materials 0.000 description 60
- 239000002184 metal Substances 0.000 description 60
- 230000010354 integration Effects 0.000 description 14
- 229910052721 tungsten Inorganic materials 0.000 description 13
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 12
- 239000010937 tungsten Substances 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 238000005275 alloying Methods 0.000 description 8
- 239000007769 metal material Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/018—Spacers formed inside holes at the prospective gate locations, e.g. holes left by removing dummy gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
- H10D62/378—Contact regions to the substrate regions
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Abstract
本申请涉及半导体器件及其制备方法，通过在半导体基底的隔离结构上形成开孔，开孔的底部露出部分衬底，进而在露出部分衬底的表面形成第一合金层，在开孔内形成与第一合金层接触的衬底引出结构，从而使衬底引出结构通过第一合金层与衬底形成良好的欧姆接触，实现低电阻的电连接，进而在背栅引出时具有更好的引出效果，提高器件的稳定性和可靠性。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及半导体器件及其制备方法。
背景技术
MOS(Metal Oxide Semiconductor，金属—氧化物—半导体场效应)器件在工作时会受到背栅效应的影响。背栅效应主要是指衬底偏压(也称背栅压)对阈值电压的影响。对于SOI(Silicon On Insulator，绝缘体上硅)MOS器件，由于埋氧层将有源区和衬底隔开，衬底中存在的额外电荷会形成背栅电压，而背栅电压通过埋氧层将会对器件产生影响。为了消除背栅效应对器件的不良影响，需要把衬底引出，从而实现背栅电压可控。
然而，在把衬底引出的过程中，通常存在衬底表面与引出端接触电阻大的情况，从而降低半导体器件的可靠性。
发明内容
基于此，有必要提供一种半导体器件及其制备方法，以降低衬底表面与引出端的接触电阻，提高半导体器件的可靠性。
为了实现本申请的目的，本申请采用如下技术方案：
一种半导体器件的制备方法，包括：
提供半导体基底，所述半导体基底包括衬底、依次层叠设置在所述衬底上的绝缘埋层、半导体层及栅极结构，所述半导体基底还包括从所述半导体层的上表面贯穿至所述绝缘埋层的隔离结构；
在所述隔离结构内形成开孔，所述开孔的底部露出部分所述衬底；
在所述露出部分所述衬底的表面形成第一合金层；
在所述开孔内形成与所述第一合金层接触的衬底引出结构。
在其中一个实施例中，所述在所述隔离结构内形成开孔，所述开孔的底部露出部分所述衬底，包括：
所述开孔延伸至所述衬底内，所述开孔的底壁和所述开孔的底部侧壁均露出部分所述衬底。
在其中一个实施例中，所述在所述开孔内形成与所述第一合金层接触的衬底引出结构，包括：
形成绝缘介质层，所述绝缘介质层填充所述开孔；
在所述开孔内的所述绝缘介质层中形成衬底引出孔，所述衬底引出孔的底部露出部分所述第一合金层；
在所述衬底引出孔内填充导电介质以形成所述衬底引出结构。
在其中一个实施例中，所述在所述露出部分所述衬底的表面形成第一合金层，还包括：
在所述露出部分所述衬底的表面形成第一合金层的同时，在所述半导体层的上表面和所述栅极结构的上表面形成第二合金层。
在其中一个实施例中，所述在所述开孔内形成与所述第一合金层接触的衬底引出结构，还包括：
形成绝缘介质层，所述绝缘介质层覆盖所述隔离结构、所述第一合金层和所述第二合金层；
在所述开孔内的所述绝缘介质层中形成衬底引出孔，在所述半导体层源漏区上方的所述绝缘介质层中形成源漏引出孔，在所述栅极结构上方的所述绝缘介质层中形成栅极引出孔，其中，所述衬底引出孔的底部露出部分所述第一合金层，所述源漏引出孔的底部露出部分所述第二合金层，所述栅极引出孔的底部露出部分所述第二合金层；
在所述衬底引出孔、所述源漏引出孔和所述栅极引出孔内均填充导电介质以形成衬底引出结构、源漏引出结构和栅极引出结构。
在其中一个实施例中，所述衬底引出结构与位于所述半导体层上表面的电路电连接，以形成所述衬底的硅电荷卸放通路。
一种半导体器件，包括：
半导体基底，所述半导体基底包括衬底、依次层叠设置在所述衬底上的绝缘埋层、半导体层及栅极结构，所述半导体基底还包括从所述半导体层的上表面依次贯穿所述半导体层、所述绝缘埋层的隔离结构；
衬底引出结构，贯穿所述隔离结构后与所述衬底电连接；
第一合金层，位于所述衬底引出结构的底部的所述衬底表面，用于电连接所述衬底引出结构和所述衬底。
在其中一个实施例中，所述隔离结构的底部还延伸至所述衬底的上表面，所述衬底引出结构还延伸至所述衬底中。
在其中一个实施例中，所述第一合金层包围所述衬底引出结构的下表面和所述衬底引出结构的底部侧壁。
在其中一个实施例中，所述半导体器件还包括：
第二合金层，位于所述半导体层的上表面和所述栅极结构的上表面；
源漏引出结构，位于所述半导体层源漏区上表面的部分所述第二合金层上，用于引出所述源漏区；
栅极引出结构，位于所述栅极结构上表面的部分所述第二合金层上，用于引出所述栅极结构。
上述提供的半导体器件及其制备方法，通过在半导体基底的隔离结构上形成开孔，开孔的底部露出部分衬底，进而在露出部分衬底的表面形成第一合金层，在开孔内形成与第一合金层接触的衬底引出结构，从而使衬底引出结构通过第一合金层与衬底形成良好的欧姆接触，实现低电阻的电连接，进而在背栅引出时具有更好的引出效果，提高器件的稳定性和可靠性。
附图说明
图1为一实施例中半导体器件的制备方法的流程图；
图2为一实施例中半导体基底的结构示意图；
图3为一实施例中半导体器件的结构示意图；
图4为一实施例中半导体器件的结构示意图；
图5为一实施例中步骤103的流程图；
图6为一实施例中半导体器件的结构示意图；
图7为一实施例中步骤104的流程图；
图8为一实施例中半导体器的制备方法的流程图；
图9为一实施例中半导体器件的结构示意图；
图10为一实施例中步骤203的流程图；
图11为一实施例中半导体器件的结构示意图；
图12为一实施例中半导体器件的结构示意图；
图13为一实施例中半导体器件的结构示意图；
图14为一实施例中半导体器件的结构示意图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容的理解更加透彻全面。
可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体地实施例的目的，不是旨在于限制本申请。
图1为一实施例的半导体器件的制备方法的流程图。
步骤101：提供半导体基底，半导体基底包括衬底、依次层叠设置在衬底上的绝缘埋层、半导体层及栅极结构，半导体基底还包括从半导体层的上表面贯穿至绝缘埋层的隔离结构。
其中，请辅助参见图2(图2中，101为衬底，102为绝缘埋层，103为半导体层，104为栅极结构，105为隔离结构)，绝缘埋层设置在衬底内，半导体层设置在衬底靠近绝缘埋层的一侧上，栅极结构设置在半导体层上，隔离结构从半导体层的上表面贯穿至绝缘埋层。进一步地，栅极结构设置在半导体层的源漏区上并可以将源漏区分割为源区和漏区，隔离结构环绕半导体层的源漏区设置。
示例性的，在本实施例中，如图2所示，栅极结构包括设置在半导体层的栅氧层、设置在栅氧层上的栅极层及设置在栅氧层和栅极层两侧的侧墙(图2中，1041为栅氧层，1042为栅极层，1043为侧墙)，侧墙的形有利于防止后续大剂量的源漏注入过于接近沟道从而导致沟道过短甚至源漏连通。示例性的，在本实施例中，半导体器件为SOI(Silicon-On-Insulator，绝缘体上单晶硅薄膜)器件，衬底为硅衬底，绝缘埋层为埋氧层，半导体层为顶层硅。
其中，隔离结构可用于与硅隔离，隔离结构的材料为绝缘材料。相对于在半导体基底上的其他区域形成开孔，在隔离结构上形成开孔更加快速便捷，并且在保证隔离性能的同时，还不会占用半导体基底其他器件设置区域的面积，有利于有效利用半导体基底的面积，降低成本。
示例性的，隔离结构在深度方向上可延伸至半导体层和绝缘埋层之间的界面处，也可以延伸至绝缘埋层，或者直接延伸至衬底(图2以隔离结构延伸至衬底为例)。当隔离结构越接近衬底区域时，开孔越加快速便捷。
示例性的，隔离结构为浅槽隔离结构，利用氮化硅掩膜进行淀积、图案化、刻蚀硅后形成槽，并在槽中填充淀积氧化物以形成浅槽隔离结构。
需要说明的是，本实施例中提供的半导体基底，可以是已经制备成形的半导体基底，也可以根据传统的制备方法在衬底上依次形成绝缘埋层、半导体层、隔离结构及栅极结构。在本实施例中，对半导体基底的制备方法不做进一步的限定。
步骤102：在隔离结构上形成开孔，开孔的底部露出部分衬底。
其中，请辅助参见图3(图3中100为半导体基底，101为衬底，102为绝缘埋层，103为半导体层，104为栅极结构，105为隔离结构，106为开孔，200为第一合金层)，开孔106的形成用于露出部分衬底，以使后续步骤能够在接触区域上形成第一合金层200。
在一些实施例中，步骤102包括：开孔106延伸至衬底101内，开孔106的底壁和开孔的底部侧壁均露出部分衬底。从而使得第一合金层200能够形成在衬底表面或者形成在衬底的凹槽上，实现与衬底的电连接以形成欧姆接触。
其中，开孔106的尺寸可以根据器件的集成度及隔离结构的尺寸进行调整，例如当器件的集成度较高且隔离结构的尺寸较小时，相应将开孔106的尺寸调小；当器件的集成度较低且隔离结构的尺寸较大时，可以相应将开孔106的尺寸调大。
在一些实施例中，如图3和图4所示，在XZ截面上，开孔的纵截面形状可以呈开口逐渐增大的敞口状。从而，在后续步骤中，第一合金层可以均匀地沉积并布满在裸露的接触区域上。示例性的，开孔的纵截面形状为倒梯形(如图4所示)。在其他实施例中，开孔的纵截面形状也可以是开口等大的敞口状，例如为U形(如图3所示)。
在一些实施例中，开孔可以有多个。多个开孔间隔形成在隔离结构上。从而在后续步骤中可以形成多个第一合金层，继而获得多个衬底引出结构。在衬底接触区域面积允许的情况下，衬底引出结构数量越多可以降低等效电阻。
需要说明的是，开孔的形成方法可以采用传统的制备方法，例如可以通过光刻和刻蚀工艺形成开孔，在本实施例中，对开孔的形成方法不做进一步的限定。
步骤103：在露出部分衬底的表面形成第一合金层。
其中，第一合金层具有良好的导电性，当第一合金层形成部分衬底的表面时，能够与衬底形成欧姆接触，实现低电阻的电连接。
在一些实施例中，第一合金层为硅化物合金层，通过在开孔露出部分衬底的表面上先形成能够与衬底硅反应的金属层，再对金属层进行合金化处理，以使金属层和衬底硅反应生成第一合金层。请辅助参见图5，步骤103包括步骤1031和步骤1032。
步骤1031：在露出部分衬底的表面形成金属层。
其中，金属层的金属材料为能够与硅反应且形成欧姆接触的金属，例如，金属层的材料包括Ni、Co、W、Ta、Ti、Cr、Mo和Zr中的一种或多种。
其中，金属层的金属材料可以根据晶圆的集成度进行选取，示例性的，集成度高的(例如集成度为90nm)可以选用Ni金属，集成度相对低点的(例如集成度高于90nm)可以选用Co金属。
其中，可以采用真空电子束蒸发的方法形成金属层，也可以用其他方法形成金属层，例如采用射频磁控溅射技术、热蒸发等，本实施例对金属层的形成方法不做限定。
需要说明的是，本实施例不对金属层的厚度进行限定，根据不同的金属材料、不同的器件集成度及不同的隔离结构的尺寸等实际设置情况，本领域技术人员可对金属层的厚度进行适应性调整。
步骤1032：对金属层进行合金化处理，以使金属层与露出部分的衬底反应形成第一合金层。
其中，对金属层进行合金化处理，包括：在预设温度条件下对金属层进行退火处理，以使金属层和露出部分的衬底硅反应生成具有欧姆特性的硅化物合金层，硅化物合金层部分渗入衬底中。一方面，衬底与金属层直接反应，可以使得衬底与金属层相互融合渗透，加强衬底与金属层之间粘附性以优化衬底与第一合金层之间的电连接性能及结合的稳定性；另一方面，衬底与金属层直接反应生成第一合金层，还可以节省反应材料，降低成本。
其中，预设温度根据金属材料的选取设定不同的温度范围，通常在800°-1000°的范围，例如，当金属层的材料为Co时，预设温度可以设定为850°-900°。
一方面，衬底与金属层直接反应，可以使得衬底与金属层相互融合渗透，加强衬底与金属层之间粘附性以优化衬底与第一合金层之间的电连接性能及结合的稳定性；另一方面，衬底与金属层直接反应生成第一合金层，还可以节省反应材料，降低成本。
需要说明的是，本实施例不对第一合金层的厚度进行限定，根据不同的合金材料、不同的器件集成度及不同的隔离结构的尺寸等实际设置情况，本领域技术人员可对第一合金层的厚度进行适应性调整。
步骤104：在开孔内形成与第一合金层接触的衬底引出结构。
其中，衬底引出结构(请辅助参见图3和图6，图6中300为衬底引出结构)用于引出衬底。衬底引出结构300通过与第一合金层接触，能够与衬底形成良好的欧姆接触，实现低电阻的电连接，从而可以有效的把衬底引出接到电路中，形成衬底电荷的卸放通路，防止背栅效应对器件的工作造成影响。
其中，衬底引出结构的材料可以为金属材料，例如为钨金属。当钨金属与衬底直接接触时，衬底表面和钨金属存在接触电阻大的问题，影响背栅引出的效果。当钨金属通过第一合金层再与衬底接触时，能够与衬底形成良好的欧姆接触，实现低电阻的电性连接，进而在背栅引出时具有更好的引出效果。
在一些实施例中，衬底引出结构与位于半导体层上表面的电路电连接，以形成衬底的硅电荷卸放通路。从而通过半导体层上表面的电路对衬底电荷的进行卸放，防止背栅效应对器件的工作造成影响。
在一些实施例中，请辅助参见图7所示，步骤104包括：
步骤1041：形成绝缘介质层，绝缘介质层填充开孔。
其中，绝缘介质层形成在隔离结构、第一合金层上且完全覆盖半导体基底，填充开孔，绝缘介质层一方面用于在后续步骤中形成衬底引出孔以填充导电材料，一方面还用于对器件进行隔离保护，避免外部的电接触干扰。针对不同的应用环境，绝缘介质层的材料可选择二氧化硅、聚酰亚胺或其他具有电绝缘特性的材料。
步骤1042：在开孔内的绝缘介质层中形成衬底引出孔，衬底引出孔的底部露出部分第一合金层。
其中，衬底引出孔用于露出第一合金层及填充导电介质以形成与第一合金层接触的衬底引出结构，从而使衬底引出结构与第一合金层形成电连接。
其中，衬底引出孔贯穿至第一合金层的表面或贯穿部分第一合金层，从而使得衬底引出结构能够形成在第一合金层表面或者形成在第一合金层的凹槽上，实现与第一合金层的电连接以形成欧姆接触。
其中，衬底引出孔的尺寸可以根据器件的集成度及隔离结构的尺寸进行调整，例如当器件的集成度较高且隔离结构的尺寸较小时，相应将衬底引出孔的尺寸调小；当器件的集成度较低且隔离结构的尺寸较大时，可以相应将衬底引出孔的尺寸调大。
在一些实施例中，当开孔具有多个时，衬底引出孔也对应有多个。多个衬底引出孔与多个开孔的位置一一对应。从而在后续步骤中可以形成多个衬底引出结构。在衬底接触区域面积允许的情况下，衬底引出结构数量越多可以降低等效电阻。
需要说明的是，衬底引出孔的形成方法可以采用传统的制备方法，例如可以通过光刻和刻蚀工艺形成衬底引出孔，在本实施例中，对衬底引出孔的形成方法不做进一步的限定。
步骤1043：在衬底引出孔内填充导电介质以形成衬底引出结构。
其中，衬底引出结构用于引出衬底。衬底引出结构通过与第一合金层接触，能够与衬底形成良好的欧姆接触，进行实现低电阻的电连接，从而可以有效的把衬底引出接到电路中，形成衬底电荷的卸放通路，防止背栅效应对器件的工作造成影响。
其中，导电介质可以为金属材料，例如为钨金属。当钨金属与衬底直接接触时，衬底表面和钨金属存在接触电阻大的问题，影响背栅引出。当钨金属通过第一合金层再与衬底接触时，能够与衬底形成良好的欧姆接触，实现低电阻的电性连接，进而在背栅引出时具有更好的引出效果。
本实施例提供的制备方法，通过在半导体基底的隔离结构上形成开孔，开孔的底部露出部分衬底，进而在露出部分衬底的表面形成第一合金层，在开孔内形成与第一合金层接触的衬底引出结构，从而使衬底引出结构通过第一合金层与衬底形成良好的欧姆接触，实现低电阻的电连接，进而在背栅引出时具有更好的引出效果，提高器件的稳定性和可靠性。
图8为一实施例的半导体器件的制备方法的流程图。
步骤201：提供半导体基底，半导体基底包括衬底、依次层叠设置在衬底上的绝缘埋层、半导体层及栅极结构，半导体基底还包括从半导体层的上表面贯穿至绝缘埋层的隔离结构。
其中，步骤201请参见上述实施例101的相关描述，在此不再赘述。
步骤202：在隔离结构上形成开孔，开孔的底部露出部分衬底。
其中，步骤202请参见上述实施例的102相关描述，在此不再赘述。
步骤203：在露出部分衬底的表面形成第一合金层的同时，在半导体层的上表面和栅极结构的上表面形成第二合金层(请辅助参见图9，图9中400为第二合金层，其中，401为半导体层的上表面的第二合金层，402为栅极结构的上表面的第二合金层)，从而简化步骤，提高制备效率。
其中，第一合金层请参见上述实施例的相关描述，在此不再赘述。
其中，第二合金层具有良好的导电性，当第二合金层覆盖在半导体层和栅极结构上时，能够分别与半导体层和栅极结构形成欧姆接触，实现低电阻的电连接。
在一些实施例中，第一合金层和第二合金层为硅化物合金层，通过在开孔露出部分衬底的表面、半导体层和栅极结构上先形成能够与半导体层和栅极结构中的硅反应的金属层，再对金属层进行合金化处理，以使金属层和衬底硅反应生成第一合金层，使金属层和半导体层和栅极结构中的硅反应生成第二合金层。如图10所示，步骤203包括：
步骤2031：在开孔露出部分衬底的表面、半导体层和栅极结构上形成金属层。
其中，金属层具体参见上述实施例中的相关描述，在此不再赘述。
步骤2032：对金属层进行合金化处理，以使金属层和衬底硅反应生成第一合金层，使金属层与半导体层和栅极结构的接触区域反应形成第二合金层。
其中，合金化处理可以是在预设温度条件下对金属层进行退火处理，以使金属层和衬底硅反应生成第一合金层，以使金属层和半导体层和栅极结构上的硅反应形成第二合金层。合金化处理具体参见上述实施例中的相关描述，在此不再赘述。
一方面，半导体层和栅极结构与金属层直接反应，可以使得半导体层和栅极结构与金属层相互融合渗透，加强半导体层和栅极结构与金属层之间粘附性以优化半导体层和栅极结构与第二合金层之间的电连接性能及结合的稳定性；另一方面，半导体层和栅极结构与金属层直接反应生成第二合金层，还可以节省反应材料，降低成本。
其中，合金化处理可以是在预设温度条件下对金属层进行退火处理，以使金属层和衬底硅反应生成第一合金层，以使金属层和半导体层和栅极结构上的硅反应形成第二合金层。合金化处理具体参见上述实施例中的相关描述，在此不再赘述。
需要说明的是，本实施例不对第二合金层的厚度进行限定，根据不同的合金材料、不同的器件集成度及不同的隔离结构的尺寸等实际设置情况，本领域技术人员可对第二合金层的厚度进行适应性调整。
步骤204：在开孔内的绝缘介质层中形成衬底引出孔，在半导体层源漏区上方的绝缘介质层中形成源漏引出孔，在栅极结构上方的绝缘介质层中形成栅极引出孔，其中，衬底引出孔的底部露出部分第一合金层，源漏引出孔的底部露出部分第二合金层，栅极引出孔的底部露出部分第二合金层(请辅助参见图11，图11中，600为绝缘介质层，601为衬底引出孔，602为源漏引出孔，603为栅极引出孔)。
其中，半导体层源漏区位于栅极结构两侧的有源区上，隔离结构位于半导体层源漏区的远离栅极结构的一侧，也即源漏区的一侧为栅极结构，源漏区的另一侧为隔离结构。相邻两个器件的有源区通过隔离结构实现隔离。
其中，衬底引出孔具体参见上述实施例中的相关描述，在此不再赘述。
其中，源漏引出孔的底部露出部分第二合金层，用于填充导电介质形成源漏引出结构，从而使后续源漏引出结构与第二合金层形成电连接；栅极引出孔的底部露出部分第二合金层，用于填充导电介质形成栅极引出结构，从而是后续栅极引出结构与第二合金层形成电连接。
其中，源漏引出孔和栅极引出孔贯穿至第二合金层的表面或贯穿部分第二合金层，从而使得源漏引出孔的部分底部和栅极引出孔的部分底部能够暴露第二合金层，或者源漏引出孔的整个底部和栅极引出孔的整个底部能够暴露第二合金层，源漏引出孔、栅极引出孔内填充导电介质后能够实现与第二合金层间的更加良好的欧姆接触。
其中，源漏引出孔和栅极引出孔的尺寸可以根据器件的集成度及半导体层、栅极结构的尺寸进行调整，例如当器件的集成度较高且半导体层、栅极结构的尺寸较小时，相应将源漏引出孔和栅极引出孔的尺寸调小；当器件的集成度较低且半导体层、栅极结构的尺寸较大时，可以相应将源漏引出孔和栅极引出孔的尺寸调大。
在一些实施例中，源漏引出孔和栅极引出孔可以有多个。从而在后续步骤中可以形成多个源漏引出结构和栅极引出结构。在半导体层的面积及栅极结构的尺寸允许的情况下，源漏引出结构和栅极引出结构数量越多可以降低等效电阻。
需要说明的是，源漏引出孔和栅极引出孔的形成方法可以采用传统的制备方法，例如可以通过光刻和刻蚀工艺形成衬底引出孔，在本实施例中，对源漏引出孔和栅极引出孔的形成方法不做进一步的限定。
其中，绝缘介质层形成在隔离结构、第一合金层、第二合金层上且完全覆盖半导体基底，填充开孔，绝缘介质层一方面用于在后续步骤中形成衬底引出孔、源漏引出孔和栅极引出孔以填充导电材料，一方面还用于对器件进行隔离保护，避免外部的电接触干扰。针对不同的应用环境，绝缘介质层的材料可选择二氧化硅、聚酰亚胺或其他具有电绝缘特性的材料。
步骤205：在衬底引出孔、源漏引出孔和栅极引出孔内均填充导电介质以形成衬底引出结构300、源漏引出结构501和栅极引出结构502(请辅助参见图12，图12中501为源漏引出结构，502为栅极引出结构)。
其中，衬底引出结构请参照上述实施例中的相关描述，在此不再赘述。
其中，源漏引出结构，用于引出源漏区；栅极引出结构，用于引出栅极结构。源漏引出结构通过与第二合金层接触，能够与半导体层的源漏区形成良好的欧姆接触，进行实现低电阻的电连接，从而可以有效的把源漏区引出；栅极引出结构通过与第二合金层接触，能够与栅极结构形成良好的欧姆接触，进行实现低电阻的电连接，从而可以有效的把栅极结构引出。
其中，导电介质可以为金属材料，例如为钨金属。当钨金属与半导体层的源漏区和栅极结构直接接触时，半导体层表面和栅极结构表面与钨金属之间存在接触电阻大的问题，影响引出效果。当钨金属通过第二合金层再与半导体层的源漏区和栅极结构接触时，能够与半导体层的源漏区和栅极结构形成良好的欧姆接触，实现低电阻的电性连接，进而提高引出效果。
本实施例提供的制备方法，通过在半导体基底的隔离结构上形成贯穿至衬底的开孔以使衬底的接触区域露出，在开孔形成第一合金层以使第一合金层覆盖接触区域，进而在开孔形成与第一合金层接触的衬底引出结构，从而使衬底引出结构通过第一合金层与衬底形成良好的欧姆接触，实现低电阻的电连接，进而在背栅引出时具有更好的引出效果，提高器件的稳定性和可靠性；通过在半导体层和栅极结构上形成第二合金层，进而在第二合金层第二导电结构，从而使第二导电结构通过第二合金层与半导体层和栅极结构形成良好的欧姆接触，实现低电阻的电连接，进而在半导体层和栅极结构引出时具有更好的引出效果，进一步提高器件的稳定性和可靠性；并且，通过同时在半导体层、栅极结构及露出的部分衬底上形成合金层，同时形成衬底引出结构、源漏引出孔和栅极引出孔，相比于现有的制备方法并没有增加总体光刻次数，还能够简化步骤，提高制备效率。
应该理解的是，虽然上述实施例中的流程图中的各个步骤按照箭头的提示依次显示，但是这些步骤并不是必然按照箭头提示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，上述流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。需要说明的是，上述不同的实施例之间可以进行相互组合。
图13示出了基于图1相关实施例的制备方法制备获得的半导体器件的结构示意图。
在本实施例中，半导体器件包括半导体基底、衬底引出结构200及第一合金层300。
其中，半导体基底包括衬底101、依次层叠设置在衬底101上的绝缘埋层102、半导体层103及栅极结构104，半导体基底还包括从半导体层103的上表面依次贯穿半导体层103、绝缘埋层102的隔离结构105。
其中，衬底引出结构200贯穿隔离结构105后与衬底101电连接。
其中，第一合金层300位于衬底引出结构200的底部的衬底101表面，用于电连接衬底引出结构200和衬底101。
在本实施例中，半导体基底、衬底引出结构200及第一合金层300参见上述实施例中的相关描述，在此不再赘述。
在一些实施例中，隔离结构105的底部还延伸至衬底101的上表面，衬底引出结构200还延伸至衬底101中。当隔离结构105越接近衬底101时，开孔越加快速便捷。
在一些实施例中，第一合金层300包围衬底引出结构200的下表面和衬底引出结构200的底部侧壁。从而使得第一合金层300能够实现衬底引出结构200下表面和衬底引出结构200的底部侧壁与衬底的电连接以形成欧姆接触。
本实施例提供的半导体器件，包括半导体基底、衬底引出结构200及第一合金层300，半导体基底包括衬底101、依次层叠设置在衬底101上的绝缘埋层102、半导体层103及栅极结构104，半导体基底还包括从半导体层103的上表面依次贯穿半导体层103、绝缘埋层102的隔离结构105，衬底引出结构200贯穿隔离结构105后与衬底101电连接，第一合金层300位于衬底引出结构200的底部的衬底101表面，用于电连接衬底引出结构200和衬底101。衬底引出结构200通过第一合金层300与衬底101形成良好的欧姆接触，实现低电阻的电连接，进而在背栅引出时具有更好的引出效果，提高器件的稳定性和可靠性。
图14示出了基于图8相关实施例的制备方法制备获得的半导体器件的结构示意图。
在本实施例中，半导体器件包括半导体基底、衬底引出结构200、第一合金层300、第二合金层400、源漏引出结构501及栅极引出结构502。
其中，半导体基底、衬底引出结构200及第一合金层300请参见上述实施例中的相关描述，在此不再赘述。
其中，第二合金层400设置在半导体层103的上表面和栅极结构104的上表面。
其中，源漏引出结构501，位于半导体层103源漏区上表面的部分第二合金层400上，用于引出源漏区；栅极引出结构502，位于栅极结构104上表面的部分第二合金层400上，用于引出栅极结构104。
在本实施例中，半导体基底、衬底引出结构200、第一合金层300、第二合金层400及源漏引出结构501、栅极引出结构502参见上述实施例中的相关描述，在此不再赘述。
本实施例提供的半导体器件，包括半导体基底、衬底引出结构200、第一合金层300、第二合金层400及源漏引出结构501、栅极引出结构502，半导体基底包括衬底101、依次层叠设置在衬底101上的绝缘埋层102、半导体层103及栅极结构104，半导体基底还包括从半导体层103的上表面依次贯穿半导体层103、绝缘埋层102的隔离结构105，衬底引出结构200贯穿隔离结构105后与衬底101电连接，第一合金层300位于衬底引出结构200的底部的衬底101表面用于电连接衬底引出结构200和衬底101，第二合金层400设置在半导体层103的上表面和栅极结构104的上表面，源漏引出结构501位于半导体层103源漏区上表面的部分第二合金层400上用于引出源漏区，栅极引出结构502位于栅极结构104上表面的部分第二合金层400上用于引出栅极结构104。一方面，衬底引出结构200通过第一合金层300与衬底101形成良好的欧姆接触，实现低电阻的电连接，进而在背栅引出时具有更好的引出效果，提高器件的稳定性和可靠性；另一方面，源漏引出结构501、栅极引出结构502通过第二合金层400与半导体层103和栅极结构104形成良好的欧姆接触，实现低电阻的电连接，进而在半导体层103和栅极结构104引出时具有更好的引出效果，进一步提高器件的稳定性和可靠性。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体器件的制备方法，其特征在于，包括：
提供半导体基底，所述半导体基底包括衬底、依次层叠设置在所述衬底上的绝缘埋层、半导体层及栅极结构，所述半导体基底还包括从所述半导体层的上表面贯穿至所述绝缘埋层的隔离结构；
在所述隔离结构内形成开孔，所述开孔的底部露出部分所述衬底；
在所述露出部分所述衬底的表面形成第一合金层；
在所述开孔内形成与所述第一合金层接触的衬底引出结构。
2.根据权利要求1所述的制备方法，其特征在于，所述在所述隔离结构内形成开孔，所述开孔的底部露出部分所述衬底，包括：
所述开孔延伸至所述衬底内，所述开孔的底壁和所述开孔的底部侧壁均露出部分所述衬底。
3.根据权利要求1或2所述的制备方法，其特征在于，所述在所述开孔内形成与所述第一合金层接触的衬底引出结构，包括：
形成绝缘介质层，所述绝缘介质层填充所述开孔；
在所述开孔内的所述绝缘介质层中形成衬底引出孔，所述衬底引出孔的底部露出部分所述第一合金层；
在所述衬底引出孔内填充导电介质以形成所述衬底引出结构。
4.根据权利要求1或2所述的制备方法，其特征在于，所述在所述露出部分所述衬底的表面形成第一合金层，还包括：
在所述露出部分所述衬底的表面形成第一合金层的同时，在所述半导体层的上表面和所述栅极结构的上表面形成第二合金层。
5.根据权利要求4所述的制备方法，其特征在于，所述在所述开孔内形成与所述第一合金层接触的衬底引出结构，还包括：
形成绝缘介质层，所述绝缘介质层覆盖所述隔离结构、所述第一合金层和所述第二合金层；
在所述开孔内的所述绝缘介质层中形成衬底引出孔，在所述半导体层源漏区上方的所述绝缘介质层中形成源漏引出孔，在所述栅极结构上方的所述绝缘介质层中形成栅极引出孔，其中，所述衬底引出孔的底部露出部分所述第一合金层，所述源漏引出孔的底部露出部分所述第二合金层，所述栅极引出孔的底部露出部分所述第二合金层；
在所述衬底引出孔、所述源漏引出孔和所述栅极引出孔内均填充导电介质以形成衬底引出结构、源漏引出结构和栅极引出结构。
6.根据权利要求1或2所述的制备方法，其特征在于，所述衬底引出结构与位于所述半导体层上表面的电路电连接，以形成所述衬底的硅电荷卸放通路。
7.一种半导体器件，其特征在于，包括：
半导体基底，所述半导体基底包括衬底、依次层叠设置在所述衬底上的绝缘埋层、半导体层及栅极结构，所述半导体基底还包括从所述半导体层的上表面依次贯穿所述半导体层、所述绝缘埋层的隔离结构；
衬底引出结构，贯穿所述隔离结构后与所述衬底电连接；
第一合金层，位于所述衬底引出结构的底部的所述衬底表面，用于电连接所述衬底引出结构和所述衬底。
8.根据权利要求7所述的半导体器件，其特征在于，所述隔离结构的底部还延伸至所述衬底的上表面，所述衬底引出结构还延伸至所述衬底中。
9.根据权利要求8所述的半导体器件，其特征在于，所述第一合金层包围所述衬底引出结构的下表面和所述衬底引出结构的底部侧壁。
10.根据权利要求7所述的半导体器件，其特征在于，所述半导体器件还包括：
第二合金层，位于所述半导体层的上表面和所述栅极结构的上表面；
源漏引出结构，位于所述半导体层源漏区上表面的部分所述第二合金层上，用于引出所述源漏区；
栅极引出结构，位于所述栅极结构上表面的部分所述第二合金层上，用于引出所述栅极结构。
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