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CN115396527B - 一种基于fpga的pcie和srio协议转换系统及方法 - Google Patents

一种基于fpga的pcie和srio协议转换系统及方法 Download PDF

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Abstract

本发明公开了一种基于FPGA的PCIE和SRIO协议转换系统及转换方法，包括CPU和FPGA；FPGA包括PCIE_MAC模块、PSB_ENGINE模块和SRIO_MAC模块，SRIO_MAC模块用于将数据发送给PSB_ENGINE或者接收从PSB_ENGINE过来的数据。通过本发明中的系统及方法，实现PCIE到SRIO以及SRIO到PCIE的协议转换。从而实现了通过SRIO总线接入SRIO网络，间接实现SRIO网络中其它节点通过SRIO网络访问CPU的功能。有效的提高数据访问的效率，并且不需要额外的增加外部硬件，节约了制作的成本。

Description

一种基于FPGA的PCIE和SRIO协议转换系统及方法
技术领域
本发明属于电子工程技术领域，具体为一种基于FPGA的PCIE和SRIO协议转换系统及方法。
背景技术
SRIO总线作为板间高速互联协议大量的存在于工业控制/通信设备中。在SRIO网络中作为节点的载体可以是FPGA或者CPU（比如Freescale semiconductor 公司的嵌入式CPU F2020）。
SRIO网络中的其它节点可通过其SRIO控制器与之进行数据交互。在国产化替代的过程中，现有的国产CPU中均不带有SRIO控制器。因此，只能通过FPGA外扩SRIO控制器；将FPGA作为CPU（比如FT-2000/4）外扩的SRIO控制器连接在PCIE总线上，实现SRIO协议，并通过SRIO总线接入SRIO网络，间接实现SRIO网络中其它节点通过SRIO网络访问CPU的功能。
发明内容
本发明的目的在于提供一种基于FPGA的PCIE和SRIO协议转换系统及方法，以解决背景技术中提出的现有技术中，某些CPU不具有SRIO控制器，无法实现SRIO中的其它节点以及SRIO控制器与CPU进行数据交互的问题。
为解决上述技术问题，本发明所采用的技术方案是：
一种基于FPGA的PCIE和SRIO协议转换系统，包括CPU和FPGA；CPU和FPGA通过PCIE总线连接；FPGA包括PCIE_MAC模块、PSB_ENGINE模块和SRIO_MAC模块；
FPGA用于连接SRIO总线，并接入SRIO网络，间接实现SRIO网络中其它节点通过SRIO网络访问CPU的功能；
FPGA的PCIE_MAC模块与PSB_ENGINE模块连接，PSB_ENGINE模块用于PCIE_MAC模块与SRIO_MAC模块之间的数据交互；PSB_ENGINE模块与SRIO_MAC模块连接，SRIO_MAC模块用于将数据发送给PSB_ENGINE做下一级的协议转换或者接收从PSB_ENGINE过来的数据，并将数据封装发送给目标设备。
一种基于FPGA的PCIE和SRIO协议转换方法，包括以下转换步骤：
步骤S1，CPU将待转换的数据存放在存储空间中，并记录该存储空间的首地址和大小；
步骤S2，CPU构建DMA描述符，并将构建完成的DMA描述符存放于CPU内存中的描述符列表中；
步骤S3，CPU将存放DMA描述符的描述符列表的首地址和大小指向描述符指针，并通知FPGA有新的待转换的数据需转换；
步骤S4，FPGA从描述符列表中取出描述符列表的首地址和大小，FPGA向PCIE_MAC模块发送读请求，PCIE_MAC模块收到读请求之后，将取出的描述符列表的首地址和大小封装为读请求报文，并通过PCIE总线发送给CPU；
步骤S5，CPU收到读请求报文后，根据读请求报文中封装的描述符列表的首地址和大小取出相应长度的描述符数据；并通过PCIE总线发送给FPGA；
步骤S6，FPGA解析收到的描述符数据，得到待转换数据存放于CPU内存中的位置及大小，再次向PCIE_MAC发送读请求；
步骤S7，PCIE_MAC收到读请求之后，将FPGA解析收到的描述符数据封装成读请求报文，并通过PCIE总线发送给CPU；
步骤S8，CPU收到读请求报文后，从内存中取出待转换数据，并将待转换数据发送给FPGA；
步骤S9，FPGA将收到的待转换数据转发给PCIE_MAC，PCIE_MAC收到返回的待转换数据进行解析，完成解析后，再将解析得到的待转换数据发送给PSB_ENGINE模块；
步骤S10，PSB_ENGINE模块收到待转换数据后，从描述符中取出转换类型发送给SRIO_MAC；
步骤S11，SRIO_MAC收到PSG_ENGINE发送来的待转换数据之后，将待转换数据封装成相应的SRIO协议类型之后，发送给目标设备。
根据上述技术方案，转换结束之后，PSB_ENGINE将转换状态反写到描述符的运行状态字段中，以供查询。
根据上述技术方案，转换状态包括转换完成、转换超时和目标设备不在线。
根据上述技术方案，读请求报文具体为存储器读请求报文。
根据上述技术方案，步骤S9中，解析包括对完成数据的重新排序以及数据的重组。
根据上述技术方案，步骤S10中，转换类型包括DIO、Message和doorbell。
与现有技术相比，本发明具有以下有益效果：
通过本发明中的系统及方法，CPU作为PCIE的RC设备连接到FPGA上，FPGA作为PCIE总线的一个EP设备存在，实现PCIE到SRIO以及SRIO到PCIE的协议转换。从而实现了通过SRIO总线接入SRIO网络，间接实现SRIO网络中其它节点通过SRIO网络访问CPU的功能。有效的提高数据访问的效率，并且不需要额外的增加外部硬件，节约了制作的成本。
附图说明
图1为本发明转换系统图；
图2为本发明转换系统流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
如图1所示，一种基于FPGA的PCIE和SRIO协议转换系统，包括CPU和FPGA；CPU和FPGA通过PCIE总线连接；FPGA包括PCIE_MAC模块、PSB_ENGINE模块和SRIO_MAC模块；
FPGA用于连接SRIO总线，并接入SRIO网络，间接实现SRIO网络中其它节点通过SRIO网络访问CPU的功能；
FPGA的PCIE_MAC模块与PSB_ENGINE模块连接，PSB_ENGINE模块用于PCIE_MAC模块与SRIO_MAC模块之间的数据交互；PSB_ENGINE模块与SRIO_MAC模块连接，SRIO_MAC模块用于将数据发送给PSB_ENGINE做下一级的协议转换或者接收从PSB_ENGINE过来的数据，并将数据封装发送给目标设备。
通过本发明中的方法，CPU作为PCIE的RC设备连接到FPGA上，FPGA作为PCIE总线的一个EP设备存在，实现PCIE到SRIO以及SRIO到PCIE的协议转换。从而实现了通过SRIO总线接入SRIO网络，间接实现SRIO网络中其它节点通过SRIO网络访问CPU的功能。有效的提高数据访问的效率，并且不需要额外的增加外部硬件，节约了制作的成本。
实施例二
本实施例为实施例一的进一步细化。如图2所示，一种基于FPGA的PCIE和SRIO协议转换方法，包括以下转换步骤：
步骤S1，CPU将待转换的数据存放在存储空间中，并记录该存储空间的首地址和大小；
步骤S2，CPU构建DMA描述符，并将构建完成的DMA描述符存放于CPU内存中的描述符列表中；
步骤S3，CPU将存放DMA描述符的描述符列表的首地址和大小指向描述符指针，并通知FPGA有新的待转换的数据需转换；
步骤S4，FPGA从描述符列表中取出描述符列表的首地址和大小，FPGA向PCIE_MAC模块发送读请求，PCIE_MAC模块收到读请求之后，将取出的描述符列表的首地址和大小封装为读请求报文，并通过PCIE总线发送给CPU；
步骤S5，CPU收到读请求报文后，根据读请求报文中封装的描述符列表的首地址和大小取出相应长度的描述符数据；并通过PCIE总线发送给FPGA；
步骤S6，FPGA解析收到的描述符数据，得到待转换数据存放于CPU内存中的位置及大小，再次向PCIE_MAC发送读请求；
具体的，由于一次待转换的数据量可能很大，考虑到资源与效率的平衡以及PCIE总线的充分使用，一次读取的数据量是不可能太大的，一个典型值是一次读写最大不超过4K字节。
比如说，一个1M字节的数据量转换，需要转换引擎（DMA_engine）向PCIE_MAC发送256个长度为4K字节的读请求（或者1024个长度为1K字节的读请求）才能完成转换。
步骤S7，PCIE_MAC收到读请求之后，将FPGA解析收到的描述符数据封装成读请求报文，并通过PCIE总线发送给CPU；
具体的，PCIE协议规定，对于读请求类型，一次读请求的长度不能超过协商得到的MRRS（Max Read Request Size,典型值是512字节），且不能跨过4K字节的边界；一次写请求的长度不能超过协商得到的MPS(Max Payload Size，典型值是128/256字节)，且不能跨过4K字节的边界。
步骤S8，CPU收到读请求报文后，从内存中取出待转换数据，并将待转换数据发送给FPGA；
步骤S9，FPGA将收到的待转换数据转发给PCIE_MAC，PCIE_MAC收到返回的待转换数据进行解析，完成解析后，再将解析得到的待转换数据发送给PSB_ENGINE模块；
步骤S10，PSB_ENGINE模块收到待转换数据后，从描述符中取出转换类型发送给SRIO_MAC；
步骤S11，SRIO_MAC收到PSG_ENGINE发送来的待转换数据之后，将待转换数据封装成相应的SRIO协议类型之后，发送给目标设备。
具体为，SRIO协议规定了其业务类型的传输规格，对于Nwrite、NwriteR以及Nread类型报文，其最大载荷长度不能超过256字节、载荷长度大于等于8字节的报文长度只支持8字节、16字节、32字节、64字节、128字节、256字节，载荷长度小于8字节的报文，其起始的地址低三位与长度的组合必须满足协议规定；对于Swrite类型，只支持载荷长度为8的整数倍的报文，且其载荷长度不能超过256字节；对于消息（Message）类型，除了最后一个切片外,前面切片的载荷长度必须相等，且是2的幂次方，且其载荷长度不能超过256字节，最后一个切片的载荷长度可以不是2的幂次方，但必须是8的整数倍，且其载荷长度不能超过256字节。
实施例三
本实施例为实施例二的进一步细化。转换结束之后，PSB_ENGINE将转换状态反写到描述符的运行状态字段中，以供查询。
转换状态包括转换完成、转换超时和目标设备不在线。
读请求报文具体为存储器读请求报文。
步骤S9中，解析包括对完成数据的重新排序以及数据的重组。
步骤S10中，转换类型包括DIO、Message和doorbell。
本发明的发明构思为：PCI-Express是一种高速串行计算机扩展总线标准。是CPU与高速外围设备的主要通信方式。
SRIO（Serial-RapidIO）协议是一种面向串行背板和相关串行数据平面连接应用的基于包交互的串行RapidIO协议。具有高可靠、高性能等特点。
在本发明中，将“PCI-E和SRIO转换系统”简称为PSB。在PSB中，CPU作为PCI-E的RC设备连接到FPGA上，FPGA作为PCI-E总线的一个EP设备存在，实现PCIE到SRIO以及SRIO到PCIE的协议转换。
实施例四
本申请的具体实施方式为：DMA_Engine完成基于PCI-E DMA访问的SRIO协议转换，转换类型包括DIO（Nwrite、Swrite、NwriteR、Nread）、Doorbell、Message。其转换步骤如下：
1)CPU将待转换的数据（载荷）放在自己内存中的某个存储空间中，并记录该存储空间的首地址和大小；
2)CPU构建DMA描述符，DMA描述符包括了待转换的数据在内存中存放的位置（首地址）和大小，以及转换后的目标协议（SRIO）的类型（DIO/Doorbell/Message）。将之（DMA描述符）存放于自己内存中的描述符列表中；
3)CPU通过初始化BAR0空间中的“DMA描述符首部信息”将存放DMA描述符的描述符列表的首地址、大小、指向描述符指针（永远指向新建描述符的下一个单元）通知FPGA有新的待转换的数据需转换；
4)当FPGA探测到“DMA描述符首部信息”中的描述符指针有变化时，从“DMA描述符首部信息”中取出描述符列表的首地址再加上偏移，向PCIE_MAC模块发送读请求，PCIE_MAC模块收到读请求之后，将之封装成TLP报文中的存储器读请求报文，通过PCIE总线发送给CPU；
5)CPU的DMA控制器收到读请求之后，从相应的地址取出相应长度的描述符数据，通过“带数据的完成报文（CPL-D）”返回给FPGA；
6)FPGA通过解析收到的描述符，从中解析出待传输/转换的数据存放于CPU内存中的位置及大小。再次向PCIE_MAC发送若干次读请求；
7)PCIE_MAC收到读请求之后，将FPGA解析收到的描述符数据切片、封装成符合PCI-E协议规范的存储器读请求，通过PCIE总线发送给CPU；
8)CPU的DMA控制器收到读请求之后，从内存中相应的地方取出数据，以“带数据的完成报文（CPL-D）”的形式发送给FPGA；
9)PCIE_MAC收到返回的CPL-D报文之后，解析并进行重排序（返回的CPL-D报文有可能乱序）之后，将恢复排序之后的载荷（数据）返回给PSB_ENGINE模块；
10) PSB_ENGINE模块收到载荷/数据后，从描述符中取出转换类型（DIO/Message/doorbell），发送给SRIO_MAC；
11) SRIO_MAC收到PSG_ENGINE发送来的载荷（数据）之后，根据SRIO协议切片、封装成相应的SRIO协议类型之后，发送给目标设备；
12) 转换结束之后，PSB_ENGINE负责将转换状态（转换完成、转换超时、目标设备不在线等）反写到描述符的“运行状态）字段，以供查询。
PCIE_MAC模块负责完成与PCIE协议本身相关的一切功能。它将脱离（PCI-E）协议的载荷发送给PSB_ENGINE做下一级的协议（SRIO）转换或者接收从PSB_ENGINE过来的载荷封装成TLP包通过PCIE总线发送给CPU。
SRIO_MAC模块负责完成与SRIO协议本身相关的一切功能。它将脱离（SRIO）协议的载荷发送给PSB_ENGINE做下一级的协议转换（PCI-E）或者接收从PSB_ENGINE过来的载荷封装成SRIO的协议包通过SRIO总线发送给目标设备。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种基于FPGA的PCIE和SRIO协议转换系统，其特征在于：包括CPU和FPGA；CPU和FPGA通过PCIE总线连接；FPGA包括PCIE_MAC模块、PSB_ENGINE模块和SRIO_MAC模块；
FPGA用于连接SRIO总线，并接入SRIO网络，间接实现SRIO网络中其它节点通过SRIO网络访问CPU的功能；
FPGA的PCIE_MAC模块与PSB_ENGINE模块连接，PSB_ENGINE模块用于PCIE_MAC模块与SRIO_MAC模块之间的数据交互；PSB_ENGINE模块与SRIO_MAC模块连接，SRIO_MAC模块用于将数据发送给PSB_ENGINE做下一级的协议转换或者接收从PSB_ENGINE过来的数据，并将数据封装发送给目标设备；
具体转换包括以下转换步骤：
步骤S1，CPU将待转换的数据存放在存储空间中，并记录该存储空间的首地址和大小；
步骤S2，CPU构建DMA描述符，并将构建完成的DMA描述符存放于CPU内存中的描述符列表中；
步骤S3，CPU将存放DMA描述符的描述符列表的首地址和大小指向描述符指针，并通知FPGA有新的待转换的数据需转换；
步骤S4，FPGA从描述符列表中取出描述符列表的首地址和大小，FPGA向PCIE_MAC模块发送读请求，PCIE_MAC模块收到读请求之后，将取出的描述符列表的首地址和大小封装为读请求报文，并通过PCIE总线发送给CPU；
步骤S5，CPU收到读请求报文后，根据读请求报文中封装的描述符列表的首地址和大小取出相应长度的描述符数据；并通过PCIE总线发送给FPGA；
步骤S6，FPGA解析收到的描述符数据，得到待转换数据存放于CPU内存中的位置及大小，再次向PCIE_MAC发送读请求；
步骤S7，PCIE_MAC收到读请求之后，将FPGA解析收到的描述符数据封装成读请求报文，并通过PCIE总线发送给CPU；
步骤S8，CPU收到读请求报文后，从内存中取出待转换数据，并将待转换数据发送给FPGA；
步骤S9，FPGA将收到的待转换数据转发给PCIE_MAC，PCIE_MAC收到返回的待转换数据进行解析，完成解析后，再将解析得到的待转换数据发送给PSB_ENGINE模块；
步骤S10，PSB_ENGINE模块收到待转换数据后，从描述符中取出转换类型发送给SRIO_MAC；
步骤S11，SRIO_MAC收到PSG_ENGINE发送来的待转换数据之后，将待转换数据封装成相应的SRIO协议类型之后，发送给目标设备。
2.一种基于FPGA的PCIE和SRIO协议转换方法，其特征在于：包括以下转换步骤：
步骤S1，CPU将待转换的数据存放在存储空间中，并记录该存储空间的首地址和大小；
步骤S2，CPU构建DMA描述符，并将构建完成的DMA描述符存放于CPU内存中的描述符列表中；
步骤S3，CPU将存放DMA描述符的描述符列表的首地址和大小指向描述符指针，并通知FPGA有新的待转换的数据需转换；
步骤S4，FPGA从描述符列表中取出描述符列表的首地址和大小，FPGA向PCIE_MAC模块发送读请求，PCIE_MAC模块收到读请求之后，将取出的描述符列表的首地址和大小封装为读请求报文，并通过PCIE总线发送给CPU；
步骤S5，CPU收到读请求报文后，根据读请求报文中封装的描述符列表的首地址和大小取出相应长度的描述符数据；并通过PCIE总线发送给FPGA；
步骤S6，FPGA解析收到的描述符数据，得到待转换数据存放于CPU内存中的位置及大小，再次向PCIE_MAC发送读请求；
步骤S7，PCIE_MAC收到读请求之后，将FPGA解析收到的描述符数据封装成读请求报文，并通过PCIE总线发送给CPU；
步骤S8，CPU收到读请求报文后，从内存中取出待转换数据，并将待转换数据发送给FPGA；
步骤S9，FPGA将收到的待转换数据转发给PCIE_MAC，PCIE_MAC收到返回的待转换数据进行解析，完成解析后，再将解析得到的待转换数据发送给PSB_ENGINE模块；
步骤S10，PSB_ENGINE模块收到待转换数据后，从描述符中取出转换类型发送给SRIO_MAC；
步骤S11，SRIO_MAC收到PSG_ENGINE发送来的待转换数据之后，将待转换数据封装成相应的SRIO协议类型之后，发送给目标设备。
3.根据权利要求2所述的一种基于FPGA的PCIE和SRIO协议转换方法，其特征在于：转换结束之后，PSB_ENGINE将转换状态反写到描述符的运行状态字段中，以供查询。
4.根据权利要求2所述的一种基于FPGA的PCIE和SRIO协议转换方法，其特征在于：转换状态包括转换完成、转换超时和目标设备不在线。
5.根据权利要求2所述的一种基于FPGA的PCIE和SRIO协议转换方法，其特征在于：读请求报文具体为存储器读请求报文。
6.根据权利要求2所述的一种基于FPGA的PCIE和SRIO协议转换方法，其特征在于：步骤S9中，解析包括对完成数据的重新排序以及数据的重组。
7.根据权利要求2所述的一种基于FPGA的PCIE和SRIO协议转换方法，其特征在于：步骤S10中，转换类型包括DIO、Message和doorbell。
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