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CN115332213A - 封装载板及其制作方法与芯片封装结构 - Google Patents

封装载板及其制作方法与芯片封装结构 Download PDF

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CN115332213A
CN115332213A CN202111391873.6A CN202111391873A CN115332213A CN 115332213 A CN115332213 A CN 115332213A CN 202111391873 A CN202111391873 A CN 202111391873A CN 115332213 A CN115332213 A CN 115332213A
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CN
China
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structure layer
layer
conductive
redistribution
line structure
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Application number
CN202111391873.6A
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English (en)
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林育民
李静观
陈昭蓉
郑仁信
林昂樱
张博智
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Industrial Technology Research Institute ITRI
Original Assignee
Industrial Technology Research Institute ITRI
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Publication date
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Abstract

本发明提供一种封装载板及其制作方法与芯片封装结构。封装载板包括第一重分布线路结构层、多个导电连接件、连接结构层、至少一加强筋以及封装胶体。导电连接件配置于第一重分布线路结构层的第一表面上且与第一重分布线路结构层电连接。连接结构层配置于第一重分布线路结构层的第二表面上且包括基材与多个接垫。每一接垫的顶表面与底表面分别暴露于基材的上表面与下表面。接垫与第一重分布线路结构层电连接。加强筋配置于第一重分布线路结构层的第一表面上且至少位于导电连接件之间。封装胶体配置于第一重分布线路结构层的第一表面上，且覆盖导电连接件与加强筋。

Description

封装载板及其制作方法与芯片封装结构
技术领域
本发明涉及一种封装载板及其制作方法与采用此封装载板的芯片封装结构。
背景技术
现有技术中，因二维半集成电路(two and a half dimension integratedcircuit stacking，2.5D IC)堆叠需使用到硅中介层，因而使得封装成本居高不下。为了有效地降低封装成本，目前以有机中介层来取代硅中介层。然而，有机中介层在组装的过程中，常因组装面受热翘曲，使得载板的表面共平面性不佳，进而导致芯片无法顺利组装于载板上。
发明内容
本发明是针对一种封装载板，其表面共平面性佳，且具有较佳的结构可靠度。
本发明是针对一种封装载板的制作方法，用以制作上述的封装载板，可有效地降低制作成本。
本发明是针对一种芯片封装结构，包括上述的封装载板，可具有较佳的封装良率。
根据本发明的实施例，封装载板包括第一重分布线路结构层、多个导电连接件、连接结构层、至少一加强筋以及封装胶体。第一重分布线路结构层具有彼此相对的第一表面与第二表面。导电连接件配置于第一重分布线路结构层的第一表面上，且与第一重分布线路结构层电连接。连接结构层配置于第一重分布线路结构层的第二表面上。连接结构层包括基材与多个接垫。每一接垫的顶表面与底表面分别暴露于基材的上表面与下表面。接垫与第一重分布线路结构层电连接。加强筋配置于第一重分布线路结构层的第一表面上，且至少位于导电连接件之间。封装胶体配置于第一重分布线路结构层的第一表面上，且覆盖导电连接件与加强筋。
根据本发明的实施例，封装载板的制作方法，其包括以下步骤。提供基底与多个导电条。导电条内嵌于基底内，且每一导电条的一端暴露于基底的一侧。形成第一重分布线路结构层于基底的该侧上。形成多个导电连接件以及至少一加强筋于第一重分布线路结构层上，其中加强筋至少位于导电连接件之间。形成封装胶体于第一重分布线路结构层上，以覆盖导电连接件与加强筋。于形成封装胶体后，移除部分基底与部分导电条，而形成连接结构层。连接结构层包括基材与多个接垫。每一接垫的顶表面与底表面分别暴露于基材的上表面与下表面。
根据本发明的实施例，芯片封装结构包括封装载板与至少芯片。封装载板包括第一重分布线路结构层、多个导电连接件、连接结构层、至少一加强筋以及封装胶体。第一重分布线路结构层具有彼此相对的第一表面与第二表面。导电连接件配置于第一重分布线路结构层的第一表面上，且与第一重分布线路结构层电连接。连接结构层配置于第一重分布线路结构层的第二表面上。连接结构层包括基材与多个接垫。每一接垫的顶表面与底表面分别暴露于基材的上表面与下表面。接垫与第一重分布线路结构层电连接。加强筋配置于第一重分布线路结构层的第一表面上，且至少位于导电连接件之间。封装胶体配置于第一重分布线路结构层的第一表面上，且覆盖导电连接件与加强筋。芯片配置于封装载板上，且与连接结构层的接垫电连接。
基于上述，在本发明的封装载板的设计中，导电连接件与加强筋是配置于第一重分布线路结构层的同一表面上，且封装胶体覆盖导电连接件与加强筋，借此可抑制且降低封装载板产生翘曲，进而使本发明的封装载板具有较佳的平整性与结构可靠度。再者，在本发明的封装载板的制作过程中，无需使用暂时基板，因而也不用进行激光解离(laserdebond)制作工艺，可有效地降低制作成本。此外，在本发明的封装载板的制作过程中，封装胶体覆盖导电连接件与加强筋，而使得封装载板的背面变成平整，有利于后续将芯片组装于封装载板的正面上。另外，由于本发明的封装载板具有较佳的平整性，因而采用本发明的封装载板的芯片封装结构，则可具有较佳的封装良率。
附图说明
图1A至图1E是本发明的一实施例的一种封装载板的制作方法的剖面示意图；
图1F至图1J是将芯片配置于图1E的封装载板上而形成芯片封装结构的制作方法的剖面示意图；
图2A至图2D是本发明的另一实施例的一种封装载板的制作方法的剖面示意图；
图2E至图2I是将芯片配置于图2D的封装载板上而形成芯片封装结构的制作方法的剖面示意图；
图3A至图3C是本发明的另一实施例的一种封装载板的制作方法的剖面示意图；
图3D至图3H是将芯片配置于图3C的封装载板上而形成芯片封装结构的制作方法的剖面示意图；
图4A是本发明的一实施例的一种芯片封装结构的剖面示意图；
图4B是本发明的一实施例的一种芯片封装结构的剖面示意图；
图5A至图5D是本发明的多个实施例的多种封装载板的仰视示意图。
附图标记说明
10a、10b、10c、10d、10e:芯片封装结构；
20:驱动基板；
22:接垫；
30:焊球；
100a、100b、100c、100e、100f、100g、100h、100i:封装载板；
110:连接结构层；
112:基材；
112a:基底；
113:一侧；
114:接垫；
114a:导电条；
115:一端；
120:第一重分布线路结构层；
121、123:介电层；
122、124:重分布线路层；
125、127:导电通孔；
126:连接垫；
130、130a、130b、130c、130e:导电连接件；
132a、132b、132c:第一底面；
140a、140b、140c、140f、140g、140h、140i、240:加强筋；
142a:第二底面；
144i:第一加强筋；
146i:第二加强筋；
150:封装胶体；
160、170:第二重分布线路结构层；
161、163、171、173:介电层；
162、172:重分布线路层；
164:连接垫；
165、167、175、177:导电通孔；
180:增层结构层；
182:玻纤基板；
183:第一导通孔；
184:第一图案化导电层；
185:第二导通孔；
186:第二图案化导电层；
187:第三导通孔；
200、250:芯片；
201:周围表面；
203:背面；
210:微焊锡接点；
220:底胶；
230:密封材料；
231:表面；
H、H’、H”:长度；
L:切割线；
F1:第一表面；
F2:第二表面；
S1:顶表面；
S2:底表面；
S3:上表面；
S4:下表面；
T:厚度。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
图1A至图1E是依照本发明的一实施例的一种封装载板的制作方法的剖面示意图。关于本实施例的封装载板的制作方法，首先，请参考图1A，提供基底112a与多个导电条114a。导电条114a内嵌于基底112a内，且每一导电条114a的一端115暴露于基底112a的一侧113。此处，基底112a的材质例如是玻璃、硅或其他介电材料。
接着，请参考图1B，形成第一重分布线路结构层120于基底112a的一侧113上。详细来说，第一重分布线路结构层120包括多个介电层121、123、多个重分布线路层122、124、多个导电通孔125、127以及多个连接垫126。重分布线路层122、124与介电层121、123交替堆叠于基底112a的一侧113上，而连接垫126位于介电层123上。重分布线路层122直接接触且电连接每一导电条114a的一端115，且通过导电通孔125与重分布线路层124电连接。重分布线路层124通过导电通孔127与连接垫126电连接。
接着，请参考图1C，形成多个导电连接件130a以及至少一加强筋(示意地绘示多个加强筋140a)于第一重分布线路结构层120上，其中加强筋140a至少位于导电连接件130a之间。更进一步来说，本实施例的导电连接件130a例如是焊球，其中导电连接件130a直接位于第一重分布线路结构层120的连接垫126上。加强筋140a直接位于介电层123上且不接触连接垫126，其中加强筋140a的材质例如是钢、铝、铜、硅或玻璃，但不以此为限。需说明的是，本实施例没有限制形成导电连接件130a与加强筋140a的顺序，可依据需求而自行决定形成导电连接件130a与加强筋140a的先后顺序。
之后，请参考图1D，形成封装胶体150于第一重分布线路结构层120上，以覆盖导电连接件130a与加强筋140a。此处，封装胶体150完全包覆导电连接件130a与加强筋140a。若有需要，可选择性地加入研磨(grinding)程序，来研磨过厚的封装胶体150。
最后，请同时参考图1D与图1E，在形成封装胶体150后，进行薄化(thinning)程序，以移除部分基底112a与部分导电条114a，而形成连接结构层110。此处，连接结构层110包括基材112与多个接垫114，其中基材112实质上为基底112a的一部分，而接垫114实质上为导电条114a的一部分。每一接垫114的顶表面S1与底表面S2分别暴露于基材112的上表面S3与下表面S4。在一实施例中，每一接垫114的顶表面S1与底表面S2分别切齐于基材112的上表面S3与下表面S4。此外，需说明的是，在此可依据后续芯片接合的需求，而选择性地对连接结构层110进行表面处理程序。举例来说，若基材112的材质为硅时，需增加介电材料层；若基材112的材质为玻璃时，则无需增加介电材料层。此外，依据后续采用的接合方式(如微焊锡接点接合或混合键结接合)，需对接垫114进行不同的表面处理程序。至此，已完成封装载板100a的制作。
在结构上，请再参考图1E，封装载板100a包括第一重分布线路结构层120、导电连接件130a、连接结构层110、加强筋140a以及封装胶体150。第一重分布线路结构层120具有彼此相对的第一表面F1与第二表面F2。导电连接件130a配置于第一重分布线路结构层120的第一表面F1上，且与第一重分布线路结构层120电连接。连接结构层110配置于第一重分布线路结构层120的第二表面F2上。连接结构层110包括基材112与接垫114。每一接垫114的顶表面S1与底表面S2分别暴露于基材112的上表面S3与下表面S4。接垫114与第一重分布线路结构层120电连接。加强筋140a配置于第一重分布线路结构层120的第一表面F1上，且至少位于导电连接件130a之间。封装胶体150配置于第一重分布线路结构层120的第一表面F1上，且覆盖导电连接件130a与加强筋140。
简言之，本实施例的封装载板100a是通过设置加强筋140a来抑制及降低载板的翘曲。再者，本实施例的封装载板100a内整合有电路板的增层制作工艺，意即第一重分布线路结构层120。导电连接件130a与加强筋140a是配置于第一重分布线路结构层120的同一表面上，且封装胶体150覆盖导电连接件130a与加强筋140a，借此可抑制且降低封装载板100a产生翘曲，进而使本实施例的封装载板100a具有较佳的平整性与结构可靠度。此外，在本实施例的封装载板100a的制作过程中，无需使用暂时基板，因而也不用进行激光解离(laserdebond)制作工艺，可有效地降低制作成本。
图1F至图1J绘示将芯片配置于图1E的封装载板上而形成芯片封装结构的制作方法的剖面示意图。
接着，请参考图1F，配置至少一芯片(示意地绘示二个芯片200)于封装载板100a上，其中芯片200可通过微焊锡接点(micro bump)接合或混合键结(hybrid bond)接合而与连接结构层110的接垫114电连接。此处，如图1F，芯片200是通过微焊锡接点210与接垫114电连接，且之后在封装载板100a与芯片200之间会填充底胶220，以使底胶220来包覆微焊锡接点210。在一实施例中，芯片200的接点间距为10微米至80微米。
接着，请参考图1G，形成密封材料230于封装载板100a的连接结构层110上，且覆盖芯片200的周围表面201，以增加结构强度与可靠度。可选择性地，对密封材料230进行研磨程序，以使芯片200的背面203暴露于密封材料230的表面231，可具有较佳的散热效果。
之后，请同时参考图1G与图1H，进行干蚀刻(dry etching)程序，以移除部分封装胶体150，而至少暴露出每一导电连接件130a的第一底面132a。此处，封装胶体150也同时暴露出每一加强筋140a的第二底面142a。加强筋140a具有长度H，而封装胶体150具有厚度T，且长度H等于厚度T。在另一未绘示的实施例中，加强筋的长度也可小于封装胶体的厚度，意即加强筋可以不要露出于封装胶体。
最后，请同时参考图1I与图1J，进行单体化程序，以沿着切割线L切割密封材料230与封装载板100a，而形成芯片封装结构10a的制作。
在结构上，请再参考图1J，本实施例的芯片封装结构10a包括上述图1E的封装载板100a与芯片200，其中芯片200配置于封装载板100a上，且与连接结构层110的接垫114电连接。进一步来说，芯片200可通过微焊锡接点(micro bump)接合或混合键结(hybrid bond)接合而与连接结构层110的接垫114电连接。再者，本实施例的芯片封装结构10a还包括密封材料230，配置于封装载板100a的连接结构层110上，且覆盖芯片210的周围表面201，且芯片200的背面203暴露于密封材料230的表面231。此处，密封材料230的边缘暴露封装载板100a的边缘，且封装胶体150暴露出每一导电连接件130a的第一底面132a与加强筋140a的第二底面142a。
在应用上，如图1J所示，芯片封装结构10a可通过导电连接件130a与驱动基板20上的接垫22电连接，而电连接至驱动基板20上。此处，驱动基板20可例如是印刷电路板，但不以此为限。
在本实施例的封装载板100a的制作过程中，由于封装胶体150覆盖导电连接件130a与加强筋140a，因而使得封装载板100a的背面变成平整。故，后续进行芯片封装结构10a的制作时，由于封装载板100a具有较佳的平整性，因而有利于芯片200设置于封装载板100a的正面上，且适于采用微焊锡接点(micro bump)接合或混合键结(hybrid bond)接合来实现芯片200与接垫114的电连接，可具有较佳的封装良率。
在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参照前述实施例，下述实施例不再重复赘述。
图2A至图2D是依照本发明的另一实施例的一种封装载板的制作方法的剖面示意图。本实施例的封装载板的制作方法与上述的封装载板的制作方法相似，两者差异在于：在图1B的步骤之后，即形成第一重分布线路结构层120于基底112a的一侧113上之后，请参考图2A，形成第二重分布线路结构层160于第一重分布线路结构层120上。详细来说，第二重分布线路结构层160包括多个介电层161、163、重分布线路层162、多个导电通孔165、167以及多个连接垫164。重分布线路层162与介电层161、163交替堆叠于第一重分布线路结构层120上，而连接垫164位于介电层163上。重分布线路层162通过导电通孔165与第一重分布线路结构层120电连接。连接垫164通过导电通孔167与重分布线路层162电连接。此处，第二重分布线路结构层160的线宽与线距大于第一重分布线路结构层120的线宽与线距。
接着，请参考图2B，形成多个导电连接件130b以及至少一加强筋(示意地绘示多个加强筋140b)于第二重分布线路结构层160上，其中加强筋140b至少位于导电连接件130b之间。更进一步来说，本实施例的导电连接件130b例如是焊球，其中导电连接件130b直接位于第二重分布线路结构层160的连接垫164上。加强筋140b直接位于介电层163上且不接触连接垫164，其中加强筋140b的材质例如是钢、铝、铜、硅或玻璃，但不以此为限。需说明的是，本实施例没有限制形成导电连接件130b与加强筋140b的顺序，可依据需求而自行决定形成导电连接件130b与加强筋140b的先后顺序。
之后，请参考图2C，形成封装胶体150于第二重分布线路结构层160上，以覆盖导电连接件130b与加强筋140b。此处，封装胶体150完全包覆导电连接件130b与加强筋140b。若有需要，可选择性地加入研磨(grinding)程序，来研磨过厚的封装胶体150。
最后，请同时参考图2C与图2D，在形成封装胶体150后，进行薄化(thinning)程序，以移除部分基底112a与部分导电条114a，而形成连接结构层110。连接结构层110包括基材112与多个接垫114，其中基材112实质上为基底112a的一部分，而接垫114实质上为导电条114a的一部分。每一接垫114的顶表面S1与底表面S2分别暴露于基材112的上表面S3与下表面S4。此外，需说明的是，在此可依据后续芯片接合的需求，而选择性地对连接结构层110进行表面处理程序。举例来说，若基材112的材质为硅时，需增加介电材料层；若基材112的材质为玻璃时，则无需增加介电材料层。此外，依据后续采用的接合方式(如微焊锡接点接合或混合键结接合)，需对接垫114进行不同的表面处理程序。至此，已完成封装载板100b的制作。
图2E至图2I绘示将芯片配置于图2D的封装载板上而形成芯片封装结构的制作方法的剖面示意图。
接着，请参考图2E，配置至少一芯片(示意地绘示二个芯片200)于封装载板100b上，其中芯片200可通过微焊锡接点(micro bump)接合或混合键结(hybrid bond)接合而与连接结构层110的接垫114电连接。此处，如图2E，芯片200是通过微焊锡接点210与接垫114电连接，且之后在封装载板100b与芯片200之间会填充底胶220，以使底胶220来包覆微焊锡接点210。在一实施例中，芯片200的接点间距为10微米至80微米。
接着，请参考图2F，形成密封材料230于封装载板100b的连接结构层110上，且覆盖芯片200的周围表面201，以增加结构强度与可靠度。选择性地，对密封材料230进行研磨程序，以使芯片200的背面203暴露于密封材料230的表面231，可具有较佳的散热效果。
之后，请同时参考图2F与图2G，进行干蚀刻(dry etching)程序，以移除部分封装胶体150，而至少暴露出每一导电连接件130b的第一底面132b。此处，加强筋140b具有长度H’，而封装胶体150具有厚度T，且长度H’小于厚度T。
最后，请同时参考图2H与图2I，进行单体化程序，以沿着切割线L切割密封材料230与封装载板100b，而形成芯片封装结构10b的制作。
在应用上，如图2I所示，芯片封装结构10b可通过导电连接件130b与驱动基板20上的接垫22电连接，而电连接至驱动基板20上。此处，驱动基板20可例如是印刷电路板，但不以此为限。
图3A至图3C是依照本发明的另一实施例的一种封装载板的制作方法的剖面示意图。本实施例的封装载板的制作方法与上述的封装载板的制作方法相似，两者差异在于：在图1B的步骤之后，即形成第一重分布线路结构层120于基底112a的一侧113上之后，请参考图3A，形成第二重分布线路结构层170于第一重分布线路结构层120上。详细来说，第二重分布线路结构层170包括多个介电层171、173、重分布线路层172以及多个导电通孔175、177。重分布线路层172与介电层171、173交替堆叠于第一重分布线路结构层120上。重分布线路层172通过导电通孔175与第一重分布线路结构层120电连接。此处，第二重分布线路结构层170的线宽与线距大于第一重分布线路结构层120的线宽与线距。
接着，请再参考图3A，形成多个导电连接件130c以及至少一加强筋(示意地绘示多个加强筋140c)于第二重分布线路结构层170上，其中加强筋140c至少位于导电连接件130c之间。更进一步来说，本实施例的导电连接件130c例如是铜柱，其中导电连接件130c直接位于第二重分布线路结构层170的导电通孔177上。加强筋140c直接位于介电层173上且不接触导电通孔177，其中加强筋140c的材质例如是钢、铝、铜、硅或玻璃，但不以此为限。需说明的是，本实施例没有限制形成导电连接件130c与加强筋140c的顺序，可依据需求而自行决定形成导电连接件130c与加强筋140c的先后顺序。
之后，请参考图3B，形成封装胶体150于第二重分布线路结构层170上，以覆盖导电连接件130c与加强筋140c。此处，封装胶体150完全包覆导电连接件130c与加强筋140c。若有需要，可选择性地加入研磨(grinding)程序，来研磨过厚的封装胶体150。
最后，请同时参考图3B与图3C，在形成封装胶体150后，进行薄化(thinning)程序，以移除部分基底112a与部分导电条114a，而形成连接结构层110。连接结构层110包括基材112与多个接垫114，其中基材112实质上为基底112a的一部分，而接垫114实质上为导电条114a的一部分。每一接垫114的顶表面S1与底表面S2分别暴露于基材112的上表面S3与下表面S4。此外，需说明的是，在此可依据后续芯片接合的需求，而选择性地对连接结构层110进行表面处理程序。举例来说，若基材112的材质为硅时，需增加介电材料层；若基材112的材质为玻璃时，则无需增加介电材料层。此外，依据后续采用的接合方式(如微焊锡接点接合或混合键结接合)，需对接垫114进行不同的表面处理程序。至此，已完成封装载板100c的制作。
图3D至图3H绘示将芯片配置于图3C的封装载板上而形成芯片封装结构的制作方法的剖面示意图。
接着，请参考图3D，配置至少一芯片(示意地绘示二个芯片200)于封装载板100c上，其中芯片200可通过微焊锡接点(micro bump)接合或混合键结(hybrid bond)接合而与连接结构层110的接垫114电连接。此处，如图3D，芯片200是通过微焊锡接点210与接垫114电连接，且之后在封装载板100c与芯片200之间会填充底胶220，以使底胶220来包覆微焊锡接点210。在一实施例中，芯片200的接点间距为10微米至80微米。
接着，请参考图3E，形成密封材料230于封装载板100c的连接结构层110上，且覆盖芯片200的周围表面201，以增加结构强度与可靠度。可选择性地，对密封材料230进行研磨程序，以使芯片200的背面203暴露于密封材料230的表面231，可具有较佳的散热效果。
之后，请同时参考图3E与图3F，进行干蚀刻(dry etching)程序，以移除部分封装胶体150，而至少暴露出每一导电连接件130c的第一底面132c。此处，加强筋140c具有长度H”，而封装胶体150具有厚度T，且长度H”小于厚度T。
最后，请同时参考图3G与图3H，进行单体化程序，以沿着切割线L切割密封材料230与封装载板100c，而形成芯片封装结构10c的制作。
在应用上，如图3H所示，芯片封装结构10c可通过导电连接件130c与焊球30电连接，并借由焊球30与驱动基板20上的接垫22电连接，而使芯片封装结构10c电连接至驱动基板20上。此处，驱动基板20可例如是印刷电路板，但不以此为限。
图4A是依照本发明的一实施例的一种芯片封装结构的剖面示意图。请同时参考图1J与图4A，本实施例的芯片封装结构10d与图1J的芯片封装结构10a相似，两者差异在于：在本实施例中，芯片封装结构10d包括芯片200与芯片250，其中芯片200的性质不同于芯片250的性质，且芯片200的尺寸也不同于芯片250的尺寸。意即，本实施例的芯片封装结构10d异质整合了不同的芯片200、250。此外，在本实施例的芯片封装结构10d中，还包括加强筋240，其中配置于芯片200与芯片250之间，且直接位于连接结构层110的基材112上且不接触接垫114，借此增加整体芯片封装结构10d的结构强度。
图4B是依照本发明的一实施例的一种芯片封装结构的剖面示意图。请同时参考图1J与图4B，本实施例的芯片封装结构10e与图1J的芯片封装结构10a相似，两者差异在于：在本实施例中，封装载板100e还包括增层结构层180，配置于第一重分布线路结构层120的第一表面F1上，且位于导电连接件130e与第一重分布线路结构层120之间。详细来说，增层结构层180包括玻纤基板182、第一图案化导电层184、第二图案化导电层186、至少一第一导通孔(示意地绘示二个第一导通孔183)、至少一第二导通孔(示意地绘示二个第二导通孔185)及至少一第三导通孔(示意地绘示三个第三导通孔187)。第一图案化导电层184与第二图案化导电层186分别位于玻纤基板182的相对两侧。第三导通孔187贯穿玻纤基板182且电连接第一图案化导电层184与第二导通孔185。第一图案化导电层184通过第一导通孔183与第一重分布线路结构层120电连接。第二图案化导电层186通过第二导通孔185与第三导通孔187电连接。导电连接件130e连接第二图化导电层186且通过增层结构层180与第一重分布线路结构层120电连接。
图5A至图5D是依照本发明的多个实施例的多种封装载板的仰视示意图。请同时参考图5A、图5C及图5D，在封装载板100f、100h、100i中，加强筋140f、140h、140i为连续性的结构层，通过其材料性质(即刚性)，可增加整体封装载板100f、100h、100i的结构强度，可抑制及降低封装载板100f、100h、100i产生翘曲。详细来说，在图5A的封装载板100f中，多个加强筋140f排列成网格状而形成连续性结构层，而导电连接件130(例如是焊球)则位于网格状内；在图5C的封装载板100h中，加强筋140h为单一连续结构层，且环绕导电连接件130的周围；在图5D的封装载板100i中，加强筋140i包括第一加强筋144i以及多个第二加强筋146i，其中第一加强筋144i为单一连续结构层，环绕在导电连接件130分布的外围，而第二加强筋146i彼此分散排列，分布在导电连接件130之间。此外，请参考图5B，在封装载板100g中，由于封装载板100g其本身具有一定的结构强度，因此可通过彼此分散排列的多个加强筋140g来增加硬度，借此提升封装载板100g的结构强度及进一步抑制及降低封装载板100g产生翘曲。
综上所述，在本发明的封装载板的设计中，导电连接件与加强筋是配置于第一重分布线路结构层的同一表面上，且封装胶体覆盖导电连接件与加强筋，借此可抑制且降低封装载板产生翘曲，进而使本发明的封装载板具有较佳的平整性与结构可靠度。再者，在本发明的封装载板的制作过程中，无需使用暂时基板，因而也不用进行激光解离(laserdebond)制作工艺，可有效地降低制作成本。此外，在本发明的封装载板的制作过程中，封装胶体覆盖导电连接件与加强筋，而使得封装载板的背面变成平整，有利于后续将芯片组装于封装载板的正面上。另外，由于本发明的封装载板具有较佳的平整性，因而采用本发明的封装载板的芯片封装结构，则可具有较佳的封装良率。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (20)

1.一种封装载板，其特征在于，包括：
第一重分布线路结构层，具有彼此相对的第一表面与第二表面；
多个导电连接件，配置于所述第一重分布线路结构层的所述第一表面上，且与所述第一重分布线路结构层电连接；
连接结构层，配置于所述第一重分布线路结构层的所述第二表面上，所述连接结构层包括基材与多个接垫，所述多个接垫中的每一个的顶表面与底表面分别暴露于所述基材的上表面与下表面，且所述多个接垫与所述第一重分布线路结构层电连接；
至少一加强筋，配置于所述第一重分布线路结构层的所述第一表面上，且至少位于所述多个导电连接件之间；以及
封装胶体，配置于所述第一重分布线路结构层的所述第一表面上，且覆盖所述多个导电连接件与所述至少一加强筋。
2.根据权利要求1所述的封装载板，其特征在于，所述多个导电连接件中的每一个包括焊球或铜柱。
3.根据权利要求1所述的封装载板，其特征在于，还包括：
第二重分布线路结构层，配置于所述第一重分布线路结构层的所述第一表面上，且位于所述多个导电连接件与所述第一重分布线路结构层之间，其中所述多个导电连接件通过所述第二重分布线路结构层与所述第一重分布线路结构层电连接。
4.根据权利要求3所述的封装载板，其特征在于，所述第二重分布线路结构层的线宽与线距大于所述第一重分布线路结构层的线宽与线距。
5.根据权利要求1所述的封装载板，其特征在于，还包括：
增层结构层，配置于所述第一重分布线路结构层的所述第一表面上，且位于所述多个导电连接件与所述第一重分布线路结构层之间，所述增层结构层包括玻纤基板、第一图案化导电层、第二图案化导电层、至少一第一导通孔、至少一第二导通孔及至少一第三导通孔，所述第一图案化导电层与所述第二图案化导电层分别位于所述玻纤基板的相对两侧，所述至少一第三导通孔贯穿所述玻纤基板且电连接所述第一图案化导电层与所述至少一第二导通孔，而所述第一图案化导电层通过所述至少一第一导通孔与所述第一重分布线路结构层电连接，所述第二图案化导电层通过所述至少一第二导通孔与所述至少一第一导通孔电连接，所述多个导电连接件连接所述第二图化导电层且通过所述增层结构层与所述第一重分布线路结构层电连接。
6.根据权利要求1所述的封装载板，其特征在于，所述至少一加强筋具有长度，而所述封装胶体具有厚度，所述长度小于或等于所述厚度。
7.根据权利要求1所述的封装载板，其特征在于，所述连接结构层的所述基材的材质包括玻璃或硅。
8.根据权利要求1所述的封装载板，其特征在于，所述至少一加强筋的材质包括钢、铝、铜、硅或玻璃。
9.根据权利要求1所述的封装载板，其特征在于，所述至少一加强筋为多个加强筋，且所述多个加强筋彼此分散排列或排列成网格状。
10.根据权利要求1所述的封装载板，其特征在于，所述至少一加强筋为连续结构层。
11.一种封装载板的制作方法，其特征在于，包括：
提供基底与多个导电条，所述多个导电条内嵌于所述基底内，且所述多个导电条中的每一个的一端暴露于所述基底的一侧；
形成第一重分布线路结构层于所述基底的所述侧上；
形成多个导电连接件以及至少一加强筋于所述第一重分布线路结构层上，其中所述至少一加强筋至少位于所述多个导电连接件之间；
形成封装胶体于所述第一重分布线路结构层上，以覆盖所述多个导电连接件与所述至少一加强筋；以及
移除部分所述基底与部分所述多个导电条，而形成连接结构层，所述连接结构层包括基材与多个接垫，且所述多个接垫中的每一个的顶表面与底表面分别暴露于所述基材的上表面与下表面。
12.根据权利要求11所述的封装载板的制作方法，其特征在于，还包括：
在形成所述多个导电连接件以及所述至少一加强筋于所述第一重分布线路结构层上之前，形成第二重分布线路结构层于所述第一重分布线路结构层上，其中所述第二重分布线路结构层的线宽与线距大于所述第一重分布线路结构层的线宽与线距。
13.根据权利要求11所述的封装载板的制作方法，其特征在于，所述多个导电连接件中的每一个包括焊球或铜柱。
14.根据权利要求11所述的封装载板的制作方法，其特征在于，所述至少一加强筋的材质包括钢、铝、铜、硅或玻璃。
15.根据权利要求11所述的封装载板的制作方法，其特征在于，所述至少一加强筋具有长度，而所述封装胶体具有厚度，所述长度小于或等于所述厚度。
16.一种芯片封装结构，其特征在于，包括：
封装载板，包括：
第一重分布线路结构层，具有彼此相对的第一表面与第二表面；
多个导电连接件，配置于所述第一重分布线路结构层的所述第一表面上，且与所述第一重分布线路结构层电连接；
连接结构层，配置于所述第一重分布线路结构层的所述第二表面上，且包括基材与多个接垫，所述多个接垫中的每一个的顶表面与底表面分别暴露于所述基材的上表面与下表面，且所述多个接垫与所述第一重分布线路结构层电连接；
至少一加强筋，配置于所述第一重分布线路结构层的所述第一表面上，且至少位于所述多个导电连接件之间；以及
封装胶体，配置于所述第一重分布线路结构层的所述第一表面上，且覆盖所述多个导电连接件与所述至少一加强筋；以及
至少一芯片，配置于所述封装载板上，且与所述连接结构层的所述多个接垫电连接。
17.根据权利要求16所述的芯片封装结构，其特征在于，还包括：
密封材料，配置于所述封装载板的所述连接结构层上，且覆盖至少一芯片的周围表面，其中所述至少一芯片的背面暴露于所述密封材料的表面。
18.根据权利要求16所述的芯片封装结构，其特征在于，所述至少一芯片通过微焊锡接点接合或混合键结接合而与所述多个接垫电连接。
19.根据权利要求16所述的芯片封装结构，其特征在于，所述封装胶体至少暴露出所述多个导电连接件中的每一个的第一底面。
20.根据权利要求19所述的芯片封装结构，其特征在于，所述封装胶体还暴露出所述多个加强筋中的每一个的第二底面。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230060092A (ko) * 2021-10-27 2023-05-04 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579145A (zh) * 2012-08-10 2014-02-12 欣兴电子股份有限公司 穿孔中介板及其制法与封装基板及其制法
US20150115442A1 (en) * 2013-10-31 2015-04-30 Infineon Technologies Ag Redistribution layer and method of forming a redistribution layer
TW201839931A (zh) * 2017-04-28 2018-11-01 台灣積體電路製造股份有限公司 半導體封裝結構
US20200058626A1 (en) * 2018-08-14 2020-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure, package-on-package structure and method of fabricating the same
CN110854097A (zh) * 2018-08-21 2020-02-28 美光科技公司 包含加强结构的重布层以及相关半导体装置封装、系统和方法
US20210098636A1 (en) * 2019-09-27 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and forming method thereof
TW202117869A (zh) * 2019-10-16 2021-05-01 台灣積體電路製造股份有限公司 封裝結構及其形成方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5237242B2 (ja) * 2009-11-27 2013-07-17 日東電工株式会社 配線回路構造体およびそれを用いた半導体装置の製造方法
TWI476888B (zh) 2011-10-31 2015-03-11 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法
TWI499023B (zh) 2012-10-11 2015-09-01 Ind Tech Res Inst 封裝基板及其製法
US9478472B2 (en) 2014-05-19 2016-10-25 Dyi-chung Hu Substrate components for packaging IC chips and electronic device packages of the same
US9502322B2 (en) 2014-10-24 2016-11-22 Dyi-chung Hu Molding compound supported RDL for IC package
TWI674647B (zh) 2016-08-29 2019-10-11 上海兆芯集成電路有限公司 晶片封裝陣列以及晶片封裝體
KR102012443B1 (ko) 2016-09-21 2019-08-20 삼성전자주식회사 팬-아웃 반도체 패키지
US10290609B2 (en) 2016-10-13 2019-05-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method of the same
TWI618206B (zh) 2017-06-09 2018-03-11 恆勁科技股份有限公司 半導體封裝結構及其製作方法
CN110517993B (zh) 2019-09-12 2025-06-03 广东佛智芯微电子技术研究有限公司 具有高散热性的板级扇出封装结构及其制备方法
US11569156B2 (en) * 2019-10-27 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, electronic device including the same, and manufacturing method thereof
CN112038329B (zh) 2020-10-12 2024-09-03 长电集成电路(绍兴)有限公司 一种圆片级芯片扇出三维堆叠封装结构及其制作方法
CN112687549B (zh) 2020-12-28 2025-06-03 广东佛智芯微电子技术研究有限公司 具有屏蔽功能的芯片封装结构及其封装方法
US11450622B2 (en) * 2021-01-20 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579145A (zh) * 2012-08-10 2014-02-12 欣兴电子股份有限公司 穿孔中介板及其制法与封装基板及其制法
US20150115442A1 (en) * 2013-10-31 2015-04-30 Infineon Technologies Ag Redistribution layer and method of forming a redistribution layer
TW201839931A (zh) * 2017-04-28 2018-11-01 台灣積體電路製造股份有限公司 半導體封裝結構
US20200058626A1 (en) * 2018-08-14 2020-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure, package-on-package structure and method of fabricating the same
CN110854097A (zh) * 2018-08-21 2020-02-28 美光科技公司 包含加强结构的重布层以及相关半导体装置封装、系统和方法
US20210098636A1 (en) * 2019-09-27 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and forming method thereof
TW202117869A (zh) * 2019-10-16 2021-05-01 台灣積體電路製造股份有限公司 封裝結構及其形成方法

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