CN115223945B - 半导体结构的制造方法、半导体结构与存储器 - Google Patents
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Abstract
本公开提供一种半导体结构的制造方法、半导体结构与存储器。该制造方法包括：提供半导体衬底；在半导体衬底的一侧形成连接垫材料层；在连接垫材料层背离半导体衬底的一侧形成牺牲材料层；图案化牺牲材料层形成牺牲层；根据牺牲层图案化连接垫材料层，形成多个电容连接垫；在相邻电容连接垫之间形成介电层；在介电层一侧形成电容界定材料层；图案化电容界定材料层形成包括多个电容孔的电容界定层，牺牲层通过电容孔露出；通过多个电容孔去除各电容孔中至少部分牺牲层，以使各电容连接垫露出。本公开提供的半导体结构的制造方法，牺牲层能够在电容刻蚀过程中产生自对准的效果，避免产生电容短路问题。
Description
技术领域
本公开涉及存储技术领域，具体而言，涉及一种半导体结构的制造方法、半导体结构与存储器。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
在DRAM工艺中，因为电容(Cell capacitors)与有效区(Active Area)的排列错位关系，需要借由内导线落地衬垫(inter metal landing pad)作为电容与节点接触(Nodecontact)的桥接。但现有的电容刻蚀(Capacitor etch)以及光刻覆盖(lithographyoverlay)容易造成电容错位，导致出现相邻两电容短路问题。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种半导体结构的制造方法、半导体结构与存储器，牺牲层与介电层的刻蚀比较大，牺牲层能够在电容刻蚀过程中产生自对准的效果，避免产生电容短路问题。
根据本公开的一个方面，提供了一种半导体结构的制造方法，该半导体结构的制造方法包括：
提供半导体衬底；
在所述半导体衬底的一侧形成连接垫材料层；
在所述连接垫材料层背离所述半导体衬底的一侧形成牺牲材料层；
图案化所述牺牲材料层形成牺牲层；
根据所述牺牲层图案化所述连接垫材料层，形成多个电容连接垫；
在相邻所述电容连接垫之间形成介电层；
在所述介电层背离所述半导体衬底的一侧形成电容界定材料层；
图案化所述电容界定材料层，形成包括多个电容孔的电容界定层，所述牺牲层通过所述电容孔露出；
通过多个所述电容孔去除各电容孔中至少部分所述牺牲层，以使各所述电容连接垫露出。
在本公开的一种示例性实施例中，根据所述牺牲层图案化所述连接垫材料层，形成多个电容连接垫之后，在相邻所述电容连接垫之间形成介电层之前，所述制造方法还包括：
对所述电容连接垫的表面进行灰化处理。
在本公开的一种示例性实施例中，在相邻所述电容连接垫之间形成介电层，包括：
在所述牺牲层背离所述半导体衬底的一侧形成介电材料层，且所述介电材料层填充相邻的所述电容连接垫之间的间隙；
去除位于所述牺牲层顶面所在平面上的所述介电材料层，形成位于相邻所述电容连接垫之间的介电层。
在本公开的一种示例性实施例中，在所述连接垫材料层背离所述半导体衬底的一侧形成牺牲材料层之后，图案化所述牺牲材料层形成牺牲层之前，所述制造方法还包括：
在所述牺牲材料层背离所述半导体衬底的一侧形成可灰化硬掩膜材料层；
对所述可灰化硬掩膜材料层背离所述半导体衬底一侧形成硬掩膜；
根据所述硬掩膜对所述可灰化硬掩膜材料层及所述牺牲材料层进行图案化处理，形成牺牲层。
在本公开的一种示例性实施例中，通过所述电容孔去除所述牺牲层，以使各所述电容连接垫露出，包括：
通过所述电容孔采用干法刻蚀工艺去除所述牺牲层，以使各所述电容连接垫露出。
在本公开的一种示例性实施例中，所述干法刻蚀工艺采用的气体包括C4F6与C4F8中的至少一种。
在本公开的一种示例性实施例中，所述牺牲层与所述电容界定层的材料相同。
在本公开的一种示例性实施例中，所述牺牲层的材料包括氧化硅。
在本公开的一种示例性实施例中，所述介电层的材料包括氮化硅。
根据本公开的另一个方面，提供了一种半导体结构，该半导体结构由上述任一实施例提供的制造方法制得。
在本公开的一种示例性实施例中，所述半导体结构包括：
半导体衬底；
多个电容连接垫，设于所述半导体衬底的一侧；
介电层，设于所述电容连接垫之间；所述介电层包括多个通孔，多个所述电容连接垫通过多个所述通孔一一对应露出；
牺牲层，设于所述电容连接垫背离所述半导体衬底的一侧，且位于所述通孔中；各所述通孔中的所述牺牲层部分覆盖对应的所述电容连接垫；
在本公开的一种示例性实施例中，各所述通孔中的所述牺牲层与所述通孔的侧壁接触。
在本公开的一种示例性实施例中，各所述通孔中的所述牺牲层与所述通孔同一侧的侧壁接触。
在本公开的一种示例性实施例中，所述牺牲层沿着所述半导体衬底所在水平面的水平截面的形状可为环状或月牙状。
在本公开的一种示例性实施例中，所述半导体结构还包括：
下电极层，设于所述电容连接垫背离所述半导体衬底的一侧；所述下电极层包括多个柱状电极，多个所述柱状电极一一对应设于多个所述电容连接垫上；
电容介质层，设于所述下电极层背离所述半导体衬底的一侧，覆盖多个所述柱状电极；
上电极层，设于所述电容介质层背离所述下电极层的一侧。
根据本公开的又一个方面，提供了一种存储器，该存储器包括上述的半导体结构。
本公开提供的半导体结构的制造方法，通过在电容连接垫上设置与介电层的刻蚀比较大的牺牲层，电容连接垫上无介电层，因此无需移除底部介电层；在刻蚀露出电容连接垫时，牺牲层能够在电容刻蚀过程中产生自对准的效果，使得电容刻蚀可在overlay shift或是偏斜刻蚀条件下，使得电容仍然能落在内金属衬垫上。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1-图3为相关技术中半导体结构的制造方法的工序图。
图4为本公开的一种实施例提供的半导体结构的俯视图。
图5为图4中有缘区的结构版图。
图6为图4中节点触点的结构版图。
图7为图4中电容连接垫的结构版图。
图8为本公开的一种实施例提供的半导体结构制造方法的流程图。
图9-图17为本公开的一种实施例提供的从图4中A-A面截视的半导体结构制造的工序图。
图18为图13所示工序后的俯视图。
图19为本公开的一种实施例提供的半导体结构的示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”仅作为标记使用，不是对其对象的数量限制。
发明人发现，现有的电容刻蚀工艺是以介电材料为基底，利用不同材质的特性作为牺牲掩膜层，在电容刻蚀过程，刻蚀不同材料直至底部的内金属落地衬垫(inter metallanding pad)，因为落地衬垫以及电容图形成的覆盖位移(overlay position)有一定的困难度，且电容刻蚀自身在晶圆晶边也有偏斜的问题，这两种因素会造成电容与内金属落地衬垫错位，因此导致电容短路问题。具体地，如图1-图3所示，电容刻蚀错位导致相邻的两个电容连接垫从同一刻蚀孔露出，导致电容短路；同时，电容刻蚀偏斜也会导致相邻的两个电容连接垫从同一刻蚀孔露出，导致电容短路。
针对上述技术问题，本公开实施方式提供了一种半导体结构的制造方法，如图8所示，该半导体结构的制造方法包括：
步骤S100、提供半导体衬底；
步骤S200、在半导体衬底的一侧形成连接垫材料层；
步骤S300、在连接垫材料层背离半导体衬底的一侧形成牺牲材料层；
步骤S400、图案化牺牲材料层形成牺牲层；
步骤S500、根据牺牲层图案化连接垫材料层，形成多个电容连接垫；
步骤S600、在相邻电容连接垫之间形成介电层；
步骤S700、在介电层背离半导体衬底的一侧形成电容界定材料层；
步骤S800、图案化电容界定材料层，形成包括多个电容孔的电容界定层，牺牲层通过电容孔露出；
步骤S900、通过多个电容孔去除各电容孔中至少部分牺牲层，以使各电容连接垫露出。
本公开提供的半导体结构的制造方法，通过在电容连接垫上设置与介电层的刻蚀比较大的牺牲层，电容连接垫上无介电层，因此无需移除底部介电层；在刻蚀露出电容连接垫时，牺牲层能够在电容刻蚀过程中产生自对准的效果(只刻蚀牺牲层，不刻蚀介电层)，使得电容刻蚀可在overlay shift(叠加偏移)或是偏斜刻蚀条件下，使得电容仍然能落在内金属衬垫上，降低了工艺难度，提高了产品良率。
下面将对本公开提供的半导体结构的制造方法中的各步骤进行详细的说明。
在步骤S100中，提供半导体衬底。
具体地，如图9所示，提供一半导体衬底100，半导体衬底100的材料包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，半导体衬底100为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是轻微掺杂的硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。
具体地，如图9所示，通过浅沟槽隔离技术(Shallow Trench Isolation，STI)对半导体衬底100进行隔离，在半导体衬底100上形成浅沟槽隔离沟槽，浅沟槽隔离沟槽的深度例如可为28nm～32nm，接着在刻蚀出的浅沟槽隔离沟槽中采用化学气相沉积(CVD)、物理气相沉积(PVD)或其他的沉积技术形成浅沟槽隔离120。浅沟槽隔离120隔离出的多个有源区110(Active area)，可以为但不仅限于如图4和图5所示的呈阵列排布。其中，隔离结构的材料可以包括氮化硅或氧化硅等绝缘材料。作为示例，有源区110形成有MOS器件，MOS器件包括栅极、源极及漏极，源极与漏极分别位于栅极相对的两侧。
在步骤S200中，在半导体衬底的一侧形成连接垫材料层。
具体地，如图4、图6和图9所示，在半导体衬底100的一侧形成多个位线结构，部分位线结构包括依次位于位线隔离层(Bit-line isolation)240之间的位线接触层(Bit-line contact poly)210、位线金属线(Bit-line metal line)221和位线覆盖层230，另一部分位线结构包括依次位于位线隔离层240之间的位线覆盖层250、位线金属线221和位线覆盖层230。相邻的位线结构之间形成有节点接触多边形垫(Node contact poly)300；接着可采用化学气相沉积、物理气相沉积或其他的沉积技术形成覆盖节点接触多边形垫300和位线结构的连接垫材料层400。如图4所示，半导体衬底100包括位线231和字线232。
其中，连接垫材料层400为导电材料，导电材料例如可包括钨、钛、镍、铝、氧化钛、氮化钛中的一种或它们的组合。
在步骤S300中，在连接垫材料层背离半导体衬底的一侧形成牺牲材料层。
具体地，如图9所示，接着可采用化学气相沉积、物理气相沉积或其他的沉积技术，在连接垫材料层400背离半导体衬底100的一侧形成牺牲材料层500。
在本公开的一种实施例中，如图10所示，接着可采用化学气相沉积、物理气相沉积或其他的沉积技术，在牺牲材料层500背离半导体衬底100的一侧形成可灰化硬掩膜材料层610，在可灰化硬掩膜材料层610背离半导体衬底100的一侧形成硬掩膜620，根据硬掩膜620对可灰化硬掩膜材料层610进行图案化处理。
其中，可灰化硬掩膜材料层610可为可灰化硬掩膜层(Ash-able hard mask，AHM)，支持先进节点中对刻蚀选择性的要求，而且对于在光刻胶曝光过程中用于圆片对准的光源完全透明。应用AHM能对薄膜关键尺寸进行控制，并获得较低的缺陷度。
在步骤S400中，图案化牺牲材料层形成牺牲层。
具体地，如图10所示，图案化牺牲材料层500形成牺牲层510。可采用湿法刻蚀或干法刻蚀，通过硬掩膜620进一步对牺牲材料层500进行刻蚀，从而形成图案化的牺牲层510。
在步骤S500中，根据牺牲层图案化连接垫材料层，形成多个电容连接垫。
具体地，如图10所示，可采用湿法刻蚀或干法刻蚀，通过硬掩膜620与牺牲层510进一步对牺牲材料层500进行刻蚀，从而形成多个电容连接垫410。如图7所示，将连接垫材料层400分割为与电容位置对齐的六角图形。
在本公开的一种实施例中，如图11所示，对电容连接垫410露出的表面进行灰化处理形成灰化层420，经过灰化工艺后，电容连接垫410的金属层表面产生氧化行为(Metallicoxide)，但电容连接垫410与电容连接的表面被牺牲层510覆盖，从而避免顶面被灰化，进而避免了电容与电容连接垫410的接触电阻增加。
在步骤S600中，在相邻电容连接垫之间形成介电层。
具体地，如图12和图13所示，可采用化学气相沉积、物理气相沉积或其他的沉积技术，在牺牲层510背离半导体衬底100的一侧形成介电材料层700，且介电材料层700填充相邻的电容连接垫410之间的间隙；利用CMP(化学机械研磨)或是干法刻蚀，去除位于牺牲层510顶面所在平面上的介电材料层700，形成位于相邻电容连接垫410之间的介电层710，进而形成如图18所示的表面为牺牲层510的自对准窗口。
其中，牺牲层510的材料可包括氧化硅(SiOx)，介电层710的材料可包括氮化硅(SiNx)，通过采用C4F6或C4F8气体刻蚀的干法刻蚀，氧化硅与氮化硅的刻蚀比为10左右，使得牺牲层510与介电层710的刻蚀比较大。
在步骤S700中，在介电层背离半导体衬底的一侧形成电容界定材料层。
具体地，如图14所示，可采用化学气相沉积、物理气相沉积或其他的沉积技术，在介电层710背离半导体衬底100的一侧形成电容界定材料层800。其中，电容界定材料层800为绝缘层，材料可包括氧化硅(SiOx)，即电容界定材料层800与牺牲层510的材料可相同。
在步骤S800中，图案化电容界定材料层，形成包括多个电容孔的电容界定层，牺牲层通过电容孔露出。
具体地，如图14和图15所示，在电容界定材料层800背离半导体衬底100的一侧形成掩膜层630，掩膜层630可为硬掩膜(HM)，通过掩膜层630对电容界定材料层800进行图案化处理，形成包括多个电容孔的电容界定层810，电容界定层810界定出多个电容孔820，电容孔820中用于形成电容结构；牺牲层510通过电容孔820露出。
在步骤S900中，通过多个电容孔去除各电容孔中至少部分牺牲层，以使各电容连接垫露出。
具体地，如图15所示，可通过干法刻蚀彻底去除牺牲层510，以使各电容连接垫410露出。由于牺牲层510与介电层710的刻蚀比较大，牺牲层510形成自对准窗口，不会对周围的介电层710形成刻蚀，从而保护周边的电容连接垫410。
如图16和图17所示，即使电容刻蚀错位或者电容刻蚀偏斜，由于牺牲层510与介电层710的刻蚀比较大，牺牲层510形成自对准窗口，可通过干法刻蚀可去除各电容孔820中至少部分牺牲层510，不会导致相邻的两个电容连接垫410从同一刻蚀孔露出，避免了电容短路。
其中，通过采用C4F6或C4F8气体刻蚀的干法刻蚀，牺牲层510的材料可包括氧化硅(SiOx)，介电层710的材料可包括氮化硅(SiNx)。
需要说明的是，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。
本公开的实施例还提供了一种半导体结构，该半导体结构由上述的半导体结构的制造方法制得。其具有的有益效果可参照上述对半导体结构的制造方法的叙述，在此不再赘述。
在本公开的一种实施例中，如图15所示，牺牲层510被彻底去除，半导体结构包括：半导体衬底100、多个电容连接垫410、介电层710和电容界定层810。多个电容连接垫410设于半导体衬底100的一侧；介电层710设于电容连接垫410背离半导体衬底100的一侧；介电层710包括多个通孔，多个电容连接垫410通过多个通孔一一对应露出；电容界定层810设于介电层710背离半导体衬底100的一侧；电容界定层810包括多个电容孔820，多个电容孔820与多个通孔一一对应连通，多个电容连接垫410通过多个电容孔820一一对应露出。
在本公开的另一种实施例中，如图16和图17所示，电容刻蚀错位或者电容刻蚀偏斜，导致残留部分牺牲层，半导体结构包括：半导体衬底100、多个电容连接垫410、介电层710、牺牲层510，多个电容连接垫410设于半导体衬底100的一侧；介电层710设于电容连接垫410背离半导体衬底100的一侧；介电层710包括多个通孔，多个电容连接垫410通过多个通孔一一对应露出；牺牲层510设于电容连接垫410背离半导体衬底100的一侧，且位于通孔中；各通孔中的牺牲层510部分覆盖对应的电容连接垫410；电容界定层810设于牺牲层510与介电层710背离半导体衬底100的一侧。
其中，当电容刻蚀错位或者电容刻蚀偏斜，由于牺牲层510与介电层710的刻蚀比较大，牺牲层510形成自对准窗口，可通过干法刻蚀可去除各电容孔820中至少部分牺牲层510，使各通孔中残留的牺牲层510与通孔的侧壁接触，不会导致相邻的两个电容连接垫410从同一刻蚀孔820露出，避免了电容短路。进一步地，如图16和图17所示，各通孔中的牺牲层510与通孔同一侧的侧壁接触。
其中，牺牲层510沿着半导体衬底100所在水平面的水平截面的形状可为环状或月牙状，即牺牲层510形成自对准窗口经过刻蚀后，残留的牺牲层510沿着半导体衬底100所在水平面的水平截面的形状可为环状或月牙状。
其中，牺牲层510背离半导体衬底100一侧的表面被电容界定层810覆盖，即牺牲层510形成自对准窗口经过刻蚀后，位于电容界定层810下的牺牲层510未被完全刻蚀。
在本公开的另一种实施例中，该半导体结构可包括电容结构。具体地，如图19所示，电容结构可包括下电极层910，和形成在下电极层910表面电容介质层920，以及形成在电容介质层920表面的上电极层930。其中，下电极层910包括多个柱状电极，多个柱状电极一一对应位于多个电容连接垫410上，多个柱状电极与上电极层930形成多个电容，通过各电容连接垫410可以读取各电容中存储的数据或者向各电容中写入数据。
其中，可通过采用原子层沉积工艺或化学气相沉积工艺或物理气相沉积的工艺形成包括多个柱状电极的下电极层910。其中，形成下电极层910的材料包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅、P型多晶硅中的一种或上述材料所组成群组中的两种以上所形成的叠层，还可以包括金属氮化物及金属硅化物中的一种或两种所形成的化合物。在一实施例中，下电极层910与电容连接垫410的材料一致，以使得下电极层910与电容连接垫410所组成的下电极具有较好的电学性能。
其中，可通过采用原子层沉积工艺或化学气相沉积工艺或物理气相沉积的工艺形成覆盖下电极层910的电容介质层920，电容介质层920同时覆盖从多个柱状电极露出的介电层710的表面。其中，电容介质层920可以为单层或多层堆叠结构，电容介质层920可选自钛酸锶和氧化钛构成的叠层结构、氧化铝和氧化铪构成的叠层结构、氧化锆和氧化铝构成的叠层结构以及复合钙铁矿型铁电材料中的一种；还可采用氧化硅、氮化硅、氮氧化硅、掺氟的二氧化硅、掺硼的二氧化硅或上述的组合的材料形成。电容介质层920优选高K介质材料，以提高单位面积电容器的电容值。
其中，可通过采用原子层沉积工艺或化学气相沉积工艺或物理气相沉积的工艺形成包括多个柱状电极的上电极层930。其中，形成上电极层930的材料包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅、P型多晶硅中的一种或上述材料所组成群组中的两种以上所形成的叠层，还可以包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛、硅化钛、硅化镍、硅氮化钛等。在一实施例中，上电极层930的材料与下电极层910的材料一致，以降低工艺难度，提高工艺效率。
本公开还提供了一种存储器，包括上述的半导体结构。该存储器可为计算存储器(例如，DRAM、SRAM、DDR3SDRAM、DDR2SDRAM、DDRSDRAM等)、消费型存储器(例如，DDR3SDRAM、DDR2SDRAM、DDRSDRAM、SDRSDRAM等)、图形存储器(例如，DDR3SDRAM、GDDR3SDMRA、GDDR4SDRAM、GDDR5SDRAM等)、移动存储器等等。其具有的有益效果可参照上述对半导体结构的制造方法的叙述，在此不再赘述。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。
Claims (15)
1.一种半导体结构的制造方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底的一侧形成连接垫材料层；
在所述连接垫材料层背离所述半导体衬底的一侧形成牺牲材料层；
图案化所述牺牲材料层形成牺牲层；
根据所述牺牲层图案化所述连接垫材料层，形成多个电容连接垫；
在相邻所述电容连接垫之间形成介电层；
在所述介电层背离所述半导体衬底的一侧形成电容界定材料层；
图案化所述电容界定材料层，形成包括多个电容孔的电容界定层，所述牺牲层通过所述电容孔露出；
通过多个所述电容孔去除各电容孔中至少部分所述牺牲层，以使各所述电容连接垫露出。
2.根据权利要求1所述的制造方法，其特征在于，根据所述牺牲层图案化所述连接垫材料层，形成多个电容连接垫之后，在相邻所述电容连接垫之间形成介电层之前，所述制造方法还包括：
对所述电容连接垫的表面进行灰化处理。
3.根据权利要求1所述的制造方法，其特征在于，在相邻所述电容连接垫之间形成介电层，包括：
在所述牺牲层背离所述半导体衬底的一侧形成介电材料层，且所述介电材料层填充相邻的所述电容连接垫之间的间隙；
去除位于所述牺牲层顶面所在平面上的所述介电材料层，形成位于相邻所述电容连接垫之间的介电层。
4.根据权利要求1所述的制造方法，其特征在于，在所述连接垫材料层背离所述半导体衬底的一侧形成牺牲材料层之后，图案化所述牺牲材料层形成牺牲层之前，所述制造方法还包括：
在所述牺牲材料层背离所述半导体衬底的一侧形成可灰化硬掩膜材料层；
对所述可灰化硬掩膜材料层背离所述半导体衬底一侧形成硬掩膜；
根据所述硬掩膜对所述可灰化硬掩膜材料层及所述牺牲材料层进行图案化处理，形成牺牲层。
5.根据权利要求1所述的制造方法，其特征在于，通过所述电容孔去除所述牺牲层，以使各所述电容连接垫露出，包括：
通过所述电容孔采用干法刻蚀工艺去除所述牺牲层，以使各所述电容连接垫露出。
6.根据权利要求5所述的制造方法，其特征在于，所述干法刻蚀工艺采用的气体包括C4F6与C4F8中的至少一种。
7.根据权利要求1所述的制造方法，其特征在于，所述牺牲层与所述电容界定层的材料相同。
8.根据权利要求1所述的制造方法，其特征在于，所述牺牲层的材料包括氧化硅。
9.根据权利要求1所述的制造方法，其特征在于，所述介电层的材料包括氮化硅。
10.一种半导体结构，其特征在于，由权利要求1-9任一项所述的制造方法制得；
所述半导体结构包括：
半导体衬底；
多个电容连接垫，设于所述半导体衬底的一侧；
介电层，设于所述电容连接垫之间；所述介电层包括多个通孔，多个所述电容连接垫通过多个所述通孔一一对应露出；
牺牲层，设于所述电容连接垫背离所述半导体衬底的一侧，且位于所述通孔中；各所述通孔中的所述牺牲层部分覆盖对应的所述电容连接垫。
11.根据权利要求10所述的半导体结构，其特征在于，各所述通孔中的所述牺牲层与所述通孔的侧壁接触。
12.根据权利要求11所述的半导体结构，其特征在于，各所述通孔中的所述牺牲层与所述通孔同一侧的侧壁接触。
13.根据权利要求11所述的半导体结构，其特征在于，所述牺牲层沿着所述半导体衬底所在水平面的水平截面的形状可为环状或月牙状。
14.根据权利要求11所述的半导体结构，其特征在于，所述半导体结构还包括：
下电极层，设于所述电容连接垫背离所述半导体衬底的一侧；所述下电极层包括多个柱状电极，多个所述柱状电极一一对应设于多个所述电容连接垫上；
电容介质层，设于所述下电极层背离所述半导体衬底的一侧，覆盖多个所述柱状电极；
上电极层，设于所述电容介质层背离所述下电极层的一侧。
15.一种存储器，其特征在于，包括权利要求10-14任一项所述的半导体结构。
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