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CN115206958B - 一种基于dbc/dpc基板和引线框架的ipm封装系统及方法 - Google Patents

一种基于dbc/dpc基板和引线框架的ipm封装系统及方法 Download PDF

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CN115206958B
CN115206958B CN202211125682.XA CN202211125682A CN115206958B CN 115206958 B CN115206958 B CN 115206958B CN 202211125682 A CN202211125682 A CN 202211125682A CN 115206958 B CN115206958 B CN 115206958B
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Sichuan Aoku Technology Co ltd
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Abstract

本发明公开了一种基于DBC/DPC基板和引线框架的IPM封装系统及方法包括：基板，所述基板上附着有焊盘；引线框架，所述引线框架通过在焊盘上印刷焊料烧结在基板上；功率器件，所述功率器件通过在引线框架上印刷焊料烧结在引线框架上；续流二极管，所述续流二极管通过在引线框架上印刷焊料焊接在引线框架上，且续流二极管与所述功率器件连接。本发明的技术方案通过晶圆直接固定在框架上，引线框架与DBC基板直接贴合，无需在DBC的边缘和框架之间进行焊接，解决了焊接管脚多、接触电阻大的问题，不存在引脚焊接不良的现象，也不存在引脚焊接点老化失效的现象。

Description

一种基于DBC/DPC基板和引线框架的IPM封装系统及方法
技术领域
本发明涉及半导体封装技术领域，更具体的说是涉及一种基于DBC/DPC基板和引线框架的IPM封装系统及方法。
背景技术
传统的基于DBC/DPC基板的智能功率模块的制作方法之一，是先采用激光焊接的方式将陶瓷基板边缘与引线框架焊接起来，在陶瓷基板上对应引线框架贴片位置进行烧结Ag或者Cu涂敷，并将驱动芯片、功率开关器件IGBT(绝缘栅双极型晶体管)/MOSFET(金属氧化物半导体场效应晶体管)/FRD(续流二极管)贴在焊盘位置，然后在氮气烧结炉中将芯片进行焊接固定，将功率开关器件IGBT(绝缘栅双极型晶体管)/MOSFET(金属氧化物半导体场效应晶体管)/FRD(续流二极管)之间以及与DBC之间用铝线进行键合，再将驱动芯片与DBC、功率开关器件IGBT(绝缘栅双极型晶体管)/MOSFET(金属氧化物半导体场效应晶体管)之间用金线或者合金线进行键合，再用环氧树脂将产品塑封起来，保护内部芯片，然后对半固化的树脂进行全固化处理，在产品引脚上进行镀锡，并将引脚进行切筋成型，使产品各个功能脚独立出来，然后对产品进行电性能测试。
这种方法都是DBC和IPM引线框架在DBC的边缘引脚处通过焊接方法连接，其中焊接管脚多，接触电阻大，容易发生焊接不良或者焊接老化失效。
采用ANSYS模拟分析，就可以得到这种传统的封装方法的焊点应力应变结果，再结合 Coffin-Manson公式进行寿命估算，由于受到应力集中的影响，有裂纹萌生的危险，在焊点相互接触处，其最大等效应力为69.31MPa。基于激光软钎焊焊点危险部位的塑形应变，针对不同节点运用Coffin-Manson公式分别计算出了其在热循环作用下的疲劳寿命值，裂纹萌生寿命为1146次，由此可推断出焊点极易从该节点处萌生裂纹，经扩展后最终引起焊点失效。
发明内容
本发明提供一种基于DBC/DPC基板和引线框架的IPM封装系统及方法，以解决上述技术问题。
为了实现上述目的，本发明采用以下技术方案：
一种基于DBC/DPC基板和引线框架的IPM封装系统，包括：
基板，所述基板上附着有焊盘；
引线框架，所述引线框架通过在焊盘上印刷焊料烧结在基板上；
功率器件，所述功率器件通过在引线框架上印刷焊料烧结在引线框架上；
续流二极管，所述续流二极管通过在引线框架上印刷焊料焊接在引线框架上，且续流二极管与所述功率器件连接。
在一些实施例中，所述引线框架上设置有贴片区域，所述功率器件设置在贴片区域；所述功率器件包含上桥功率器件、下桥功率器件；上桥功率器件和下桥功率器件由绝缘栅双极型晶体管IGBT或金属氧化物半导体场效应晶体管MOSFET或SIC MOSFET组成。
在一些实施例中，与上桥功率器件连接的续流二极管和下桥功率器件连接的续流二极管，每一个续流二极管的阳极一端与对应的功率器件的发射极或者源极相连，每一个续流二极管的阴极一端与对应的功率器件的集电极或者漏极相连。
在一些实施例中，贴片区域还设置有上桥驱动芯片、下桥驱动芯片, 上桥驱动芯片、下桥驱动芯片粘合在引线框架上；上桥驱动芯片内集成有自举二极管，所述自举二极管和限流电阻相连，所述自举二极管的阳极和限流电阻分别连接电源供电脚和上桥驱动芯片的自举焊盘。
在一些实施例中，上桥驱动芯片、下桥驱动芯片通过金线或合金线或铜线键合在引线框架上。
在一些实施例中，功率器件通过铝线或铝带键合到引线框架上或者通过铜片CLIP工艺键合到引线框架上。
在一些实施例中，所述基板采用DPC工艺或者DBC工艺，基板是双面覆铜板或者烧结铜板。
本申请实施例还提供了一种基于DBC/DPC基板和引线框架的IPM封装方法，包括以下步骤：
在治具放置基板；
在基板上的焊盘和指定区域印刷焊料；
将引线框架放置在基板上；
在引线框架上印刷焊料；
将上桥驱动芯片、下桥驱动芯片、上桥功率开关器件、下桥功率开关器件、上桥续流二极管、下桥续流二极管放置在相应位置；
在氮气烧结炉或真空烧结炉中进行烧结；
放置驱动IC；
将上桥功率开关器件和下桥功率开关器件与对应的续流二极管之间，续流二极管和引线框架用铝线或铝带进行键合；
将上桥功率开关器件和下桥功率开关器件与驱动芯片，用金线或合金线或铜线进行键合；
将上桥驱动芯片和下桥驱动芯片与对应的引线框架之间，用金线或合金线或铜线进行键合；
采用环氧树脂将引线框架、基板以及固定在引线框架上的的器件进行模压塑封；
对半固化的环氧树脂进行全固化处理。
本申请所提供的一种基于DBC/DPC基板和引线框架的IPM封装系统及方法具有的有益效果包括但不限于：
本发明通过晶圆直接固定在引线框架上，无需在DBC的边缘和引线框架之间进行焊接，解决了焊接管脚多、接触电阻大的问题，不存在引脚焊接不良的现象，也不存在引脚焊接点老化失效的现象。
陶瓷基板与引线框架的连接不是通过边缘端子焊接的方式，而是通过功率器件下方的大面积焊盘连接，有效避免了陶瓷基板上边缘引脚焊接导致的堆焊或虚焊，有效避免了早期模块失效的风险。
引线框架一次性模压成型或者蚀刻成型，厚度0.4mm的铜引线框架抗拉强度大于200MPa，远远大于原先边缘焊接点的69.31MPa，不存在热循环失效。
附图说明
图1为本发明实施例的基板上的铜层包含焊盘和线路的结构示意图；
图2为本发明实施例基板上的铜层只包含焊盘的结构示意图；
图3为本发明实施例IPM封装结构示意图；
图4为本发明实施例基于DBC/DPC基板和引线框架的IPM封装系统及方法的工艺流程图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请的优选实施例中的附图，对本申请实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。所描述的实施例是本申请一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本申请，而不能理解为对本申请的限制。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
下面结合附图对本申请的实施例进行详细说明。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应作广义理解，例如，可以使固定连接，也可以是通过中间媒介间接相连，可以是两个元件内部的连通或者两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或者位置关系为基于附图的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或者暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或显示器不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或显示器固有的其它步骤或单元。
以下将结合图1-4，对本申请实施例所涉及的一种基于DBC/DPC基板和引线框架的IPM封装系统及方法进行详细说明。值得注意的是，以下实施例，仅仅用于解释本申请，并不构成对本申请的限定。
实施例1：
一种基于DBC/DPC基板和引线框架的IPM封装系统，包括：基板106，引线框架101，功率器件104，续流二极管103等。
所述基板上附着有焊盘；DBC/DPC基板具体可以解释为：DBC(Direct BondingCopper 覆铜陶瓷基板)/DPC(Direct Plated Copper 镀铜陶瓷基板)。本实施例中DBC/DPC基板和引线框架之间包含两种粘合方式，一种是仅仅在焊盘处采用焊料105高温粘合，焊料105为焊接DBC/DPC基板与框架的焊料，如图1所示。另外一种是在所有DBC板和引线框架接触的地方都采用焊料105高温粘合，如图2所示。
和引线框架接触的DBC基板/DPC基板上的铜层包含两种图案样式，一种是图案中只有焊盘，另一种为图案中既有焊盘，又有LAYOUT(布线)。
基板采用DPC工艺或者DBC工艺并且不限于这2种工艺；基板是双面覆铜板或者烧结铜板。基板绝缘层可以是氧化铝或者氮化铝，但不限于这两种高导热绝缘物质。
所述引线框架通过在焊盘上印刷焊料烧结在基板上；引线框架厚度有0.3mm、0.35mm、0.4mm、0.45mm、0.5mm、0.55mm和0.6mm等，但不限于这些厚度。基板和引线框架可以通过回流焊或者高温烧结的方式粘合。
引线框架一次性模压成型或者蚀刻成型，厚度0.4mm的铜引线框架抗拉强度大于200MPa，远远大于原先边缘焊接点的69.31MPa，不存在热循环失效，并且减少了引线供电的电阻、减少了引线的热阻、同时也减少了引线的杂散电感。
所述功率器件通过在引线框架上印刷焊料102烧结在引线框架上；所述引线框架上设置有贴片区域，所述功率器件设置在贴片区域；所述功率器件包含上桥功率器件、下桥功率器件；上桥功率器件和下桥功率器件由绝缘栅双极型晶体管IGBT或金属氧化物半导体场效应晶体管MOSFET或SIC MOSFET组成。基板与引线框架的连接不是通过边缘端子焊接的方式，而是通过功率器件下方的大面积焊盘连接，有效避免了陶瓷基板上边缘引脚焊接导致的堆焊或虚焊。
在一些实施例中，与上桥功率器件连接的续流二极管和下桥功率器件连接的续流二极管，每一个续流二极管的阳极一端与对应的功率器件的发射极或者源极相连，每一个续流二极管的阴极一端与对应的功率器件的集电极或者漏极相连。
贴片区域还设置有上桥驱动芯片、下桥驱动芯片, 上桥驱动芯片、下桥驱动芯片粘合在引线框架上； 上桥驱动芯片内集成有自举二极管，所述自举二极管和限流电阻相连，所述自举二极管的阳极和限流电阻分别连接电源供电脚和上桥驱动芯片的自举焊盘。上桥驱动芯片内可以集成电平移位功能，电平移位功能可以是非隔离电平移位，也可以是隔离电平移位；
晶圆粘在引线框架上，经过回流焊(真空回流焊或氮气回流焊等)，与引线框架粘合；上桥和下桥驱动芯片粘合在引线框架上；上桥和下桥驱动芯片通过金线或合金线或铜线键合在引线框架上；功率器件通过铝线或铝带键合到引线框架上或者通过铜片CLIP工艺键合到引线框架上；晶圆直接固定在引线框架上，无需在DBC的边缘和引线框架之间进行焊接，解决了焊接管脚多、接触电阻大的问题。
完成上述工作后，采用环氧树脂将引线框架、基板以及固定在引线框架焊接和基板上的器件进行塑封；对半固化的环氧树脂进行全固化处理；对引线框架的各个功能引脚进行镀锡。
实施例2：
如图3-4所示，本申请实施例还提供了一种基于DBC/DPC基板和引线框架的IPM封装方法，通过专用治具，先在治具内放置陶瓷基板308，涂上焊料，再放置引线框架301，并将功率开关器件IGBT303(绝缘栅双极型晶体管)/MOSFET(金属氧化物半导体场效应晶体管)/FRD(续流二极管)304贴在焊盘位置，然后在氮气烧结炉或真空烧结炉中将芯片306、引线框架和陶瓷基板高温粘合，然后粘合驱动芯片，将功率开关器件IGBT(绝缘栅双极型晶体管)/MOSFET(金属氧化物半导体场效应晶体管)/FRD(续流二极管)之间以及与引线框架之间用铝线或者铝带302进行键合，再将驱动芯片与引线框架、功率开关器件IGBT(绝缘栅双极型晶体管)/MOSFET(金属氧化物半导体场效应晶体管)之间用金线或者铜线或者合金线305进行键合，其中，芯片内集成有自举二极管307，所述自举二极管和芯片内的限流电阻相连，所述自举二极管的阳极和限流电阻分别连接电源供电脚和芯片的自举焊盘。再用环氧树脂将产品塑封起来，保护内部芯片，然后对半固化的树脂进行全固化处理，然后在产品引脚上进行镀锡，将引脚进行切筋成型，将产品各个功能脚独立出来，然后对产品进行电性能测试，打码。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种基于DBC/DPC基板和引线框架的IPM封装系统，其特征在于，包括：
基板，所述基板上附着有焊盘；
引线框架，所述引线框架通过在焊盘上印刷焊料烧结在基板上；
功率器件，所述功率器件通过在引线框架上印刷焊料烧结在引线框架上；
续流二极管，所述续流二极管通过在引线框架上印刷焊料焊接在引线框架上，且续流二极管与所述功率器件连接。
2.根据权利要求1所述的一种基于DBC/DPC基板和引线框架的IPM封装系统，其特征在于，所述引线框架上设置有贴片区域，所述功率器件设置在贴片区域；所述功率器件包含上桥功率器件、下桥功率器件；上桥功率器件和下桥功率器件由绝缘栅双极型晶体管IGBT或金属氧化物半导体场效应晶体管MOSFET或SIC MOSFET组成。
3.根据权利要求2所述的一种基于DBC/DPC基板和引线框架的IPM封装系统，其特征在于，与上桥功率器件连接的续流二极管和下桥功率器件连接的续流二极管，每一个续流二极管的阳极一端与对应的功率器件的发射极或者源极相连，每一个续流二极管的阴极一端与对应的功率器件的集电极或者漏极相连。
4.根据权利要求2所述的一种基于DBC/DPC基板和引线框架的IPM封装系统，其特征在于，贴片区域还设置有上桥驱动芯片、下桥驱动芯片, 上桥驱动芯片、下桥驱动芯片粘合在引线框架上； 上桥驱动芯片内集成有自举二极管，所述自举二极管和限流电阻相连，所述自举二极管的阳极和限流电阻分别连接电源供电脚和上桥驱动芯片的自举焊盘。
5.根据权利要求4所述的一种基于DBC/DPC基板和引线框架的IPM封装系统，其特征在于，上桥驱动芯片、下桥驱动芯片通过金线或合金线或铜线键合在引线框架上。
6.根据权利要求4所述的一种基于DBC/DPC基板和引线框架的IPM封装系统，其特征在于，功率器件通过铝线或铝带键合到引线框架上或者通过铜片CLIP工艺键合到引线框架上。
7.根据权利要求4所述的一种基于DBC/DPC基板和引线框架的IPM封装系统，其特征在于，所述基板采用DPC工艺或者DBC工艺，基板是双面覆铜板或者烧结铜板。
8.一种基于DBC/DPC基板和引线框架的IPM封装方法，其特征在于，包括以下步骤：
在治具放置基板；
在基板上的焊盘和指定区域印刷焊料；
将引线框架放置在基板上；
在引线框架上印刷焊料；
将上桥驱动芯片、下桥驱动芯片、上桥功率开关器件、 下桥功率开关器件、上桥续流二极管、下桥续流二极管放置在相应位置；
在氮气烧结炉或真空烧结炉中进行烧结；
放置驱动IC；
将上桥功率开关器件和下桥功率开关器件与对应的续流二极管之间，续流二极管和引线框架用铝线或铝带进行键合；
将上桥功率开关器件和下桥功率开关器件与驱动芯片，用金线或合金线或铜线进行键合；
将上桥驱动芯片和下桥驱动芯片与对应的引线框架之间，用金线或合金线或铜线进行键合；
采用环氧树脂将引线框架、基板以及固定在引线框架上的器件进行模压塑封；
对半固化的环氧树脂进行全固化处理。
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KR100867573B1 (ko) * 2001-06-11 2008-11-10 페어차일드코리아반도체 주식회사 열방출 능력이 개선된 전력용 모듈 패키지 및 그 제조 방법
KR101489325B1 (ko) * 2007-03-12 2015-02-06 페어차일드코리아반도체 주식회사 플립-칩 방식의 적층형 파워 모듈 및 그 파워 모듈의제조방법
CN102049580B (zh) * 2010-09-26 2013-04-24 广州金升阳科技有限公司 一种引线框架的焊接方法
CN104347569B (zh) * 2013-07-23 2017-09-29 西安永电电气有限责任公司 一种内置dbc基板的塑封式ipm
CN108321134A (zh) * 2018-04-09 2018-07-24 黄山宝霓二维新材科技有限公司 高功率密度塑封式ipm模块的封装结构及加工工艺
JP2021145036A (ja) * 2020-03-12 2021-09-24 富士電機株式会社 半導体装置の製造方法及び半導体装置
CN111599698A (zh) * 2020-05-28 2020-08-28 矽磐微电子(重庆)有限公司 半导体模块封装方法及半导体模块
CN114078829A (zh) * 2020-08-21 2022-02-22 广东美的白色家电技术创新中心有限公司 一种智能功率模块
CN114649323A (zh) * 2020-12-21 2022-06-21 无锡华润安盛科技有限公司 半导体封装结构及其制备方法
CN114695327A (zh) * 2022-04-11 2022-07-01 珠海格力新元电子有限公司 一种智能功率模块及其制作方法

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