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CN115206244A - 显示面板及其驱动方法、显示装置 - Google Patents

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CN115206244A
CN115206244A CN202110381834.1A CN202110381834A CN115206244A CN 115206244 A CN115206244 A CN 115206244A CN 202110381834 A CN202110381834 A CN 202110381834A CN 115206244 A CN115206244 A CN 115206244A
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signal line
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王聪
陈东川
刘建涛
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Beijing BOE Display Technology Co Ltd
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Abstract

一种显示面板及其驱动方法、显示装置。该显示面板包括栅极驱动电路，栅极驱动电路包括顺序排列的多级移位寄存器，顺序排列的多级移位寄存器组合为N组栅极驱动子电路，N组栅极驱动子电路中的移位寄存器分别级联；N组栅极驱动子电路中的第m组栅极驱动子电路包括级联的第m级移位寄存器和第m+L*N级移位寄存器，其中，m为大于等于1且小于等于N的整数，L为大于等于1的整数，N为大于等于2的偶数。该显示面板可实现H‑1Line画面的清晰显示，无串行问题，满足行业CM值的测试标准，提高显示产品的性能。

Description

显示面板及其驱动方法、显示装置
技术领域
本公开的实施例涉及一种显示面板及其驱动方法、显示装置。
背景技术
在显示技术领域，例如液晶显示面板或有机发光二极管(Organic LightEmitting Diode,OLED)显示面板的像素阵列通常包括多行栅极扫描信号线和与栅极扫描信号线交错的多列数据线。对栅极扫描信号线的驱动可以通过绑定的集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅极扫描信号线驱动电路直接集成在薄膜晶体管阵列基板上形成GOA(Gate driver On Array)来对栅极扫描信号线进行驱动。例如，可以采用包括多个级联的移位寄存器单元的GOA为像素阵列的多行栅极扫描信号线提供开关态电压信号(扫描信号)，从而例如控制多行栅极扫描信号线依序打开，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。
发明内容
本公开至少一实施例提供一种显示面板，包括栅极驱动电路；所述栅极驱动电路包括顺序排列的多级移位寄存器，所述顺序排列的多级移位寄存器组合为N组栅极驱动子电路，所述N组栅极驱动子电路中的移位寄存器分别级联；所述N组栅极驱动子电路中的第m组栅极驱动子电路包括级联的第m级移位寄存器和第m+L*N级移位寄存器，m为大于等于1且小于等于N的整数，L为大于等于1的整数，N为大于等于2的偶数。
例如，本公开至少一实施例提供的显示面板，还包括N条触发信号线，分别与所述N组栅极驱动子电路连接，所述N条触发信号线中的第m条触发信号线和第m级移位寄存器的输入端连接。
例如，本公开至少一实施例提供的显示面板，还包括4K条时钟信号线，所述4K条时钟信号线包括第一时钟信号线至第4K时钟信号线，且分别与所述多级移位寄存器的时钟信号端连接以提供时钟信号，K为大于等于1的整数。
例如，在本公开至少一实施例提供的显示面板中，当K＝1时，所述4K条时钟信号线包括第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线，所述第一时钟信号线和第4n-3级移位寄存器的时钟信号端连接；所述第二时钟信号线和第4n-2级移位寄存器的时钟信号端连接；所述第三时钟信号线和第4n-1级移位寄存器的时钟信号端连接；所述第四时钟信号线和第4n级移位寄存器的时钟信号端连接；n为大于等于1的整数。
例如，在本公开至少一实施例提供的显示面板中，当K＝3时，所述4K条时钟信号线包括第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线、第五时钟信号线、第六时钟信号线、第七时钟信号线、第八时钟信号线、第九时钟信号线、第十时钟信号线、第十一时钟信号线、第十二时钟信号线，所述第一时钟信号线和第12n-11级移位寄存器的时钟信号端连接；所述第二时钟信号线和第12n-10级移位寄存器的时钟信号端连接；所述第三时钟信号线和第12n-9级移位寄存器的时钟信号端连接；所述第四时钟信号线和第12n-8级移位寄存器的时钟信号端连接；所述第五时钟信号线和第12n-7级移位寄存器的时钟信号端连接；所述第六时钟信号线和第12n-6级移位寄存器的时钟信号端连接；所述第七时钟信号线和第12n-5级移位寄存器的时钟信号端连接；所述第八时钟信号线和第12n-4级移位寄存器的时钟信号端连接；所述第九时钟信号线和第12n-3级移位寄存器的时钟信号端连接；所述第十时钟信号线和第12n-2级移位寄存器的时钟信号端连接；所述第十一时钟信号线和第12n-1级移位寄存器的时钟信号端连接；所述第十二时钟信号线和第12n级移位寄存器的时钟信号端连接；n为大于等于1的整数。
例如，在本公开至少一实施例提供的显示面板中，当N＝2时，所述N条触发信号线包括第一触发信号线和第二触发信号线，所述第一触发信号线和前K个奇数级移位寄存器的输入端连接以提供第一触发信号，其余各个奇数级移位寄存器的输入端和与其相隔K-1个奇数级的上级移位寄存器的输出端连接；所述第二触发信号线和前K个偶数级移位寄存器的输入端连接以提供第二触发信号，其余各个偶数级移位寄存器的输入端和与其相隔K-1个偶数级的上级移位寄存器的输出端连接。
例如，本公开至少一实施例提供的显示面板，还包括时钟控制器，与所述4K条时钟信号线连接，且配置为：向与所述N组栅极驱动子电路中的奇数组栅极驱动子电路连接的时钟信号线提供时钟信号时，不向与所述N组栅极驱动子电路中的偶数组栅极驱动子电路连接的时钟信号线提供所述时钟信号或向与所述偶数组栅极驱动子电路连接的时钟信号线提供无效时钟信号；向与所述偶数组栅极驱动子电路连接的时钟信号线提供所述时钟信号时，不向与所述奇数组栅极驱动子电路连接的时钟信号线提供所述时钟信号或向与所述奇数组栅极驱动子电路连接的时钟信号线提供所述无效时钟信号。
例如，在本公开至少一实施例提供的显示面板中，相邻两条与所述奇数组栅极驱动子电路连接的时钟信号线接收的时钟信号之间的时间差为2T，相邻两条与所述偶数组栅极驱动子电路连接的时钟信号线接收的时钟信号之间的时间差为2T，T为1行子像素的充电时间。
例如，在本公开至少一实施例提供的显示面板中，所述时钟控制器还与所述N条触发信号线连接，且配置为：向与所述奇数组栅极驱动子电路连接的触发信号线提供有效触发信号时，向与所述偶数组栅极驱动子电路连接的触发信号线提供无效触发信号或不提供所述有效触发信号；向与所述偶数组栅极驱动子电路连接的触发信号线提供所述有效触发信号时，向与所述奇数组栅极驱动子电路连接的触发信号线提供所述无效触发信号或不提供所述有效触发信号。
例如，本公开至少一实施例提供的显示面板，还包括像素阵列，与所述栅极驱动电路连接；所述像素阵列包括多行多列子像素；所述N组栅极驱动子电路中的奇数组栅极驱动子电路分别与奇数行子像素连接，所述N组栅极驱动子电路中的偶数组栅极驱动子电路分别与偶数行子像素连接。
例如，本公开至少一实施例提供的显示面板，还包括数据驱动电路和多条数据线；所述多条数据线与多列子像素电连接，且配置为将所述数据驱动电路提供的数据信号传输至所述多列子像素；所述数据驱动电路配置为：当驱动所述像素阵列显示第x帧画面时，向所述多条数据线提供具有第一电平的数据信号；当驱动所述像素阵列显示第x+1帧画面时，向所述多条数据线提供具有第二电平的数据信号；x为大于等于1的整数。
例如，在本公开至少一实施例提供的显示面板中，所述栅极驱动电路位于所述像素阵列的一侧。
例如，在本公开至少一实施例提供的显示面板中，所述栅极驱动电路位于所述像素阵列的两侧，且位于所述两侧的栅极驱动电路中位于相同级的移位寄存器用于驱动同一行子像素。
例如，在本公开至少一实施例提供的显示面板中，所述顺序排列的多级移位寄存器包括多个冗余移位寄存器，所述多个冗余移位寄存器中的N级冗余移位寄存器的输入端分别和所述N条触发信号线连接以接收触发信号。
本公开至少一实施例还提供一种显示装置，包括本公开任一实施例提供的显示面板。
本公开至少一实施例还提供一种显示面板的驱动方法，所述显示面板包括像素阵列和多条栅极扫描信号线，所述像素阵列包括多行多列子像素，所述多条栅极扫描信号线分别和所述多行子像素连接，所述方法包括：当驱动所述像素阵列显示第x帧画面时，所述多条栅极扫描信号线中的奇数行栅极扫描信号线输出栅极扫描信号，所述多条栅极扫描信号线中的偶数行栅极扫描信号线输出无效的栅极扫描信号或不输出所述栅极扫描信号；当驱动所述像素阵列显示第x+1帧画面时，所述偶数行栅极扫描信号线输出所述栅极扫描信号，所述奇数行栅极扫描信号线输出所述无效的栅极扫描信号或不输出所述栅极扫描信号；x为大于等于1的奇数。
例如，在本公开至少一实施例提供的驱动方法中，所述奇数行栅极扫描信号线还和奇数组栅极驱动子电路连接，偶数行栅极扫描信号线还和偶数组栅极驱动子电路连接，当驱动所述像素阵列显示第x帧画面时，向与所述奇数组栅极驱动子电路连接的时钟信号线提供时钟信号，向与所述偶数组栅极驱动子电路连接的时钟信号线不提供所述时钟信号或提供无效时钟信号；当驱动所述像素阵列显示第x+1帧画面时，向与所述偶数组栅极驱动子电路连接的时钟信号线提供所述时钟信号，向与所述奇数组栅极驱动子电路连接的时钟信号线不提供时所述钟信号或提供所述无效时钟信号。
例如，在本公开至少一实施例提供的驱动方法中，当驱动所述像素阵列显示第x帧画面时，相邻两条与所述奇数组栅极驱动子电路连接的时钟信号线提供的时钟信号之间的时间差为2T，当驱动所述像素阵列显示第x+1帧画面时，相邻两条与所述偶数组栅极驱动子电路连接的时钟信号线提供的时钟信号之间时间差为2T，T为1行子像素的充电时间。
例如，本公开至少一实施例提供的驱动方法，还包括：当驱动所述像素阵列显示第x帧画面时，向与所述奇数组栅极驱动子电路连接的触发信号线提供有效触发信号，向与所述偶数组栅极驱动子电路连接的触发信号线提供无效触发信号或不提供有效触发信号；当驱动所述像素阵列显示第x+1帧画面时，向与所述偶数组栅极驱动子电路连接的触发信号线提供有效触发信号，向与所述奇数组栅极驱动子电路连接的触发信号线提供无效触发信号或不提供有效触发信号。
例如，在本公开至少一实施例提供的驱动方法中，所述显示面板还包括数据线，与所述多列子像素电连接，所述方法还包括：当驱动所述像素阵列显示第x帧画面时，向所述多条数据线提供第一电平；当驱动所述像素阵列显示第x+1帧画面时，向所述多条数据线提供第二电平。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
图1A为一种H-1Line的时序示意图；
图1B为H-1Line的串行时序示意图；
图1C为理想状态下H-1Line的显示画面的示意图；
图1D为实际状态下H-1Line的显示画面串行的示意图；
图2为本公开至少一实施例提供的一种显示面板的示意图；
图3A为本公开至少一实施例提供的一种栅极驱动电路的示意图；
图3B为本公开至少一实施例提供的另一种栅极驱动电路的示意图；
图4为本公开至少一实施例提供的一种包括4CLK(K＝1)的显示面板的示意图；
图5为本公开至少一实施例提供的一种包括8CLK(K＝2)的显示面板的示意图；
图6A为本公开至少一实施例提供的一种包括12CLK(K＝3)的显示面板的示意图；
图6B为本公开至少一实施例提供的一种包括16CLK(K＝4)的显示面板的示意图；
图7A为本公开至少一实施例提供的第x帧显示画面对应的时序示意图；
图7B为本公开至少一实施例提供的一种第x帧显示画面的示意图；
图8A为本公开至少一实施例提供的第x+1帧显示画面对应的时序示意图；
图8B为本公开至少一实施例提供的一种第x+1帧显示画面的示意图；
图9A为本公开至少一实施提供的一种栅极驱动电路的位置关系示意图；
图9B为本公开至少一实施提供的另一种栅极驱动电路的位置关系示意图；
图9C为本公开至少一实施例提供的一种亮暗线组合的显示画面的示意图；
图10为本公开至少一实施例提供的一种显示装置的示意图；以及
图11为本公开至少一实施例提供的一种显示面板的驱动方法的流程图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的耦接，而是可以包括电性的耦接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
下面通过几个具体的实施例对本公开进行说明。为了保持本发明实施例的以下说明清楚且简明，可省略已知功能和已知部件的详细说明。当本发明实施例的任一部件在一个以上的附图中出现时，该部件在每个附图中由相同的参考标号表示。
8K分辨率+5G通信的已成为当下科技发展的热门话题，各电视厂商均有具有8K分辨率的产品(下面简称为“8K产品”)上市，各面板厂也快速响应市场需求，快速投入人力进行研发。具有8K分辨率的产品作为高端显示产品，除了要求像素高以外，还需要较高的刷新频率。8K分辨率搭配120赫兹(Hz)的刷新频率的产品(下面简称为“8K、120Hz的产品”)已成为高端显示产品的标配。然而，对于8K、120Hz的产品，1行像素的充电时间只有1/120Hz/4500行＝1.85μs(微秒)，因此，栅极扫描信号的延时及数据信号的延时，可能会极大地影响像素充电的时间。且根据家用电器能效标准要求，8K、120Hz的产品的透过率需和刷新频率为60Hz的产品一样，才能满足能耗要求。因此，8K、120Hz的产品的栅极扫描信号线和数据线既不能通过增加线宽降低负载。因此，当显示H-1line画面(Pattern)时，8K、120Hz的产品由于栅极扫描信号的延时较大，且数据信号1行翻转一次，会导致串行问题的发生。
对于串行问题，行业有通用的测试标准。例如，通过CM(Contrast Modulation，简称亮度调制比)值进行测试。CM值指H-1Line和V-1Line模式下，显示画面上相间的黑白线亮度差异值。例如，客户可根据H-1Line或V-1Line的CM值判断显示产品的性能，例如，CM值越高，即黑白线的亮度差异越大(如图1C所示)，则表示显示产品的性能越好。例如，ICDM(International Committee for Display Metrology，国际显示器量测委员会)要求8K产品的CM大于50％。
例如，CM值可以通过如下表达式表示：
Figure BDA0003013302330000071
其中，Lw表示白线的发光亮度；Lk表示黑线的发光亮度。
例如，对于8K产品，V-1Line不会存在串行问题，H-1Line由于画面的特殊性，数据信号存在高低跳变，当栅极扫描信号延时较大时，栅极扫描信号的电平未及时转换，使得像素电路中的数据写入晶体管未及时关闭，而数据信号已经发生翻转，从而导致H-1Line出现串行。
图1A为一种H-1Line的时序示意图；图1B为H-1Line的串行时序示意图；图1C为理想状态下H-1Line的显示画面的示意图；图1D为实际状态下H-1Line的显示画面串行的示意图。
例如，图1A中的电平设置如下表所示：
STV/Gn H＝Vgh L＝Vgl
Datan H＝Vdh L＝Vdl≈VCOM
例如，如图1A和图1B所示，数据信号Datan的电平每充电1行子像素翻转一次(例如，由高电平翻转为低电平)。例如，当前行子像素(例如，第1行R1)对应的数据信号Datan为高电平时，下一行子像素(例如，第2行R2)对应的数据信号Datan为低电平。当前行子像素Vpixel通过当前行数据信号Datan(例如，高电平H)充电完成后，由于栅极扫描信号Gn的下降沿延时较大，栅极扫描信号仍为有效电平，使得像素电路中的数据写入晶体管仍未关闭，下一行子像素的数据信号(例如，低电平L)输入到当前子像素进行充电，从而导致当前行子像素Vpixel充入下一行数据的数据信号(低电平L)，因此，当前行子像素Vpixel的充电电平由理想状态将至实际状态，例如，由图1B中的虚线降至实线，从而产生串行，从而导致显示产品显示的画面为例如图1D所示的黑线不够黑、白线不够白的画面，而不是理想状态下H-1Line的显示画面(例如如图1C所示的黑线仅显示黑，白线仅显示白的画面)，因此，H-1Line画面产生串行。串行较严重时，则看到H-1line画面为所有行全亮。
本公开至少一实施例提供一种显示面板，包括栅极驱动电路，该栅极驱动电路包括顺序排列的多级移位寄存器，顺序排列的多级移位寄存器组合为N组栅极驱动子电路，N组栅极驱动子电路中的移位寄存器分别级联；N组栅极驱动子电路中的第m组栅极驱动子电路包括级联的第m级移位寄存器和第m+L*N级移位寄存器，其中，m为大于等于1且小于等于N的整数，L为大于等于1的整数，N为大于等于2的偶数。
本公开实施例的显示面板通过检测显示产品的H-1Line画面，使得奇数帧配合数据信号显示奇数行，偶数帧配合数据信号显示偶数行，可实现H-1Line画面的清晰显示，无串行问题，满足行业CM值的测试标准，提高显示产品的性能。
下面结合附图对本公开的实施例及其一些示例进行详细说明。
图2为本公开至少一实施例提供的一种显示面板的示意图。例如，该显示面板可以是分辨率为8K、刷新频率为120Hz的显示面板，当然也可以是具有其他分辨率或刷新频率的显示面板，本公开的实施例对此不作限制。例如，如图2所示，在一些示例中，该显示面板1包括栅极驱动电路10。例如，如图2所示，在另一些示例中，该显示面板1还包括显示区域40，显示区域40包括像素阵列，与栅极驱动电路10连接，像素阵列包括多行多列子像素410。例如，在另一些示例中，该显示面板1还可以包括数据驱动电路30和多条数据线DL。多条数据线DL与多列子像素410电连接，且配置为将数据驱动电路30提供的数据信号传输至多列子像素410。
例如，数据驱动电路30用于提供数据信号给像素阵列；栅极驱动电路10用于提供栅极扫描信号给像素阵列。数据驱动电路30通过数据线DL与子像素410电连接，栅极驱动电路10通过栅极扫描信号线GL与子像素410电连接。
例如，该栅极驱动电路用于驱动例如液晶显示面板、有机发光二极管显示面板等显示面板，为显示面板的多条栅极扫描信号线依序提供扫描信号，从而在显示面板显示一帧画面的期间进行逐行或隔行扫描等。
图3A为本公开至少一实施例提供的一种栅极驱动电路的示意图；图3B为本公开至少一实施例提供的另一种栅极驱动电路的示意图。下面结合图3A和图3B对本公开实施例提供的栅极驱动电路进行详细地介绍。
例如，如图3A和3B所示，该栅极驱动电路10包括顺序排列的多级移位寄存器。例如，如图3A和3B所示，顺序排列的多级移位寄存器包括依次级联的第1级移位寄存器GOA1、第2级移位寄存器GOA2、第3级移位寄存器GOA3……等。例如，对于8K分辨率的显示面板，顺序排列的多级移位寄存器包括依次级联的第1级移位寄存器GOA1、第2级移位寄存器GOA2、第3级移位寄存器GOA3、……、第4320级移位寄存器或第4322级移位寄存器或第4324级移位寄存器或更多级移位寄存器等，本公开的实施例对此不作限制。
需要注意的是，为了表示清楚、简洁，图3A中仅示出了顺序排列的12级移位寄存器，图3B中仅示出了顺序排列的16级移位寄存器，当然，还可以包括依次级联下去的多个移位寄存器单元，本公开的实施例对此不作限制，且其级联方式可以参考下面描述的级联方式，在此不再赘述。该移位寄存器的级数仅是示例性的，具体可视实际情况而定，本公开的实施例对此不作限制。
例如，顺序排列的多级移位寄存器组合为N组栅极驱动子电路，该N组栅极驱动子电路中的移位寄存器分别级联。例如，在一些示例中，如图3A所示，顺序排列的多级移位寄存器组合为2(N＝2)组栅极驱动子电路，即，第1组栅极驱动子电路和第2组栅极驱动子电路。例如，在另一些示例中，如图3B所示，顺序排列的多级移位寄存器组合为4(N＝4)组栅极驱动子电路，即，第1组栅极驱动子电路、第2组栅极驱动子电路、第3组栅极驱动子电路和第4组栅极驱动子电路。
例如，N组栅极驱动子电路中的第m组栅极驱动子电路包括级联的第m级移位寄存器和第m+L*N级移位寄存器，其中，m为大于等于1且小于等于N的整数，L为大于等于1的整数，N为大于等于2的偶数。
下面以图3A和图3B中所示的栅极驱动电路为例进行说明，即以N＝2(包括2组栅极驱动子电路)和N＝4(包括4组栅极驱动子电路)为例进行说明，本公开的实施例对此不作限制。
例如，如图3A所示，当N＝2时，第1组栅极驱动子电路(即，m＝1时)包括级联的奇数级移位寄存器，例如，该级联的奇数级移位寄存器(图3A所示的白色矩形框)包括级联的第1(m)、3(L＝1，m+L*N＝3)、5(L＝2，m+L*N＝5)、7(L＝3，m+L*N＝7)、9(L＝4，m+L*N＝9)、11(L＝5，m+L*N＝11)……级移位寄存器GOA1、GOA3、GOA5、GOA7、GOA9、GOA11……；第2组栅极驱动子电路(即，m＝2时)包括级联的偶数级移位寄存器，例如，该级联的偶数级移位寄存器(图3A所示的阴影矩形框)包括级联的第2(m)、4(L＝1，m+L*N＝4)、6(L＝2，m+L*N＝6)、8(L＝3，m+L*N＝8)、10(L＝4，m+L*N＝10)、12(L＝5，m+L*N＝12)……级移位寄存器GOA2、GOA4、GOA6、GOA8、GOA10、GOA12……，本公开实施例对此不作限制。
例如，如图3B所示，当N＝4时，第1组栅极驱动子电路(即，m＝1时)包括级联的奇数级移位寄存器，例如，该级联的奇数级移位寄存器包括级联的第1、5、9、13……级移位寄存器GOA1、GOA5、GOA9、GOA13……；第2组栅极驱动子电路(即，m＝2时)包括级联的偶数级移位寄存器，例如，该级联的偶数级移位寄存器包括级联的第2、6、10、14……级移位寄存器GOA2、GOA6、GOA10、GOA14……；第3组栅极驱动子电路(即，m＝3时)包括级联的奇数级移位寄存器，例如，该级联的奇数级移位寄存器包括级联的第3、7、11、15……级移位寄存器GOA3、GOA7、GOA11、GOA15……；第4组栅极驱动子电路(即，m＝4时)包括级联的偶数级移位寄存器，例如，该级联的偶数级移位寄存器包括级联的第4、8、12、16……级移位寄存器GOA4、GOA8、GOA12、GOA16……，本公开实施例对此不作限制。
例如，如上所述，奇数组栅极驱动子电路(例如，如图3A所示的第1组栅极驱动子电路或如图3B所示的第1组栅极驱动子电路和第3组栅极驱动子电路包括级联的奇数级移位寄存器)均包括级联的奇数级移位寄存器；偶数组栅极驱动子电路(例如，如图3A所示的第2组栅极驱动子电路或如图3B所示的第2组栅极驱动子电路和第4组栅极驱动子电路包括级联的奇数级移位寄存器)均包括级联的偶数级移位寄存器。例如，各组栅极驱动子电路中的移位寄存器分别级联，且分别形成单独的级联关系，各组栅极驱动子电路之间不互相级联，从而可以实现奇数帧显示时，对奇数行的子像素的单独驱动，或偶数帧显示时，对偶数行的子像素的单独驱动。
例如，该显示面板1还包括N条触发信号线，分别与N组栅极驱动子电路连接。
例如，在一些示例中，如图3A所示，当顺序排列的多级移位寄存器组合为2组栅极驱动子电路(即，第1组栅极驱动子电路和第2组栅极驱动子电路)时，该显示面板包括2条触发信号线分别与2组栅极驱动子电路连接。例如，在另一些示例中，如图3B所示，当顺序排列的多级移位寄存器组合为4组栅极驱动子电路(即，第1组栅极驱动子电路、第2组栅极驱动子电路、第3组栅极驱动子电路和第4组栅极驱动子电路)时，该显示面板包括4条触发信号线分别与4组栅极驱动子电路连接。
例如，N条触发信号线中的第m条触发信号线和第m级移位寄存器的输入端Input连接。即，第1条触发信号线STV1和第1组栅极驱动子电路中的第1级移位寄存器的输入端Input连接；第2条触发信号线STV2和第2级移位寄存器(即第2组栅极驱动子电路的第1个移位寄存器)的输入端Input连接；第3条触发信号线和第3级移位寄存器(即第3组栅极驱动子电路的第1个移位寄存器)的输入端Input连接；第4条触发信号线和第4级移位寄存器(即第4组栅极驱动子电路的第1个移位寄存器)的输入端Input连接。
需要注意的是，各条触发信号线除连接各组栅极驱动子电路的第1级移位寄存器外，还可以连接其他级数的移位寄存器，具体可根据实际情况而定，具体地，可以根据时钟信号线的条数设置，具体连接关系可参考本领域的设计，在此不再赘述。
下面以显示面板包括2组栅极驱动子电路以及2条触发信号线(第1条触发信号线STV1和第2条触发信号线STV2)为例进行介绍，本公开的实施例对此不作限制。其他组数的栅极驱动子电路的连接关系与此类似，在此不再赘述。
例如，在一些示例中，该显示面板还包括4K条时钟信号线。例如，该4K条时钟信号线包括第一时钟信号线至第4K时钟信号线，且分别与多级移位寄存器的时钟信号端CLK连接以提供时钟信号，K为大于等于1的整数，且4K小于等于多级移位寄存器的级数。例如，K可以等于1、2、3、4、5等。例如，时钟信号线的条数是4的整数倍，如4CLK(4条时钟信号线，K＝1)、8CLK(8条时钟信号线，K＝2)、12CLK(12条时钟信号线，K＝3)、16CLK(16条时钟信号线，K＝4)等，本公开的实施例对此不作限制。
图4为本公开至少一实施例提供的一种包括4CLK(K＝1)的显示面板的示意图；图5为本公开至少一实施例提供的一种包括8CLK(K＝2)的显示面板的示意图；图6A为本公开至少一实施例提供的一种包括12CLK(K＝3)的显示面板的示意图；图6B为本公开至少一实施例提供的一种包括16CLK(K＝4)的显示面板的示意图。
例如，当K＝1时，如图4所示，4K条时钟信号线包括第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3和第四时钟信号线CLK4。
例如，如图4所示，第一时钟信号线CLK1和第4n-3(n为大于等于1的整数)级移位寄存器的时钟信号端CLK连接；第二时钟信号线CLK2和第4n-2级移位寄存器的时钟信号端CLK连接；第三时钟信号线CLK3和第4n-1级移位寄存器的时钟信号端CLK连接；第四时钟信号线CLK4和第4n级移位寄存器的时钟信号端CLK连接。
例如，当K＝3时，如图6A所示，4K条时钟信号线包括第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3、第四时钟信号线CLK4、第五时钟信号线CLK5、第六时钟信号线CLK6、第七时钟信号线CLK7、第八时钟信号线CLK8、第九时钟信号线CLK9、第十时钟信号线CLK10、第十一时钟信号线CLK11、第十二时钟信号线CLK12。
例如，如图6A所示，第一时钟信号线CLK1和第12n-11级移位寄存器的时钟信号端连接；第二时钟信号线CLK2和第12n-10级移位寄存器的时钟信号端连接；第三时钟信号线CLK3和第12n-9级移位寄存器的时钟信号端连接；第四时钟信号线CLK4和第12n-8级移位寄存器的时钟信号端连接；第五时钟信号线CLK5和第12n-7级移位寄存器的时钟信号端连接；第六时钟信号线CLK6和第12n-6级移位寄存器的时钟信号端连接；第七时钟信号线CLK7和第12n-5级移位寄存器的时钟信号端连接；第八时钟信号线CLK8和第12n-4级移位寄存器的时钟信号端连接；第九时钟信号线CLK9和第12n-3级移位寄存器的时钟信号端连接；第十时钟信号线CLK10和第12n-2级移位寄存器的时钟信号端连接；第十一时钟信号线CLK11和第12n-1级移位寄存器的时钟信号端连接；第十二时钟信号线CLK12和第12n级移位寄存器的时钟信号端连接；n为大于等于1的整数。
需要注意的是，其他条数的时钟信号线与移位寄存器单元的连接方式与图4和图6A类似，在此不再赘述，当然也可以采用其他连接方式，本公开的实施例对此不作限制。
例如，如图4-6B所示，当N＝2时，N条触发信号线包括第一触发信号线STV1和第二触发信号线STV2。
例如，第一触发信号线STV1和前K个奇数级移位寄存器的输入端Input连接以提供第一触发信号，其余各个奇数级移位寄存器的输入端Input和与其相隔K-1个奇数级的上级移位寄存器的输出端OUT连接，或和与其相隔2K-1级的上级移位寄存器的输出端OUT连接；第二触发线STV2和前K个偶数级移位寄存器的输入端Input连接以提供第二触发信号，其余各个偶数级移位寄存器的输入端Input和与其相隔K-1个偶数级的上级移位寄存器的输出端OUT连接，或和与其相隔2K-1级的上级移位寄存器的输出端OUT连接。
例如，如图4所示，当包括4条(K＝1)时钟信号线时，对于第1组栅极驱动子电路，第一触发信号线STV1和栅极驱动电路的前1个奇数级移位寄存器(即第1级移位寄存器A1)的输入端Input连接以提供第一触发信号，其余各个奇数级移位寄存器的输入端Input和与其相隔0个奇数级的上级移位寄存器的输出端OUT连接(即和与其相邻的上级奇数级移位寄存器的输出端OUT连接)，或和与其相隔1级的上级移位寄存器的输出端OUT连接。例如，其余各个奇数级移位寄存器以第3级移位寄存器为例进行说明，本公开的实施例对此不作限制。例如，第3级移位寄存器A3的输入端Input和与其相邻的上级奇数级移位寄存器(即第1级移位寄存器A1)的输出端OUT连接，或和与其相隔1级(即相隔第2级移位寄存器A2)的上级移位寄存器(即第1级移位寄存器A1)的输出端OUT连接。
例如，如图4所示，当包括4条(K＝1)时钟信号线时，对于第2组栅极驱动子电路，第二触发线STV2和前1个偶数级移位寄存器(即第2级移位寄存器A2)的输入端Input连接以提供第二触发信号，其余各个偶数级移位寄存器的输入端Input和与其相隔0个偶数级的上级移位寄存器的输出端OUT连接(即和与其相邻的上级偶数级移位寄存器的输出端OUT连接))，或和与其相隔1级的上级移位寄存器的输出端OUT连接。例如，其余各个偶数级移位寄存器以第4级移位寄存器为例进行说明，本公开的实施例对此不作限制。例如，第4级移位寄存器A4的输入端Input和与其相邻的上级偶数级移位寄存器(即第2级移位寄存器A2)的输出端OUT连接，或和与其相隔1级(即相隔第3级移位寄存器A3)的上级移位寄存器(即第2级移位寄存器A2)的输出端OUT连接。
例如，如图5所示，当包括8条(K＝2)时钟信号线时，对于第1组栅极驱动子电路，第一触发信号线STV1和栅极驱动电路的前2个奇数级移位寄存器(即第1级移位寄存器A1和第3级移位寄存器A3)的输入端Input连接以提供第一触发信号，其余各个奇数级移位寄存器的输入端Input和与其相隔1个奇数级的上级移位寄存器的输出端OUT连接，或和与其相隔3级的上级移位寄存器的输出端OUT连接。例如，其余各个奇数级移位寄存器以第5级移位寄存器为例进行说明，本公开的实施例对此不作限制。例如，第5级移位寄存器A5的输入端Input和与其相隔1个奇数级(即第3级移位寄存器A3)的上级移位寄存器(即第1级移位寄存器A1)的输出端OUT连接，或和与其相隔3级(即相隔第2级移位寄存器A2、第3级移位寄存器A3、第4级移位寄存器A4)的上级移位寄存器(即第1级移位寄存器A1)的输出端OUT连接。
例如，如图5所示，当包括8条(K＝2)时钟信号线时，对于第2组栅极驱动子电路，第二触发线STV2和前2个偶数级移位寄存器(即第2级移位寄存器A2和第4级移位寄存器A4)的输入端Input连接以提供第二触发信号，其余各个偶数级移位寄存器的输入端Input和与其相隔1个偶数级的上级移位寄存器的输出端OUT连接，或和与其相隔3级的上级移位寄存器的输出端OUT连接。例如，其余各个偶数级移位寄存器以第6级移位寄存器为例进行说明，本公开的实施例对此不作限制。例如，第6级移位寄存器A6的输入端Input和与其相隔1个偶数级(即相隔第4级移位寄存器A4)的上级移位寄存器(即第2级移位寄存器A2)的输出端OUT连接，或和与其相隔3级(即相隔第3级移位寄存器A3、第4级移位寄存器A4、第5级移位寄存器A5)的上级移位寄存器(即第2级移位寄存器A2)的输出端OUT连接。
例如，如图6A所示，当包括12条(K＝3)时钟信号线时，对于第1组栅极驱动子电路，第一触发信号线STV1和栅极驱动电路的前3个奇数级移位寄存器(即第1级移位寄存器A1、第3级移位寄存器A3和第5级移位寄存器A5)的输入端Input连接以提供第一触发信号，其余各个奇数级移位寄存器的输入端Input和与其相隔2(K-1＝2)个奇数级的上级移位寄存器的输出端OUT连接，或和与其相隔5(2K-1＝5)级的上级移位寄存器的输出端OUT连接。例如，其余各个奇数级移位寄存器以第7级移位寄存器为例进行说明，本公开的实施例对此不作限制。例如，第7级移位寄存器A7的输入端Input和与其相隔3个奇数级(即第3级移位寄存器A3和第5级移位寄存器A5)的上级移位寄存器(即第1级移位寄存器A1)的输出端OUT连接，或和与其相隔5级(即相隔第2级移位寄存器A2至第6级移位寄存器A6)的上级移位寄存器(即第1级移位寄存器A1)的输出端OUT连接。
例如，如图6A所示，当包括12条(K＝3)时钟信号线时，对于第2组栅极驱动子电路，第二触发线STV2和前3个偶数级移位寄存器(即第2级移位寄存器A2、第4级移位寄存器A4和第6级移位寄存器A6)的输入端Input连接以提供第二触发信号，其余各个偶数级移位寄存器的输入端Input和与其相隔2个偶数级的上级移位寄存器的输出端OUT连接，或和与其相隔5级的上级移位寄存器的输出端OUT连接。例如，其余各个偶数级移位寄存器以第8级移位寄存器为例进行说明，本公开的实施例对此不作限制。例如，第8级移位寄存器A8的输入端Input和与其相隔2个偶数级(即相隔第4级移位寄存器A4和第6级移位寄存器A6)的上级移位寄存器(即第2级移位寄存器A2)的输出端OUT连接，或和与其相隔5级(即相隔第3级移位寄存器A3至第7级移位寄存器A7)的上级移位寄存器(即第2级移位寄存器A2)的输出端OUT连接。
例如，如图6B所示，当包括16条(K＝4)时钟信号线时，对于第1组栅极驱动子电路，第一触发信号线STV1和栅极驱动电路的前4个奇数级移位寄存器(即第1级移位寄存器A1、第3级移位寄存器A3、第5级移位寄存器A5、第7级移位寄存器A7)的输入端Input连接以提供第一触发信号，其余各个奇数级移位寄存器的输入端Input和与其相隔3个奇数级的上级移位寄存器的输出端OUT连接，或和与其相隔7级的上级移位寄存器的输出端OUT连接。例如，其余各个奇数级移位寄存器以第9级移位寄存器为例进行说明，本公开的实施例对此不作限制。例如，第9级移位寄存器A9的输入端Input和与其相隔3个奇数级(即相隔第3级移位寄存器A3、第5级移位寄存器A5、第7级移位寄存器A7)的上级移位寄存器(即第1级移位寄存器A1)的输出端OUT连接，或和与其相隔7级(即相隔第2级移位寄存器A2至第8级移位寄存器A8)的上级移位寄存器(即第1级移位寄存器A1)的输出端OUT连接。
例如，如图6B所示，当包括16条(K＝4)时钟信号线时，对于第2组栅极驱动子电路，第二触发线STV2和前4个偶数级移位寄存器(即第2级移位寄存器A2、第4级移位寄存器A4、第6级移位寄存器A6和第8级移位寄存器A8)的输入端Input连接以提供第二触发信号，其余各个偶数级移位寄存器的输入端Input和与其相隔3个偶数级的上级移位寄存器的输出端OUT连接，或和与其相隔7级的上级移位寄存器的输出端OUT连接。例如，其余各个偶数级移位寄存器以第10级移位寄存器为例进行说明，本公开的实施例对此不作限制。例如，第10级移位寄存器A10的输入端Input和与其相隔3个偶数级(即相隔第4级移位寄存器A4、第6级移位寄存器A6和第8级移位寄存器A8)的上级移位寄存器(即第2级移位寄存器A2)的输出端OUT连接，或和与其相隔7级(即相隔第3级移位寄存器A3至第9级移位寄存器A9)的上级移位寄存器(即第2级移位寄存器A2)的输出端OUT连接。
例如，在图4和5所示的示例中，当K＝1或2时，除最后K个奇数级移位寄存器外，其余各个奇数级移位寄存器的复位端Reset和与其相隔2K-2个奇数级移位寄存器的下级移位寄存器的输出端OUT连接，或和与其相隔4K-3级的下级移位寄存器的输出端OUT连接；除最后K个偶数级移位寄存器外，其余各个偶数级移位寄存器的复位端Reset和与其相隔2K-2个偶数级移位寄存器的下级移位寄存器的输出端OUT连接，或和与其相隔4K-3级的下级移位寄存器的输出端OUT连接。
例如，如图4所示，当包括4条(K＝1)时钟信号线时，除最后1个奇数级移位寄存器外，其余各个奇数级移位寄存器的复位端Reset和与其相隔0个奇数级移位寄存器的下级移位寄存器的输出端OUT连接，或和与其相隔1级的下级移位寄存器的输出端OUT连接。例如，其余各个奇数级移位寄存器以第1级移位寄存器为例进行说明，本公开的实施例对此不作限制。例如，第1级移位寄存器A1的复位端Reset和与其相隔0个奇数级移位寄存器的下级移位寄存器(即第3级移位寄存器A3)的输出端OUT连接，或和与其相隔1级(即第2级移位寄存器A2)的下级移位寄存器(即第3级移位寄存器A3)的输出端OUT连接。
例如，如图4所示，当包括4条(K＝1)时钟信号线时，除最后1个偶数级移位寄存器外，其余各个偶数级移位寄存器的复位端Reset和与其相隔0个偶数级移位寄存器的下级移位寄存器的输出端OUT连接，或和与其相隔1级的下级移位寄存器的输出端OUT连接。例如，其余各个偶数级移位寄存器以第2级移位寄存器为例进行说明，本公开的实施例对此不作限制。例如，第2级移位寄存器A2的复位端Reset和与其相隔0个偶数级移位寄存器的下级移位寄存器(即第4级移位寄存器A4)的输出端OUT连接，或和与其相隔1级(即第3级移位寄存器A3)的下级移位寄存器(即第4级移位寄存器A4)的输出端OUT连接。
例如，如图5所示，当包括8条(K＝2)时钟信号线时，除最后2个奇数级移位寄存器外，其余各个奇数级移位寄存器的复位端Reset和与其相隔2个奇数级移位寄存器的下级移位寄存器的输出端OUT连接，或和与其相隔5级的下级移位寄存器的输出端OUT连接。例如，其余各个奇数级移位寄存器以第1级移位寄存器为例进行说明，本公开的实施例对此不作限制。例如，第1级移位寄存器A1的复位端Reset和与其相隔2个奇数级移位寄存器(即相隔第3级移位寄存器A3和第5级移位寄存器A5)的下级移位寄存器(即第7级移位寄存器A7)的输出端OUT连接，或和与其相隔5级(即第2级移位寄存器A2至第6级移位寄存器A6)的下级移位寄存器(即第7级移位寄存器A7)的输出端OUT连接。
例如，如图5所示，当包括8条(K＝2)时钟信号线时，除最后2个偶数级移位寄存器外，其余各个偶数级移位寄存器的复位端Reset和与其相隔2个偶数级移位寄存器的下级移位寄存器的输出端OUT连接，或和与其相隔5级的下级移位寄存器的输出端OUT连接。例如，其余各个偶数级移位寄存器以第2级移位寄存器为例进行说明，本公开的实施例对此不作限制。例如，第2级移位寄存器A2的复位端Reset和与其相隔2个偶数级移位寄存器(即相隔第4级移位寄存器A4和第6级移位寄存器A6)的下级移位寄存器(即第8级移位寄存器A8)的输出端OUT连接，或和与其相隔5级(即(即相隔第3级移位寄存器A3至第7级移位寄存器A7)的下级移位寄存器(即第8级移位寄存器A8)的输出端OUT连接。
例如，在另一些示例中，当K＝3(即图6A所示的包括12条时钟信号线)或4(即图6B所示的包括16条时钟信号线)时，例如，在图6A所示的示例中，除最后K个奇数级移位寄存器外，其余各个奇数级移位寄存器的复位端Reset和与其相隔K个奇数级移位寄存器的下级移位寄存器的输出端OUT连接，或和与其相隔2K+1级的下级移位寄存器的输出端OUT连接；除最后K个偶数级移位寄存器外，其余各个偶数级移位寄存器的复位端Reset和与其相隔K个偶数级移位寄存器的下级移位寄存器的输出端OUT连接，或和与其相隔2K+1级的下级移位寄存器的输出端OUT连接；例如，在图6B所示的示例中，除最后K个奇数级移位寄存器外，其余各个奇数级移位寄存器的复位端Reset和与其相隔K个奇数级移位寄存器的下级移位寄存器的输出端OUT连接，或和与其相隔2K+1级的下级移位寄存器的输出端OUT连接；除最后K个偶数级移位寄存器外，其余各个偶数级移位寄存器的复位端Reset和与其相隔K个偶数级移位寄存器的下级移位寄存器的输出端OUT连接，或和与其相隔2K+1级的下级移位寄存器的输出端OUT连接。
例如，如图6A所示，当包括12条(K＝3)时钟信号线时，除最后3个奇数级移位寄存器外，其余各个奇数级移位寄存器的复位端Reset和与其相隔3(K＝3)个奇数级移位寄存器的下级移位寄存器的输出端OUT连接，或和与其相隔7(2K+1＝7)级的下级移位寄存器的输出端OUT连接。例如，其余各个奇数级移位寄存器以第1级移位寄存器为例进行说明，本公开的实施例对此不作限制。例如，第1级移位寄存器A1的复位端Reset和与其相隔4个奇数级移位寄存器(即相隔第3级移位寄存器A3、第5级移位寄存器A5、第7级移位寄存器A7)的下级移位寄存器(即第9级移位寄存器A9)的输出端OUT连接，或和与其相隔7级(即第2级移位寄存器A2至第8级移位寄存器A8)的下级移位寄存器(即第9级移位寄存器A9)的输出端OUT连接。
例如，如图6A所示，当包括12条(K＝3)时钟信号线时，除最后3个偶数级移位寄存器外，其余各个偶数级移位寄存器的复位端Reset和与其相隔3个偶数级的下级移位寄存器的输出端OUT连接，或和与其相隔7级的下级移位寄存器的输出端OUT连接。例如，其余各个偶数级移位寄存器以第2级移位寄存器为例进行说明，本公开的实施例对此不作限制。例如，第2级移位寄存器A2的复位端Reset和与其相隔3个偶数级移位寄存器(即相隔第4级移位寄存器A4、第6级移位寄存器A6、第8级移位寄存器A8)的下级移位寄存器(即第10级移位寄存器A10)的输出端OUT连接，或和与其相隔7级(即第3级移位寄存器A3至第9级移位寄存器A9)的下级移位寄存器(即第10级移位寄存器A10)的输出端OUT连接。
例如，如图6B所示，当包括16条(K＝4)时钟信号线时，除最后4个奇数级移位寄存器外，其余各个奇数级移位寄存器的复位端Reset和与其相隔4个奇数级移位寄存器的下级移位寄存器的输出端OUT连接，或和与其相隔9级的下级移位寄存器的输出端OUT连接。例如，其余各个奇数级移位寄存器以第1级移位寄存器为例进行说明，本公开的实施例对此不作限制。例如，第1级移位寄存器A1的复位端Reset和与其相隔4个奇数级移位寄存器(即相隔第3级移位寄存器A3、第5级移位寄存器A5、第7级移位寄存器A7、第9级移位寄存器A9)的下级移位寄存器(即第11级移位寄存器A11)的输出端OUT连接，或和与其相隔9级(即第2级移位寄存器A2至第10级移位寄存器A10)的下级移位寄存器(即第11级移位寄存器A11)的输出端OUT连接。
例如，如图6B所示，当包括16条(K＝4)时钟信号线时，除最后4个偶数级移位寄存器外，其余各个偶数级移位寄存器的复位端Reset和与其相隔4个偶数级的下级移位寄存器的输出端OUT连接，或和与其相隔9级的下级移位寄存器的输出端OUT连接。例如，其余各个偶数级移位寄存器以第2级移位寄存器为例进行说明，本公开的实施例对此不作限制。例如，第2级移位寄存器A2的复位端Reset和与其相隔4个偶数级移位寄存器(即相隔第4级移位寄存器A4、第6级移位寄存器A6、第8级移位寄存器A8、第10级移位寄存器A10)的下级移位寄存器(即第12级移位寄存器A12)的输出端OUT连接，或和与其相隔9级(即第3级移位寄存器A3至第11级移位寄存器A11)的下级移位寄存器(即第12级移位寄存器A12)的输出端OUT连接。
例如，最后K个(即K级)奇数级移位寄存器的复位端Reset和复位信号线(图中未示出)连接以接收复位信号。
例如，顺序排列的多级移位寄存器包括多个冗余(dummy)移位寄存器，该多个冗余移位寄存器中的N个冗余移位寄存器的输入端和N条触发信号线连接以接收触发信号。
由于直接与触发信号线连接的移位寄存器单元的输出可能不够稳定等因素，可以设置与触发信号线连接的移位寄存器为冗余(dummy)移位寄存器，例如，该冗余寄存器不与子像素连接或与冗余子像素连接，该冗余子像素例如不用于发光，即不写入数据信号。
例如，在图4的示例中，8K分辨率的显示器可以包括4320行子像素以及4322级与4320行子像素连接的移位寄存器，其中，与第一触发信号线STV1连接的第1级移位寄存器A1和与第二触发信号线STV2连接的第2级移位寄存器A2作为冗余移位寄存器不与子像素连接；或者8K分辨率的显示器可以包括4322行子像素以及与4322行子像素连接的移位寄存器，其中，4320行(例如，第3行至第4320行)子像素用于显示，其余2行(例如，第1行和第2行)设置的子像素(与第1级至第2级冗余移位寄存器连接)作为冗余子像素不用于显示(例如，不输入数据信号)。
例如，在图5所示的示例中，8K分辨率的显示器可以包括4320行子像素以及4324级与4320行子像素连接的移位寄存器，其中，与第一触发信号线STV1连接的第1级移位寄存器A1和第3级移位寄存器A3以及与第二触发信号线STV2连接的第2级移位寄存器A2和第4级移位寄存器A4作为冗余移位寄存器不与子像素连接；或者8K分辨率的显示器可以包括4324行子像素以及与4324行子像素连接的移位寄存器，其中，4320行(例如，第3行至第4320行)子像素用于显示，其余4行(例如，第1行至第4行)设置的子像素(与第1级至第4级冗余移位寄存器连接)作为冗余子像素不用于显示(例如，不输入数据信号)。
例如，在图6A所示的示例中，8K分辨率的显示器可以包括4320行子像素以及4326级与4320行子像素连接的移位寄存器，其中，与第一触发信号线STV1连接的第1级移位寄存器A1、第3级移位寄存器A3和第5级移位寄存器A5以及与第二触发信号线STV2连接的第2级移位寄存器A2、第4级移位寄存器A4和第6级移位寄存器作为冗余移位寄存器不与子像素连接；或者8K分辨率的显示器可以包括4326行子像素以及与4326行子像素连接的移位寄存器，其中，4320行(例如，第7行至第4320行)子像素用于显示，其余6行(例如，第1行至第6行)设置的子像素(与第1级至第6级冗余移位寄存器连接)作为冗余子像素不用于显示(例如，不输入数据信号)。
图6B和图6A类似，8K分辨率的显示器包括的冗余移位寄存器为第1级移位寄存器至第8级移位寄存器，或者包括的冗余子像素为第1行至第8行，在此不再赘述。
需要注意的是，根据实际需要，冗余移位寄存器的个数和冗余子像素行数可以包括更多或更少，图4-图6B仅是示意性得示出了对应的数量，本公开的实施例对此不作限制。
下面以不设置冗余移位寄存器和冗余子像素(即通过与触发信号线连接的多级移位寄存器输出的栅极扫描信号驱动与其连接的多行子像素用于显示)为例进行介绍，本公开的实施例对此不作限制。
例如，如图4-6B所示，该显示面板1还包括时钟控制器300，与4K条时钟信号线连接，且配置为：向与N组栅极驱动子电路中的奇数组栅极驱动子电路连接的时钟信号线提供时钟信号时，不向与N组栅极驱动子电路中的偶数组栅极驱动子电路连接的时钟信号线提供时钟信号或向与偶数组栅极驱动子电路连接的时钟信号线提供无效时钟信号；向与偶数组栅极驱动子电路连接的时钟信号线提供时钟信号时，不向与奇数组栅极驱动子电路连接的时钟信号线提供时钟信号或向与奇数组栅极驱动子电路连接的时钟信号线提供无效时钟信号。
图7A为本公开至少一实施例提供的第x帧显示画面对应的时序示意图；图7B为本公开至少一实施例提供的一种第x帧显示画面的示意图；图8A为本公开至少一实施例提供的第x+1帧显示画面对应的时序示意图；图8B为本公开至少一实施例提供的一种第x+1帧显示画面的示意图。图7A和图8A为应于与图4所示的栅极驱动电路的信号时序图，其余栅极驱动电路的信号时序可参考图7A和图7B的介绍，在此不再赘述。
例如，第x(x为大于等于1的整数)帧为奇数帧时，第x+1帧为偶数帧；第x帧为偶数帧时，第x+1帧为奇数帧。下面以第x帧为奇数帧，第x+1帧为偶数帧为例进行介绍，本公开的实施例对此不作限制。
例如，STV1既表示第一触发信号线也表示第一触发信号；STV2既表示第二触发信号线也表示第二触发信号；CLK1既表示第一时钟信号线又表示第一时钟信号；CLK2既表示第二时钟信号线又表示第二时钟信号；CLK3既表示第三时钟信号线又表示第三时钟信号；CLK4既表示第四时钟信号线又表示第四时钟信号；G1-Gn既表示与顺序排列的多级移位寄存器连接的栅极扫描信号线又表示栅极扫描信号；Datan表示数据信号；H表示有效电平；L表示无效电平。
例如，如图7A所示，当驱动像素阵列显示第x帧画面时，向与奇数组(例如，第1组)栅极驱动子电路连接的时钟信号线(例如，第一时钟信号CLK1和第三时钟信号线CLK3)提供时钟信号以使得多条栅极扫描信号线中的奇数行栅极扫描信号线G1、G3输出栅极扫描信号，例如，输出有效电平H；不向与偶数组(例如，第2组)栅极驱动子电路连接的时钟信号线(例如，第二时钟信号CLK2和第四时钟信号线CLK4)提供时钟信号或向与偶数组栅极驱动子电路连接的时钟信号线提供无效时钟信号(例如，低电平L信号)，以使得多条栅极扫描信号线中的偶数行栅极扫描信号线G2、G4输出无效的栅极扫描信号(例如，输出无效电平L)或不输出所述栅极扫描信号，从而使得与奇数行栅极扫描信号线G1、G3连接的子像素中的数据晶体管响应于该栅极扫描信号的有效电平H导通，以实现数据信号Datan(例如，具有高电平)的写入，从而使得第x+1帧画面中的偶数行子像素显示为全白。
例如，如图8A所示，当驱动像素阵列显示第x+1帧画面时，向与偶数组(例如，第2组)栅极驱动子电路连接的时钟信号线(例如，第二时钟信号CLK2和第四时钟信号线CLK4)提供时钟信号以使得偶数行栅极扫描信号线G2、G4输出栅极扫描信号，例如，输出有效电平H；不向与奇数组(例如，第1组)栅极驱动子电路连接的时钟信号线(例如，第一时钟信号CLK1和第三时钟信号线CLK3)提供时钟信号或向与奇数组栅极驱动子电路连接的时钟信号线提供无效时钟信号，以使得奇数行栅极扫描信号线输出无效的栅极扫描信号或不输出栅极扫描信号，例如，输出无效电平L，从而使得与偶数行栅极扫描信号线G2、G4连接的中的数据晶体管响应于该栅极扫描信号的有效电平H导通，以实现数据信号Datan(例如，具有低电平)的写入，从而使得第x+1帧画面中的偶数行子像素显示为全黑。
例如，无效电平为使得晶体管不导通的信号，有效电平为使得晶体管导通的信号。
例如，如图7A所示，相邻两条与奇数组栅极驱动子电路连接的时钟信号线接收的时钟信号(例如，第一时钟信号CLK1和第三时钟信号CLK3)之间的时间差为2T(T＝t1或t2)，例如，如图8A所示，相邻两条与偶数组栅极驱动子电路连接的时钟信号线接收的时钟信号(例如，第二时钟信号CLK2和第四时钟信号CLK4)之间的时间差为2T。例如，T为1行子像素的充电时间。
例如，如图4-6B所示，该时钟控制器300还与所述N条触发信号线连接，且配置为：向与奇数组栅极驱动子电路连接的触发信号线(例如，第一触发信号线STV1)提供有效触发信号时，向与偶数组栅极驱动子电路连接的触发信号线(例如，第二触发信号线STV2)提供无效触发信号或不提供有效触发信号；向与偶数组栅极驱动子电路连接的触发信号线(例如，第二触发信号线STV2)提供有效触发信号时，向与奇数组栅极驱动子电路连接的触发信号线(例如，第一触发信号线STV1)提供无效触发信号或不提供有效触发信号。
例如，如图7A所示，当驱动像素阵列显示第x帧画面时，向第一触发信号线STV1提供有效触发信号，以使得第1组栅极驱动子电路开始逐奇数行输出栅极扫描信号，向与第二触发信号线STV2提供无效触发信号或不提供有效触发信号，从而使得第2组栅极驱动子电路不工作，即不输出栅极扫描信号。
例如，如图8A所示，当驱动像素阵列显示第x+1帧画面时，向第二触发信号线STV2提供有效触发信号，以使得第2组栅极驱动子电路开始逐偶数行输出栅极扫描信号，向与第一触发信号线STV1提供无效触发信号或不提供有效触发信号，从而使得第1组栅极驱动子电路不工作，即不输出栅极扫描信号。
例如，在一些示例中红，N组栅极驱动子电路中的奇数组栅极驱动子电路(例如，图3A中的第1组栅极驱动子电路或图3B中的第1组栅极驱动子电路和第2组栅极驱动子电路)分别与奇数行子像素连接以向奇数行子像素提供栅极扫描信号，N组栅极驱动子电路中的偶数组栅极驱动子电路(例如，图3A中的第2组栅极驱动子电路或图3B中的第2组栅极驱动子电路和第4组栅极驱动子电路)分别与偶数行子像素连接以向偶数行子像素提供栅极扫描信号。
例如，在一些示例中，数据驱动电路30配置为：当驱动像素阵列显示第x帧画面时，向多条数据线提供具有第一电平的数据信号；当驱动像素阵列显示第x+1帧画面时，向多条数据线提供具有第二电平的数据信号。
例如，如图7A所示，当驱动像素阵列显示第x帧画面时，向多条数据线提供具有第一电平(例如，高电平)的数据信号，使得奇数行子像素响应于奇数行栅极驱动信号(例如，G1、G3等)而进行充电时，写入具有第一电平的数据信号，从而在奇数行子像素(例如，第1行子像素R1和第3行子像素R3)显示全白，具体显示画面例如如图7B所示。
例如，如图8A所示，当驱动像素阵列显示第x+1帧画面时，向多条数据线提供具有第二电平(例如，低电平)的数据信号，使得偶数行子像素响应于偶数行栅极驱动信号(例如，G2、G4等)而进行充电时，写入具有第二电平的数据信号，从而在偶数行子像素(例如，第2行子像素R2和第4行子像素R4)显示全黑，具体显示画面例如如图8B所示。
需要注意的是，当驱动像素阵列显示第x帧画面时，还可以向多条数据线提供具有第二电平(例如，低电平)的数据信号，使得奇数行子像素响应于奇数行栅极驱动信号(例如，G1、G3等)而进行充电时，写入具有第二电平的数据信号，从而在奇数行子像素(例如，第1行子像素R1和第3行子像素R3)显示全黑，具体显示画面例如如图8B所示；当驱动像素阵列显示第x+1帧画面时，向多条数据线提供具有第一电平(例如，高电平)的数据信号，使得偶数行子像素响应于偶数行栅极驱动信号(例如，G2、G4等)而进行充电时，写入具有第一电平的数据信号，从而在偶数行子像素(例如，第2行子像素R2和第4行子像素R4)显示全白，具体显示画面例如如图7B所示，具体可视实时情况而定，只要相邻两帧显示画面的奇数行和偶数行显示为黑白相间的显示画面即可，本公开的实施例对此不作限制。
例如，基于上述驱动，可以得到奇数行子像素显示全白的第x帧显示画面和偶数行子像素显示全黑的第x+1帧显示画面；当然也可以偶数行子像素显示全白的第x帧显示画面和奇数行子像素显示全黑的第x+1帧显示画面。
根据人员的视觉停留效果，基于图7B所示的奇数行子像素显示全白的第x帧显示画面和图8B所示的偶数行子像素显示全黑的第x+1帧显示画面，人眼可看到图1C所示的清晰的H-1line画面，从而使得奇数帧配合数据信号显示奇数行，偶数帧配合数据信号显示偶数行，可实现H-1Line画面的清晰显示，无串行问题，满足行业CM值的测试标准，提高显示产品的性能。
例如，在本公开的实施例中，奇/偶行栅极扫描信号输出时配合数据信号Datan的电平给白/黑画面实现H-1Line。例如，奇数帧：第一触发信号线STV1+奇数行栅极扫描信号输出+数据信号Datan的第一电平给白画面，实现奇数行子像素显示白，此帧结束后偶数行子像素处于保持之前数据状态；偶数帧：第二触发信号线STV2+偶数行栅极扫描信号输出+数据信号Datan的第二电平给黑画面，实现偶数行子像素显示黑，此帧结束后，奇数行子像素处于之前数据保持状态。偶数帧和奇数帧数据结合后，子像素可显示清晰的如图1C所示的H-1line画面。
图9A为本公开至少一实施提供的一种栅极驱动电路的位置关系示意图；图9B为本公开至少一实施提供的另一种栅极驱动电路的位置关系示意图。
例如，在一些示例中，如图9A所示，该栅极驱动电路10位于像素阵列(例如位于显示区域40中)的一侧，且各级移位寄存器单元分别与1行子像素连接，以驱动该行子像素工作(例如数据信号的写入)。
例如，在另一些示例中，如图9B所示，该栅极驱动电路10位于所述像素阵列的两侧，以实现双边驱动，本公开的实施例对栅极驱动电路10的设置方式不作限定。例如，位于两侧的栅极驱动电路中位于相同级的移位寄存器用于驱动同一行子像素。例如，如图9B所示，位于两侧的栅极驱动电路的结构和工作原理相同，且位于相同级的移位寄存器用于驱动同一行子像素。例如，位于两侧的第1级移位寄存器单元GOA1均与第1行子像素连接，以用于驱动第1行子像素工作，位于两侧的第2级移位寄存器单元GOA1均与第2行子像素连接，以用于驱动第2行子像素工作，以此类推，从而可以降低栅极扫描信号线的驱动负载，提高栅极驱动电路的驱动能力。
例如，移位寄存器和子像素的结构和工作原理可采用本领域的设计，例如，子像素包括像素驱动电路和发光元件，像素驱动电路可以是4T1C、4T2C、7T1C等，发光元件可以是有机发光二极管或量子点发光二极管等，在此不再赘述。本公开的实施例对此不作限制。
在本公开的实施例中，奇数组触发信号线(例如，第1触发信号线STV1)搭配与奇数组栅极驱动子电路连接时钟信号线(例如，第一时钟信号线CLK1或第三时钟信号线CLK3)工作实现偶数行移位寄存器关断，配合数据信号Datan的第一电平或第二电平，使得整帧的奇数行显示为全黑或全白，偶数组触发信号线(例如，第2触发信号线STV2)搭配与偶数组栅极驱动子电路连接时钟信号线(例如，第二时钟信号线CLK2或第四时钟信号线CLK4)工作实现奇数行移位寄存器关断，配合数据信号Datan的第二电平或第一电平，使得整帧的偶数行显示为全白或全黑，即奇数帧与偶数帧对应的数据信号Datan的高低电平相反，可实现H-1Line的显示画面的CM值≈100％，满足行业测试标准。即数据信号分帧显示技术，使得奇数帧显示奇数行，偶数帧显示偶数行，从而解决亮暗线组合的显示画面的串行问题。
需要注意的是，本公开实施例提供的显示面板，采用分帧驱动技术(例如，上述奇数帧显示奇数行，偶数帧显示偶数行的技术)，不限于解决H-1Line的显示画面串行的问题，还可以用于解决所有亮暗线组合的显示画面问题(如图9C所示)，只要检测到线一类的显示画面，就通过消隐进行分帧(例如，奇数帧时消隐偶数行，偶数帧时消隐奇数行)，使像素充电时间加倍，从而解决串行问题；同时还可以降低显示面板的分辨率，提高显示面板的刷新频率；例如，通过该分帧显示，当包括2组栅极驱动子电路时，在每一帧显示画面驱动过程中，响应于2条触发信号线的触发信号，均有两条栅极扫描信号线同时输出栅极扫描信号用于驱动2行子像素，从而可以提高显示面板的刷新频率，降低显示面板的分辨率，例如，使得显示面板的分辨率从8K降至4K，刷新频率从120Hz提升至240Hz，从而采用该分帧技术，即奇数行的数据信号Datan(例如，图7A所示的高电平)作为奇数帧显示，偶数行的数据信号Datan(例如，图8A所示的低电平)作为偶数帧显示，可以解决分辨率为8K、刷新频率为120Hz及分辨率为4K、刷新频率为240Hz等1行子像素充电时间T较短的产品的H-1line串行问题，提高显示面板的应用场景。
图9C为本公开至少一实施例提供的一种亮暗线组合的显示画面的示意图。例如，如图9C所示，原始图片可以通过奇数帧的显示画面和偶数帧的显示画面组合获得，具体驱动时序与图7A和图8A提供的驱动时序类似，在此不再赘述。
例如，本公开至少一实施例还提供一种显示装置。图10为本公开至少一实施例提供的一种显示装置的示意图。例如，如图10所示，该显示装置100包括本公开任一实施例提供的显示面板1。
需要说明的是，本实施例中的显示装置100可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置100还可以包括显示面板等其他常规部件，本公开的实施例对此不作限定。
本公开的实施例提供的显示装置100的技术效果可以参考上述实施例中关于显示面板的相应描述，这里不再赘述。
需要说明的是，为表示清楚、简洁，并没有给出该显示装置100的全部结构。为实现显示装置的必要功能，本领域技术人员可以根据具体应用场景进行设置其他未示出的结构，本公开的实施例对此不做限制。
本公开至少一实施例还提供一种显示面板的驱动方法，例如，显示面板可以是如图2所示的显示面板，还可以是本领域的其他显示面板，本公开的实施例对此不作限制。
下面以图2所示的显示面板的驱动方法为例进行说明，具有其他结构的显示面板的驱动方法与此类似，不再赘述。
例如，如图2所示，显示面板1包括像素阵列(例如，位于显示区域40)和多条栅极扫描信号线GL，像素阵列包括多行多列子像素410，多条栅极扫描信号线GL和多行子像素连接410。
图11为本公开至少一实施例提供的一种显示面板的驱动方法的流程图。例如，如图11所示，该驱动方法包括步骤S110和步骤S120。
步骤S110：当驱动像素阵列显示第x帧画面时，多条栅极扫描信号线中的奇数行栅极扫描信号线输出栅极扫描信号，多条栅极扫描信号线中的偶数行栅极扫描信号线输出无效的栅极扫描信号或不输出所述栅极扫描信号。
例如，在一些示例中，例如，如图4-6B所示，奇数行栅极扫描信号线(例如栅极扫描信号线G1、G3、G5等)还和奇数组栅极驱动子电路(例如，第1组栅极驱动子电路)连接，偶数行栅极扫描信号线(例如栅极扫描信号线G2、G4、G6等)还和偶数组栅极驱动子电路(例如，第2组栅极驱动子电路)连接。
例如，如图7A所示，当驱动像素阵列显示第x帧画面时，向与奇数组(例如，第1组)栅极驱动子电路连接的时钟信号线(例如，第一时钟信号CLK1和第三时钟信号线CLK3)提供时钟信号以使得多条栅极扫描信号线中的奇数行栅极扫描信号线G1、G3输出栅极扫描信号，例如，输出有效电平H；不向与偶数组(例如，第2组)栅极驱动子电路连接的时钟信号线(例如，第二时钟信号CLK2和第四时钟信号线CLK4)提供时钟信号或向与偶数组栅极驱动子电路连接的时钟信号线提供无效时钟信号(例如，低电平L信号)，以使得多条栅极扫描信号线中的偶数行栅极扫描信号线G2、G4输出无效的栅极扫描信号(例如，输出无效电平L)或不输出所述栅极扫描信号，从而使得与奇数行栅极扫描信号线G1、G3连接的子像素中的数据晶体管响应于该栅极扫描信号的有效电平H导通，以实现数据信号Datan(例如，具有高电平)的写入，从而使得第x帧画面中的奇数行子像素显示为全白。
例如，如图7A所示，当驱动像素阵列显示第x帧画面时，相邻两条与奇数组栅极驱动子电路连接的时钟信号线提供的时钟信号(例如，第一时钟信号CLK1和第三时钟信号CLK3)之间的时间差为2T(T＝t1或t2)，例如，T为1行子像素的充电时间。
例如，如图7A所示，该显示驱动方法还包括：当驱动像素阵列显示第x帧画面时，向与奇数组栅极驱动子电路连接的触发信号线(例如，第一触发信号线STV1)提供有效触发信号，向与偶数组栅极驱动子电路连接的触发信号线(例如，第二触发信号线STV2)提供无效触发信号或不提供有效触发信号。
例如，如图7A所示，当驱动像素阵列显示第x帧画面时，向第一触发信号线STV1提供有效触发信号，以使得第1组栅极驱动子电路开始逐奇数行输出栅极扫描信号(例如，第1行G1、第3行G3)，向与第二触发信号线STV2提供无效触发信号或不提供有效触发信号，从而使得第2组栅极驱动子电路不工作，即不输出栅极扫描信号。
例如，在显示面板1还包括数据线，与多列子像素电连接的情况下，该驱动方法还包括：当驱动像素阵列显示第x帧画面时，向多条数据线提供第一电平。例如，如图7A所示，当驱动像素阵列显示第x帧画面时，向多条数据线提供具有第一电平(例如，高电平)的数据信号，使得奇数行子像素响应于奇数行栅极驱动信号(例如，G1、G3等)而进行充电时，写入具有第一电平的数据信号，从而在奇数行子像素(例如，第1行子像素R1和第3行子像素R3)显示全白，具体显示画面例如如图7B所示。
步骤S120：当驱动像素阵列显示第x+1帧画面时，偶数行栅极扫描信号线输出栅极扫描信号，奇数行栅极扫描信号线输出无效的栅极扫描信号或不输出栅极扫描信号。
例如，如图8A所示，当驱动像素阵列显示第x+1帧画面时，向与偶数组(例如，第2组)栅极驱动子电路连接的时钟信号线(例如，第二时钟信号CLK2和第四时钟信号线CLK4)提供时钟信号以使得偶数行栅极扫描信号线G2、G4输出栅极扫描信号，例如，输出有效电平H；不向与奇数组(例如，第1组)栅极驱动子电路连接的时钟信号线(例如，第一时钟信号CLK1和第三时钟信号线CLK3)提供时钟信号或向与奇数组栅极驱动子电路连接的时钟信号线提供无效时钟信号，以使得奇数行栅极扫描信号线输出无效的栅极扫描信号或不输出栅极扫描信号，例如，输出无效电平L，从而使得与偶数行栅极扫描信号线G2、G4连接的中的数据晶体管响应于该栅极扫描信号的有效电平H导通，以实现数据信号Datan(例如，具有低电平)的写入，从而使得第x+1帧画面中的偶数行子像素显示为全黑。
例如，如图8A所示，当驱动像素阵列显示第x+1帧画面时，相邻两条与偶数组栅极驱动子电路连接的时钟信号线提供的时钟信号(例如，第二时钟信号CLK2和第四时钟信号CLK4)之间的时间差为2T。
例如，如图8A所示，该显示驱动方法还包括：当驱动像素阵列显示第x+1帧画面时，向与偶数组栅极驱动子电路连接的触发信号线(例如，第二触发信号线STV2)提供有效触发信号，向与所述奇数组栅极驱动子电路连接的触发信号线(例如，第一触发信号线STV1)提供无效触发信号或不提供有效触发信号。
例如，如图8A所示，当驱动像素阵列显示第x+1帧画面时，向第二触发信号线STV2提供有效触发信号，以使得第2组栅极驱动子电路开始逐偶数行输出栅极扫描信号(例如，第2行G2、第4行G4)，向与第一触发信号线STV1提供无效触发信号或不提供有效触发信号，从而使得第1组栅极驱动子电路不工作，即不输出栅极扫描信号。
例如，在显示面板1还包括数据线，与多列子像素电连接的情况下，该驱动方法还包括：当驱动像素阵列显示第x+1帧画面时，向多条数据线提供第二电平。
例如，如图8A所示，当驱动像素阵列显示第x+1帧画面时，向多条数据线提供具有第二电平(例如，低电平)的数据信号，使得偶数行子像素响应于偶数行栅极驱动信号(例如，G2、G4等)而进行充电时，写入具有第二电平的数据信号，从而在偶数行子像素(例如，第2行子像素R2和第4行子像素R4)显示全黑，具体显示画面例如如图8B所示。
例如，基于上述驱动，可以得到奇数行子像素显示全白的第x帧显示画面和偶数行子像素显示全黑的第x+1帧显示画面；当然也可以偶数行子像素显示全白的第x帧显示画面和奇数行子像素显示全黑的第x+1帧显示画面，具体可视实时情况而定，只要相邻两帧显示画面的奇数行和偶数行显示为黑白相间的显示画面即可，本公开的实施例对此不作限制。
根据人员的视觉停留效果，基于图7B所示的奇数行子像素显示全白的第x帧显示画面和图8B所示的偶数行子像素显示全黑的第x+1帧显示画面，人眼可看到图1C所示的清晰的H-1line画面，从而使得奇数帧配合数据信号显示奇数行，偶数帧配合数据信号显示偶数行，可实现H-1Line画面的清晰显示，无串行问题，满足行业CM值的测试标准，提高显示产品的性能。
本公开的实施例提供的显示面板的驱动方法的技术效果和工作原理可以参考上述实施例中关于显示面板的相应描述，这里不再赘述。
有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。

Claims (20)

1.一种显示面板，包括栅极驱动电路，其中，
所述栅极驱动电路包括顺序排列的多级移位寄存器，所述顺序排列的多级移位寄存器组合为N组栅极驱动子电路，所述N组栅极驱动子电路中的移位寄存器分别级联；
所述N组栅极驱动子电路中的第m组栅极驱动子电路包括级联的第m级移位寄存器和第m+L*N级移位寄存器，
其中，m为大于等于1且小于等于N的整数，L为大于等于1的整数，N为大于等于2的偶数。
2.根据权利要求1所述的显示面板，还包括N条触发信号线，分别与所述N组栅极驱动子电路连接，
其中，所述N条触发信号线中的第m条触发信号线和第m级移位寄存器的输入端连接。
3.根据权利要求2所述的显示面板，还包括4K条时钟信号线，
其中，所述4K条时钟信号线包括第一时钟信号线至第4K时钟信号线，且分别与所述多级移位寄存器的时钟信号端连接以提供时钟信号，
其中，K为大于等于1的整数。
4.根据权利要求3所述的显示面板，其中，当K＝1时，所述4K条时钟信号线包括第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线，
所述第一时钟信号线和第4n-3级移位寄存器的时钟信号端连接；所述第二时钟信号线和第4n-2级移位寄存器的时钟信号端连接；所述第三时钟信号线和第4n-1级移位寄存器的时钟信号端连接；所述第四时钟信号线和第4n级移位寄存器的时钟信号端连接；
其中，n为大于等于1的整数。
5.根据权利要求3所述的显示面板，其中，当K＝3时，所述4K条时钟信号线包括第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线、第五时钟信号线、第六时钟信号线、第七时钟信号线、第八时钟信号线、第九时钟信号线、第十时钟信号线、第十一时钟信号线、第十二时钟信号线，
所述第一时钟信号线和第12n-11级移位寄存器的时钟信号端连接；所述第二时钟信号线和第12n-10级移位寄存器的时钟信号端连接；所述第三时钟信号线和第12n-9级移位寄存器的时钟信号端连接；所述第四时钟信号线和第12n-8级移位寄存器的时钟信号端连接；所述第五时钟信号线和第12n-7级移位寄存器的时钟信号端连接；所述第六时钟信号线和第12n-6级移位寄存器的时钟信号端连接；所述第七时钟信号线和第12n-5级移位寄存器的时钟信号端连接；所述第八时钟信号线和第12n-4级移位寄存器的时钟信号端连接；所述第九时钟信号线和第12n-3级移位寄存器的时钟信号端连接；所述第十时钟信号线和第12n-2级移位寄存器的时钟信号端连接；所述第十一时钟信号线和第12n-1级移位寄存器的时钟信号端连接；所述第十二时钟信号线和第12n级移位寄存器的时钟信号端连接；
其中，n为大于等于1的整数。
6.根据权利要求3-5任一所述的显示面板，其中，当N＝2时，所述N条触发信号线包括第一触发信号线和第二触发信号线，
所述第一触发信号线和前K个奇数级移位寄存器的输入端连接以提供第一触发信号，其余各个奇数级移位寄存器的输入端和与其相隔K-1个奇数级的上级移位寄存器的输出端连接；
所述第二触发信号线和前K个偶数级移位寄存器的输入端连接以提供第二触发信号，其余各个偶数级移位寄存器的输入端和与其相隔K-1个偶数级的上级移位寄存器的输出端连接。
7.根据权利要求6所述的显示面板，还包括时钟控制器，与所述4K条时钟信号线连接，且配置为：
向与所述N组栅极驱动子电路中的奇数组栅极驱动子电路连接的时钟信号线提供时钟信号时，不向与所述N组栅极驱动子电路中的偶数组栅极驱动子电路连接的时钟信号线提供所述时钟信号或向与所述偶数组栅极驱动子电路连接的时钟信号线提供无效时钟信号；
向与所述偶数组栅极驱动子电路连接的时钟信号线提供所述时钟信号时，不向与所述奇数组栅极驱动子电路连接的时钟信号线提供所述时钟信号或向与所述奇数组栅极驱动子电路连接的时钟信号线提供所述无效时钟信号。
8.根据权利要求7所述的显示面板，其中，相邻两条与所述奇数组栅极驱动子电路连接的时钟信号线接收的时钟信号之间的时间差为2T，
相邻两条与所述偶数组栅极驱动子电路连接的时钟信号线接收的时钟信号之间的时间差为2T，
其中，T为1行子像素的充电时间。
9.根据权利要求7所述的显示面板，其中，所述时钟控制器还与所述N条触发信号线连接，且配置为：
向与所述奇数组栅极驱动子电路连接的触发信号线提供有效触发信号时，向与所述偶数组栅极驱动子电路连接的触发信号线提供无效触发信号或不提供所述有效触发信号；
向与所述偶数组栅极驱动子电路连接的触发信号线提供所述有效触发信号时，向与所述奇数组栅极驱动子电路连接的触发信号线提供所述无效触发信号或不提供所述有效触发信号。
10.根据权利要求1-5任一所述的显示面板，还包括像素阵列，与所述栅极驱动电路连接，
其中，所述像素阵列包括多行多列子像素；
所述N组栅极驱动子电路中的奇数组栅极驱动子电路分别与奇数行子像素连接，
所述N组栅极驱动子电路中的偶数组栅极驱动子电路分别与偶数行子像素连接。
11.根据权利要求10所述的显示面板，还包括数据驱动电路和多条数据线，
其中，所述多条数据线与多列子像素电连接，且配置为将所述数据驱动电路提供的数据信号传输至所述多列子像素；
所述数据驱动电路配置为：
当驱动所述像素阵列显示第x帧画面时，向所述多条数据线提供具有第一电平的数据信号；
当驱动所述像素阵列显示第x+1帧画面时，向所述多条数据线提供具有第二电平的数据信号；
其中，x为大于等于1的整数。
12.根据权利要求10所述的显示面板，其中，所述栅极驱动电路位于所述像素阵列的一侧。
13.根据权利要求10所述的显示面板，其中，所述栅极驱动电路位于所述像素阵列的两侧，且位于所述两侧的栅极驱动电路中位于相同级的移位寄存器用于驱动同一行子像素。
14.根据权利要求2-5任一所述的显示面板，其中，所述顺序排列的多级移位寄存器包括多个冗余移位寄存器，所述多个冗余移位寄存器中的N级冗余移位寄存器的输入端分别和所述N条触发信号线连接以接收触发信号。
15.一种显示装置，包括如权利要求1-14任一所述的显示面板。
16.一种显示面板的驱动方法，其中，所述显示面板包括像素阵列和多条栅极扫描信号线，所述像素阵列包括多行多列子像素，所述多条栅极扫描信号线分别和所述多行子像素连接，
所述方法包括：
当驱动所述像素阵列显示第x帧画面时，所述多条栅极扫描信号线中的奇数行栅极扫描信号线输出栅极扫描信号，所述多条栅极扫描信号线中的偶数行栅极扫描信号线输出无效的栅极扫描信号或不输出所述栅极扫描信号；
当驱动所述像素阵列显示第x+1帧画面时，所述偶数行栅极扫描信号线输出所述栅极扫描信号，所述奇数行栅极扫描信号线输出所述无效的栅极扫描信号或不输出所述栅极扫描信号；
其中，x为大于等于1的奇数。
17.根据权利要求16所述的驱动方法，其中，所述奇数行栅极扫描信号线还和奇数组栅极驱动子电路连接，偶数行栅极扫描信号线还和偶数组栅极驱动子电路连接，
当驱动所述像素阵列显示第x帧画面时，向与所述奇数组栅极驱动子电路连接的时钟信号线提供时钟信号，向与所述偶数组栅极驱动子电路连接的时钟信号线不提供所述时钟信号或提供无效时钟信号；
当驱动所述像素阵列显示第x+1帧画面时，向与所述偶数组栅极驱动子电路连接的时钟信号线提供所述时钟信号，向与所述奇数组栅极驱动子电路连接的时钟信号线不提供时所述钟信号或提供所述无效时钟信号。
18.根据权利要求17所述的驱动方法，其中，
当驱动所述像素阵列显示第x帧画面时，相邻两条与所述奇数组栅极驱动子电路连接的时钟信号线提供的时钟信号之间的时间差为2T，
当驱动所述像素阵列显示第x+1帧画面时，相邻两条与所述偶数组栅极驱动子电路连接的时钟信号线提供的时钟信号之间时间差为2T，
其中，T为1行子像素的充电时间。
19.根据权利要求17所述的驱动方法，还包括：
当驱动所述像素阵列显示第x帧画面时，向与所述奇数组栅极驱动子电路连接的触发信号线提供有效触发信号，向与所述偶数组栅极驱动子电路连接的触发信号线提供无效触发信号或不提供有效触发信号；
当驱动所述像素阵列显示第x+1帧画面时，向与所述偶数组栅极驱动子电路连接的触发信号线提供有效触发信号，向与所述奇数组栅极驱动子电路连接的触发信号线提供无效触发信号或不提供有效触发信号。
20.根据权利要求16-19任一所述的驱动方法，其中，所述显示面板还包括数据线，与所述多列子像素电连接，所述方法还包括：
当驱动所述像素阵列显示第x帧画面时，向所述多条数据线提供第一电平；
当驱动所述像素阵列显示第x+1帧画面时，向所述多条数据线提供第二电平。
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