[go: up one dir, main page]

CN115117092A - 使用薄膜电子器件的可缩放高压控制电路 - Google Patents

使用薄膜电子器件的可缩放高压控制电路 Download PDF

Info

Publication number
CN115117092A
CN115117092A CN202210131281.9A CN202210131281A CN115117092A CN 115117092 A CN115117092 A CN 115117092A CN 202210131281 A CN202210131281 A CN 202210131281A CN 115117092 A CN115117092 A CN 115117092A
Authority
CN
China
Prior art keywords
transistor
gate
drain
electrode
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210131281.9A
Other languages
English (en)
Inventor
吕正平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Palo Alto Research Center Inc
Original Assignee
Palo Alto Research Center Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Palo Alto Research Center Inc filed Critical Palo Alto Research Center Inc
Publication of CN115117092A publication Critical patent/CN115117092A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • H10D30/6717—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6732—Bottom-gate only TFTs
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/008—MEMS characterised by an electronic circuit specially adapted for controlling or driving the same
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/13306—Circuit arrangements or driving methods for the control of single liquid crystal cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13452—Conductors connecting driver circuitry and terminals of panels
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6746—Amorphous silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/112—Field plates comprising multiple field plate segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/471—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having different architectures, e.g. having both top-gate and bottom-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/103—Integrated devices the at least one element covered by H10F30/00 having potential barriers, e.g. integrated devices comprising photodiodes or phototransistors

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Micromachines (AREA)
  • Networks Using Active Elements (AREA)

Abstract

本发明题为“使用薄膜电子器件的可缩放高压控制电路”。一种装置包括具有第一源极、第一栅极、第一漏极和一个或多个电极的第一晶体管。第一晶体管用作逆变器。装置还包括具有第二源极、第二栅极和第二漏极的第二晶体管。第一源极和第二源极连接在一起。第一漏极和第二漏极连接在一起。第二晶体管用作输出部、驱动器或两者。一个或多个电极、第二栅极或它们的组合用作分接的漏极，该分接的漏极被配置成对第二晶体管的阶梯式电压进行采样。

Description

使用薄膜电子器件的可缩放高压控制电路
技术领域
本教导内容整体涉及微机电系统(MEMS)，并且更具体地涉及一种用于驱动MEMS致动器的高压开关装置。
背景技术
MEMS是小的(例如，微观)系统，具体地为具有运动部件的系统。MEMS由尺寸介于1微米和100微米(μm)之间的部件制成，并且MEMS的尺寸通常在20微米至1毫米(mm)的范围内。MEMS通常包括处理数据的中央单元(例如，微处理器)和与周围环境(例如，微传感器)相互作用的若干部件1148。由于MEMS的大表面积与体积比，由环境电磁(例如，静电荷和磁力矩)产生的力和流体动力学(例如，表面张力和粘度)是比具有更大规模机械装置更相关的设计考虑因素。
MEMS通常使用静电致动、压电致动或热致动。静电致动比电磁致动和热致动更好地缩小到更小尺寸。然而，静电致动通常依赖于比电磁致动和热致动更高的电压(例如，若干kV)以生成足够的输出。在具有相当的致动器尺寸和重量的微电子器件中生成和控制此类高压是一项挑战。
发明内容
以下给出简要的发明内容，以便提供对本教导内容的一个或多个实施方案的一些方面的基本理解。这个发明内容不是全面的概述，也并不旨在标识本教导内容的关键或重要元素，也并不旨在描述本公开的范围。相反，其主要目的仅仅是以简化形式呈现一个或多个概念，作为后面所呈现的具体实施方式的前序。
公开了一种装置。所述装置包括具有第一源极、第一栅极、第一漏极和一个或多个电极的第一晶体管。第一晶体管用作逆变器。装置还包括具有第二源极、第二栅极和第二漏极的第二晶体管。第一源极和第二源极连接在一起。第一漏极和第二漏极连接在一起。第二晶体管用作输出部、驱动器或两者。所述一个或多个电极、所述第二栅极或它们的组合用作分接的漏极，所述分接的漏极被配置成对所述第二晶体管的阶梯式电压进行采样。
还公开了一种用于驱动致动器的开关装置。所述开关装置包括被配置成用作逆变器的第一晶体管。所述第一晶体管包括第一源极、第一栅极、第一漏极和彼此间隔开的多个电极。所述电极至少部分地定位在所述第一栅极和所述第一漏极之间。所述开关装置还包括第二晶体管，所述第二晶体管被配置成用作输出部、驱动器或两者。第二晶体管包括第二源极。第一源极和第二源极连接在一起。第二晶体管还包括第二栅极。第二晶体管还包括第二漏极。第一漏极和第二漏极连接在一起。第二晶体管还包括彼此间隔开的多个场板。场板至少部分地定位在第二源极和第二漏极之间。每个场板连接到所述电极中的一个电极。所述电极、所述第二栅极或它们的组合用作分接的漏极，所述分接的漏极被配置成对所述第二晶体管的阶梯式电压进行采样并为所述第二晶体管的所述场板提供电压。
还公开了一种用于驱动微机电系统(MEMS、)致动器的高压开关装置。所述开关装置包括被配置成用作逆变器的第一晶体管。所述第一晶体管包括第一源极、第一栅极、第一漏极和多个电极，所述多个电极在所述第一晶体管的无栅极通道的高压漂移区域上彼此间隔开。所述第一晶体管的所述电极和所述无栅极通道至少部分地定位在所述第一栅极与所述第一漏极之间。所述开关装置还包括第二晶体管，所述第二晶体管被配置成用作输出部、驱动器或两者。第二晶体管包括第二源极。第一源极和第二源极连接在一起。第二晶体管还包括第二栅极。第二栅极的栅极连接到电极中的一个电极。第二晶体管还包括第二漏极。第一漏极和第二漏极连接在一起。所述第二晶体管还包括多个场板，所述多个场板在所述第二晶体管的无栅极通道上彼此间隔开。场板被配置成在第二晶体管的无栅极通道上基本上均匀地分配高压。所述第二晶体管的所述场板和所述无栅极通道至少部分地定位在所述第二源极和所述第二漏极之间。每个场板连接到所述电极中的一个电极。电极、第二栅极或它们的组合用作分接的漏极，该分接的漏极分布在第一栅极与第一漏极之间。所述分接的漏极被配置成对所述第二晶体管的阶梯式电压进行采样并为所述第二晶体管的所述场板提供电压。
附图说明
并入本说明书中并构成本说明书的一部分的附图示出了本教导内容的实施方案，并且与描述一起用于说明本公开的原理。在图中：
图1描绘了根据一个实施方案的用于驱动MEMS致动器的高压开关装置的示意图。
图2描绘了根据一个实施方案的图1的一部分的放大视图。
图3描绘了根据一个实施方案的装置的第一级的电路图。
图4描绘了根据一个实施方案的堆叠在一起的装置的多个(例如，4)级的电路图。
图5描绘了根据一个实施方案的装置的第一级的一部分的示意性横截面侧视图。
图6描绘了示出根据一个实施方案的装置的第一级的电流和电压特性的图。
图7描绘了示出根据一个实施方案的装置的多个堆叠的和/或级联的级(例如，四个级)的电流和电压特性的图。
图8描绘了根据一个实施方案的装置的第一级的一部分的示意性横截面侧视图。
图9描绘了示出根据一个实施方案的当n+掺杂的a-Si：H层至少部分地定位在S/D金属层与通道之间时，装置的光学开关的电流和电压特性的图。
图10描绘了示出根据一个实施方案的当S/D金属层至少部分地定位在通道上(即，与通道直接接触)时(如图8的右侧上所示)，光学开关的电流和电压特性的图。
图11描绘了根据一个实施方案的用于驱动MEMS致动器的另一个高压开关装置的示意图。
图12描绘了根据一个实施方案的图11的放大部分。
图13描绘了根据一个实施方案的图11中所示装置的一部分的示意性横截面侧视图。
图14描绘了示出根据一个实施方案的图11中的装置的转移特性的图。
具体实施方式
现在将详细地参考本教导内容的示例性具体实施，附图中示出了这些实施方案的示例。在任何可能的地方，在整个附图中将使用相同的参考标号来指相同、类似或相似的部件。
本公开涉及微机电系统(MEMS)。MEMS的第一实施方案可以是或包括光学耦合器(也称为光耦合器)。光学耦合器方法简化了界面并分离到低电压控制电路。光学耦合器方法还可以级联(例如，堆叠)多个级以增加额定电压。光学耦合器方法可以具有降低的能量效率，因为需要光源以打开和关闭装置。MEMS的第二实施方案可以是或包括两级逆变器/缓冲晶体管结构，其中逆变器薄膜晶体管(TFT)和缓冲器TFT在子装置水平下紧密集成。此类紧密集成有助于在缓冲液TFT的漏极区域上均匀地分配高压，使得可以实现高额定电压。
基于氢化非晶硅(a-Si：H)的高压(HiV)-TFT，特别是“偏移栅极”TFT架构，可提供200V-500V或300V-400V操作电压。偏移栅极TFT架构可以具有无栅极的漂移通道区域，其提供一个或多个半导体区段以在无栅极区域上分配高压，以防止由于高电场而导致的任何断开过程。所述无栅极区域的长度可以缩放，以维持具有任意电压的相同电场(例如，E＝V/L)。在一个示例中，可以基于该设计构建800V HiV-TFT。
然而，为了缩放超过800V的电压，该方法变得效率越来越低。难以将高压保持在无栅极区域上均匀地分布，使得其不局部浓缩以引起失控的击穿过程。另外，具有更长的无栅极区域可能对导通电流具有负面影响。无栅极通道天然是“电阻”的。对于相同的通道宽度，具有长的无栅极通道的TFT的导通电流可以是小的。放大无栅极通道的长度可能引起通/断比快速降低。800V HiV-TFT可以具有约3-4个数量级的通/断比。具有实施广泛的期望电压的可靠方式的可缩放高压驱动器的基本难度是防止高压聚焦在通道材料或装置的小区域上，这将引起失控击穿过程。
可以级联多个离散晶体管以扩展操作电压范围。然而，在TFT中实施电路是一个挑战，并且尚未在之前完成过。使用离散装置和TFT过程之间存在若干差异。在a-Si：H TFT过程中，仅N型金属氧化物半导体(NMOS)有源装置可用。没有可用的P型金属氧化物半导体(PMOS)或双极装置。电阻器在a-Si：H TFT过程中具有有限的范围，并且通常被认为是布局实际占用的低效使用。支持子电路提供多电压轨道以控制级联晶体管阵列的栅极通常不可用，因为它们通常是超出TFT电路的能力的复杂DC-DC转换器。
图1描绘了用于驱动MEMS致动器的高压开关装置100的示意图，并且图2描绘了根据一个实施方案的图1的一部分的放大视图。装置100可以包括一个或多个光学开关(示出了十个：110A-110J)。光学开关110A-110J可以是或包括将光转换成电流的光电二极管(例如，半导体二极管)。在一个实施方案中，半导体可以是或包括a-Si：H。半导体可以各自包括两个端子触点。端子触点可以形成半导体的肖特基屏障。端子接触材料可以是或包含TiW、MoCr、Mo、ITO或它们的组合物。
装置100还可以包含一个或多个第一晶体管(示出了十个：120A-120J)。第一晶体管120A-120J可以是或包含TFT。第一晶体管120A、120J可以是长且窄的，以提供第二晶体管的栅极的放电路径(其被引入并描述于下文)。例如，第一晶体管120A-120J可以具有约20μm至约500μm的长度，以及约3μm至约10μm的宽度。
第一晶体管120A-120J中的每个晶体管可以包括源极122A、栅极124A和漏极124A。第一晶体管120A-120J中的每个晶体管可以连接到光学开关110A-110J中的相应一个光学开关，如下文更详细地所述。例如，第一晶体管120A可以连接到光学开关110A，第一晶体管120B可以连接到光学开关110B，等等。第一晶体管120A-120J可具有小于1的W/L比。例如，W/L比可以为约0.1至约0.01。
装置100还可以包含一个或多个第二晶体管(示出了十个：140A-140J)。第二晶体管140A-140J可以是或包括HiV-TFT。更具体地，第二晶体管140A-140J可以被配置成在比第一晶体管120A-120J更高的电压下操作。例如，第一晶体管120A-120J的额定电压可以为约10V至约100V(例如，20V)，并且第二晶体管140A-140J的额定电压可以为约200V至约1000V(例如，400V)。第二晶体管140A-140J可以比第一晶体管120A-120J更短且更宽/更厚。例如，第二晶体管140A-140J可以具有约3μm至约10μm的长度，以及约10μm至约1000μm的宽度。
第二晶体管140A-140J中的每个晶体管可以包括源极142A、栅极144A和漏极144A。第二晶体管140A-140J中的每个晶体管可以连接到光学开关110A-110J中的相应一个光学开关并且连接到第一晶体管120A-120J中的相应一个晶体管。例如，第二晶体管140A可以连接到光学开关110A并且连接到第一晶体管120A，第二晶体管140B可以连接到光学开关110B并且连接到第一晶体管120B，等等。第二晶体管140A-140B的栅极144A-144J可以由光学开关110A-110J控制。例如，第二晶体管中的每个晶体管(例如，140A)可以使用光学开关中的相应一个光学开关(例如，110A)和/或第一晶体管中的相应一个晶体管(例如，120A)来控制，这引起第二晶体管(例如，140A)的栅极(例如，144A)处于与第二晶体管(例如，140A)的源极(例如，142A)相同的电位。这可能引起第二晶体管(例如，140A)在光学开关110A未受照时处于关闭状态。
光学开关110A、第一晶体管120A和第二晶体管120A可以形成装置100的第一级，光学开关110B、第一晶体管120B和第二晶体管120B可以形成装置100的第二级，等等。因此，装置100可以包括堆叠和/或级联的多(例如，10)级，这可以帮助装置100实现比单个TFT可处理/承受的更高(例如，10倍)可操作电压范围。例如，光学开关110A-110J和第二晶体管140A-140J可以级联串联连接以扩展装置100的操作电压范围。
装置100还可以包括一个或多个焊盘(示出了两个：150A、150B)。焊盘150A、150B可以是被配置成用于使用探针站探测的金属焊盘。第一焊盘150A可以连接到第一级(例如，连接到第一晶体管120A和/或第二晶体管140A)。第二焊盘150B可以连接到最后(例如，第十)级(例如，连接到第一晶体管120J和/或第二晶体管140J)。
装置100还可以包括一个或多个焊盘(示出了十个：160A-160J)。第一焊盘160A可以连接到第一级(例如，连接到第一晶体管120A和/或第二晶体管140A)，第二焊盘160B可以连接到第二级(例如，连接到第一晶体管120B和/或第二晶体管140B)，等等。
为了打开装置100，光源(例如，由低压控制电路控制的LED)照亮光学开关110A-110J，这诱导光电流并使所述第二晶体管140A-140J的所述栅极电位朝向所述漏极电压偏置。这引起第二晶体管140A-140J打开。第一晶体管120A-120J可以用作光学开关110A-110J的负载。需要预定电阻以通过光电流诱导足够的栅极电压，这将第二晶体管140A-140J致动到导通状态。
图3描绘了根据一个实施方案的装置100的第一级的电路图。如上所述，第一晶体管120A可以包括源极122A、栅极124A和漏极126A，并且第二晶体管140A可以包括源极142A、栅极144A和漏极146A。第一晶体管120A的漏极126A可以连接到光学开关110A的第一侧并且连接到第二晶体管140A的栅极144A。第一晶体管120A的源极122A可以连接到第一晶体管120A的栅极124A并且连接到第二晶体管140A的源极142A(例如，在公共节点170A处)。第二晶体管140A的漏极146A可以连接到光学开关110A的第二侧。
图4描绘了根据一个实施方案的堆叠在一起的装置100的多个(例如，4)级的电路图400。如图所示，第一级的光学开关110A和第二晶体管140A的漏极146A可以连接到第二级的公共节点170B，第二级的光学开关110B和第二晶体管140B的146B可以连接到第三级的公共节点170C，并且第三级的光学开关110C和第二晶体管140C的漏极146C可以连接到第四级的公共节点170D。光学开关110A-110D可以一起被紧密地定位到受照区中，以确保光利用率和受照均匀性。光学开关110A-110D可以被分组在一起并由一个(或多个)光源控制，所述光源由低电压电子器件致动。
图5描绘了根据一个实施方案的装置100的第一级的一部分的示意性横截面侧视图。第一级可以使用背部通道蚀刻停止a-Si：H TFT过程来形成。第一级可以包括栅极介电层(也被称为底部氮化物层)510、定位在栅极介电层510上的层间介电(ILD)层512和定位在ILD层512上的(顶部)钝化层514。
第一级还可以包括光学开关110A、第一晶体管120A(图5中未示出)和第二晶体管140A。光学开关110A可以至少部分地定位在ILD层512和/或钝化层514内。光学开关110A可以在S/D金属层上实施(示出了六个部分：120A-120F)。如图所示，光学开关110A的第一侧可以在S/D金属层520A的第一部分上实施，并且光学开关110A的第二侧可以在S/D金属层520B的第二部分上实施。S/D金属层520A、520B的第一部分和第二部分可以定位在ILD层512内。S/D金属层520A、520B的第一部分和第二部分可以彼此分隔(即，ILD层512的一部分可以定位在第一部分和第二部分之间)。S/D金属层520B的第二部分可以连接到S/D金属层520C的第三部分，所述第三部分可以至少部分地定位在栅极介电层510内。S/D金属层520C的第三部分可以定位在场板522上和/或连接到场板522，所述场板定位在栅极介电层510内。S/D金属层520C的第三部分可以连接到S/D金属层520D的第四部分，所述第四部分定位在ILD层512中。
n+掺杂的a-Si：H层(示出了五个部分：524A-524E)可以至少部分地定位在ILD层512内。如图所示，S/D金属层520A的第一部分可以至少部分地定位在n+掺杂的a-Si：H层524A的第一部分上，S/D金属层520B的第二部分可以至少部分地定位在n+掺杂的a-Si：H层524B的第二部分上，并且S/D金属层520D的第四部分可以至少部分地定位在n+掺杂的a-Si：H层524C的第三部分上。
第二晶体管140A可以包括源极142A、栅极144A和漏极146A。第二晶体管140A还可以包括场板530，所述场板从栅极介电层510内的栅极144A偏移。场板530可以定位在栅极144A和漏极146A之间。无栅极通道(例如，偏移区域)532可以定位在栅极介电层510内。无栅极通道532可以定位在栅极144A和场板530之间。无栅极通道532还可以或替代地定位在栅极144A和漏极146A之间。场板530和/或无栅极通道区域532可以定位在漏极146A附近，以将约10秒的伏特S/D操作范围扩展到几百伏特操作范围。这对于偏移栅极HiV-TFT架构是唯一的。
第二晶体管140A还可以包括S/D金属层520E、520F的第五部分和第六部分。S/D金属层520E、520F的第五部分和第六部分可以定位在ILD层512内。S/D金属层520E、520F的第五部分和第六部分可以彼此分隔(即，ILD层512的一部分可以定位在第五部分和第六部分之间)。S/D金属层520E、520F的第五部分和第六部分可以具有阶梯式轮廓，使得在它们朝向彼此运动得更靠近时，它们各自行进得更靠近钝化层514。
第二晶体管140A还可以包括n+掺杂的a-Si：H层524D、524E的第四部分和第五部分。n+掺杂的a-Si：H层524D、524E的第四部分和第五部分可以定位在ILD层512内。n+掺杂的a-Si：H层524D、524E的第四部分和第五部分可以彼此分隔(即，ILD层512的一部分可以定位在第四部分和第五部分之间)。n+掺杂的a-Si：H层524D、524E的第四部分和第五部分可以具有阶梯式轮廓，使得在它们朝向彼此运动得更靠近时，它们各自行进得更靠近钝化层514。
第二晶体管140A还可以包括通道540(例如，包括a-Si：H)和顶部氮化物(T.Nit.)层542。通道540可以定位在栅极介电层510上和/或ILD层512内。通道540可以至少部分地定位在n+掺杂的a-Si：H层524D、524E的第四部分和第五部分之间。顶部氮化物层542可以定位在通道540上。顶部氮化物层542可以至少部分地定位在n+掺杂的a-Si：H层524D、524E的第四部分和第五部分之间。通道540可以具有比顶部氮化物层542更大的宽度。
源极142A可以包括S/D金属层520F的第六部分的至少一部分、n+掺杂的a-Si：H层524E的第五部分、通道540和顶部氮化物层542。漏极146A可以包括S/D金属层520E的第五部分的至少一部分、n+掺杂的a-Si：H层524D的第四部分、通道540和顶部氮化物层542。通道540和顶部氮化物层542可以至少部分地定位在源极142A和漏极146之间。
在一个实施方案中，光学开关110A的分隔的a-Si：H层520可以在相同的a-Si：H通道材料中实施。然而，需要进行过程修改以确保光学开关110A具有预定的通/断比。稍后将讨论该替代植入。
图6描绘了示出根据一个实施方案的装置100的第一级的电流和电压特性的图600，并且图7描绘了示出装置100的多个堆叠和/或级联级(例如，四个级)的电流和电压特性的图700。图600、图700二者均示出了装置100的第一(例如，导通)状态的一个曲线和装置100的第二(例如，断开)状态的另一个曲线。可以看出，当装置100具有四个级时，当与装置100具有单个级相比时，装置100可以生成4倍的电压。例如，单级实施方案在高至约300V工作，并且多级实施方案在高至约1200V工作。单级实施方案的电流限值设置为20μA，并且多级实施方案的电流限值被设定至50μA。对于单级实施方案和多级实施方案，演示了超过6个数量级的通/断比。
图8描绘了根据一个实施方案的装置100的第一级的一部分的示意性横截面侧视图。图8中的实施方案是图5中的实施方案的替代方案。在该实施方案中，第一级可以包括栅极介电层510和定位在栅极介电层510上的层间介电(ILD)层512。可以任选地省略(顶部)钝化层514。
光学开关110A可以包括S/D金属层820A、820B的两个部分。S/D金属层820A、820B的部分可以具有阶梯式轮廓，使得在它们朝向彼此运动得更靠近时，它们各自行进得距栅极介电层510更远。光学开关110A还可以包括通道840(例如，包括a-Si：H)和顶部氮化物层842。通道840可以定位在栅极介电层510上和/或ILD层512内。通道840可以至少部分地定位在S/D金属层820A、820B的部分之间。顶部氮化物层842可以定位在通道840上。顶部氮化物层842可以至少部分地定位在S/D金属层820A、820B的部分之间。
如上所述，光学开关110A和第二晶体管140A可以共享相同的a-Si：H材料层，这可以简化层结构和过程。如图所示，因为光学开关110A是双端子装置，除非光学开关110A不包括栅极，否则第二晶体管140A(左侧示出)和光学开关110A(右侧示出)共享几乎相同的结构。另外，S/D金属层820A、820B与通道840之间没有n+掺杂的a-Si：H层。与常规的a-Si：HTFT过程相比，该结构可能需要附加的步骤来构建，该过程假定S/D金属和n+、a-Si：H在一个步骤中图案化，共享相同的掩模图案。
然而，图9和图10示出了分别对光学开关110A和第二晶体管140A使用差异接触结构的重要性。
图9描绘了示出根据一个实施方案的当n+掺杂的a-Si：H层至少部分地定位在S/D金属层与通道之间时，光学开关110A的电流和电压特性的图900。更具体地，图9示出了与图8的右侧所示的光学开关110A具有类似结构的光学开关的电流和电压特性，不同的是n+掺杂的a-Si：H层定位在S/D金属层与通道之间，类似于图8的左侧所示的第二晶体管140A。该装置的通/断比小于10，这是较差的。
图10描绘了示出根据一个实施方案的当S/D金属层820A、820B至少部分地定位在通道840上(即，与通道直接接触)时(如图8的右侧上所示)，光学开关110A的电流和电压特性的图1000。通/断比提高了超过2个数量级至大于1000。类似地，在没有用于第二晶体管140A的n+掺杂的a-Si：H层的情况下，第二晶体管140A可以具有非常小的导通电流。
图11描绘了用于驱动MEMS致动器的另一个高压开关装置1100的示意图，并且图12描绘了根据一个实施方案的图11的放大部分。装置1100可以是或包括全电植入。图11中所示的装置1100与参考图1-10描述的装置100之间的一个差异是图11中的装置1100能够直接缩放至多KV范围。
装置1100可以是或包括复合装置。装置1100可以包括一个或多个晶体管(示出了两个：1120、1140)。第一(例如，上)晶体管1120可以是或包括TFT。例如，第一晶体管1120可以是或包括具有源极1122、栅极1124和漏极1126的HiV-TFT。第一晶体管1120可以是长且窄的。例如，第一晶体管1120可以具有约20μm至约1000μm的长度，以及约3μm至约20μm的宽度/厚度。第一晶体管1120可以用作逆变器(例如，第一级逆变器)。在所示的实施方案中，不存在第一晶体管1120的负载电阻器，这不同于常规逆变器电路。
装置1100能够在第一(例如，断开)状态与第二(例如，导通)状态之间致动。当栅极1124将第一晶体管1120关闭时，装置1100可以处于断开(例如，低电流)状态。当栅极1124将第一晶体管1120打开时，装置1100可以处于导通(例如，更高电流)状态。
第二(例如，下)晶体管1140也可以是或包括TFT。例如，第二晶体管1140可以是或包括具有源极1242、栅极1144和漏极1146的HiV-TFT。第二晶体管1140可以比第一晶体管1120更宽。例如，第二晶体管1140的宽度可以具有约20μm至约1000mm的宽度。第二晶体管1140可以用作驱动器和/或输出晶体管。
源极1122、1142可以被连接(例如，通过金属)；然而，源极1122、1142可以不被共享(例如，它们的半导体通道可以被分隔)。类似地，漏极1126、1146可以被连接(例如，通过金属)；然而，漏极1126、1146可以不被共享(例如，它们的半导体通道可以被分隔)。晶体管1120、1140的子部件紧密耦合，使得装置1100不是常规的逆变器+输出晶体管。相反，装置1100是具有源极、栅极和漏极的复合三端子装置。
第一晶体管1120可以包括一个或多个分接电极(示出了五个：1130A-1130E)。电极1130A-1130E可以分布在第一晶体管1120的无栅极通道(也称为无栅极漂移区域)1132的高压驱动区域上。第一晶体管1120的电极1130A-1130E可以至少部分地定位在栅极1124与漏极1126之间。电极1130A中的一个电极可以连接到第二晶体管1140的栅极1144。
第二晶体管1140可以包括一个或多个场板(示出了五个：1148A-1148E)。第二晶体管1140的栅极1144和场板1148A-1148E可以连接(例如，直接)到第一晶体管1120的电极1130A-1130E。场板1148A-1148E可以至少部分地定位在栅极1144和一个或多个漏极1126、1146之间。场板1148A-1148E可以使高压在第二晶体管1140的无栅极通道(也称为无栅极漂移区域)1152上基本上均匀地分布，这可以减少和/或防止过早击穿。如图所示，无栅极通道1132、1152可以至少部分地定位在一个或多个栅极1124、1144和一个或多个漏极1126、1146之间。可以通过增加第一晶体管1120的电极1130A-1130E的数量和/或增加第二晶体管1140的场板1148A-1148E的数量来扩展装置1100的操作电压范围。
源极1122、1142、栅极1144、漏极1126、1146、电极1130A-1130E或它们的组合可以由第一材料(例如，S/D金属)制成。栅极1124、场板1148A-1148E或它们的组合可以由不同于第一材料的第二材料(例如，栅极金属)制成。通道1132、1152可以由第三材料(例如，a：Si：H)制成，该第三材料不同于第一材料和第二材料。
如图11中所示，装置1100可以连接到一个或多个焊盘(示出了四个：1160A-1160D)。焊盘1160A-1160D可以是被配置成用于使用探针站探测的金属焊盘。如图所示，焊盘1160A可以连接到一个或多个源极1122、1142，焊盘1160B可以连接到栅极1144，并且焊盘1160D可以连接到一个或多个漏极1126、1146。
第一晶体管1120可以具有修改的(例如，非常规的)结构。更具体地，除了源极1122、栅极1124和漏极1126之外，第一晶体管1120还可以包含沿栅极1124与漏极1126之间的无栅极漂移区域1132分布的一个或多个分接的漏极。分接的漏极可以是或包括栅极1144和/或电极1130A-1130E。分接的漏极可以被配置成对第二晶体管1140的阶梯式电压进行采样。分接的漏极还可以或替代地被配置成提供第二晶体管1140的场板电压。在一个实施方案中，分接的漏极可以是用于第一晶体管1120的场板。在另一个实施方案中，分接的漏极可以不是用于第一晶体管1120的场板。
在一个实施方案中，电极1130可以用作第一晶体管1120的场板和/或漏极。在一个实施方案中，栅极1144可以用作第一晶体管1120的场板和/或漏极。在一个实施方案中，电极1130可以用作第二晶体管1140的场板。
图13描绘了根据一个实施方案的通过图11中的线13-13截取的装置1100的一部分的示意性横截面侧视图。尽管图11中将横截面示出为穿过栅极1144，但是横截面也可以或替代地通过电极1130A-1130E中的任一个电极截取。
装置1100可以包括第一(例如，下)金属层1310。第一金属层1310可以由与栅极1124相同类型的金属制成。栅极介电层1120可以至少部分地定位在第一金属层1310上。第二(例如，上)金属层1330可以至少部分地定位在栅极介电层1120上。第二金属层1330可以由与漏极1126相同类型的金属制成。在至少一个实施方案中，金属层1310、1330可以由相同类型的金属制成。在另一个实施方案中，金属层1310、1330可以由不同类型的金属制成。第二金属层1330可以包括至少部分地穿过所述栅极介电层1120朝向所述第一金属层1310延伸的一个或多个腿(示出了两个：1332、1334)。在至少一个实施方案中，腿1332、1334定位在第一金属层1310上和/或接触第一金属层1310。
通道1340可以至少部分地定位在第二金属层1330内。通道1340可以由a：Si：H制成。n+层1350可以至少部分地定位在第二金属层1330内。n+层1350可以至少部分地定位在通道1340上和/或通道1340上方。n+层1350可以是或包括n+掺杂的a-Si：H层。顶部氮化物层1360可以至少部分地定位在第二金属层1330内。顶部氮化物层1360可以至少部分地定位在通道1340与n+层1350之间。例如，顶部氮化物层1360可以定位在通道1340上方和顶部氮化物层1360下方。
第三金属层1370可以至少部分地定位在第二金属层1330和/或n+层1350上和/或第二金属层1330和/或n+层1350上方。第三金属层1370可以由与第二金属层1330相同类型的金属制成。在至少一个实施方案中，层1330、1370可以是相同的层。
图14描绘了示出根据一个实施方案的该装置1100的转移特性的图1400。在低输入栅极电压(Vg＜2V)下，装置1100处于“导通”状态，其具有的导通电流＞10uA(例如，器械顺应性设置)。对于高栅极输入电压(Vg＞2.5V)，装置1100处于“断开”状态，并且泄漏电流在1100V下可以是几百pA。在一个实施方案中，1100V可以是装置1100可以提供的最高电压。输入电压可以从-5V扫描到10V，并且S/D漏极可以被设定至测量设置的最大电压范围(例如，1100V)。顺应电流被设定至10μA。装置1100可以实现4-5个数量级通/断。
尽管阐述本教导内容的广泛范围的数值范围和参数是近似值，但具体示例中给出的数值是尽可能精确地报告。然而，任何数值固有地包含一定的误差，这些误差必然是由它们各自的测试测量值中存在的标准偏差引起的。此外，本文所公开的所有范围应理解为涵盖其中所包含的任何和所有子范围。例如，“小于10”的范围可以包括介于(并且包括)最小值0和最大值10之间的任何和所有子范围，即具有等于或大于0的最小值和等于或小于10的最大值的任何和所有子范围，例如1至5。
虽然已经相对于一个或多个实施方式示出了本教导内容，但是可以对所示示例做出改变和/或修改，而不脱离所附权利要求的精神和范围。例如，应当理解，虽然所述过程被描述为一系列动作或事件，但本教导内容不受此类动作或事件的排序的限制。一些动作可按不同顺序发生和/或与除本文所述的那些以外的其他动作或事件同时发生。另外，不需要所有的过程阶段来实现根据本教导内容的一个或多个方面或实施方案的方法。应当理解，可添加结构物体和/或处理级，或者可以移除或修改现有的结构物体和/或处理级。此外，本文所描绘的动作中的一者或多者可在一个或多个单独的动作和/或阶段中执行。此外，如果术语“包括”、“包含”、“具有”、“带有”或其变体用于具体实施方式和权利要求中，则此类术语旨在以类似于术语“包括”的方式呈包括性。术语“……中的至少一者”用来指可选择所列项目中的一者或多者。此外，在本文的讨论和权利要求中，相对于一者在另一者“上”的两个材料使用的术语“在……上”意指这两个材料之间的至少一些接触，而“在……上方”意指这两个材料接近，但可能有一个或多个附加居间材料，使得接触是可能的但非必需。“在…上”和“在…上方”均不暗示如本文所用的任何方向性。术语“保形的”描述了底层材料的角度因保形材料而得以保留的涂层材料。术语“约”指示可略微改变所列的值，只要所述改变不会导致所述过程或结构与所示的实施方案不符即可。术语“联接”(couple)、“联接”(coupled)、“连接”(connect)、“连接”(connection)、“连接”(connected)、“与……连接”(in connection with)和“连接”(connecting)是指“与……直接连接”或“经由一个或多个中间元件或构件与……连接”。最后，术语“示例性”或“例示性”指示所述描述用作示例，而非暗示其是理想的。通过考虑本说明书并实践本文公开内容，本教导内容的其他实施方案对于本领域技术人员可以是显而易见的。旨在仅将本说明书和示例视为示例性的，而本教导内容的真实范围和精神由以下权利要求指示。

Claims (20)

1.一种装置，包括：
第一晶体管，所述第一晶体管包括第一源极、第一栅极、第一漏极和一个或多个电极，其中所述第一晶体管用作逆变器；以及
第二晶体管，所述第二晶体管包括第二源极、第二栅极和第二漏极，其中所述第一源极和所述第二源极连接在一起，其中所述第一漏极和所述第二漏极连接在一起，其中所述第二晶体管用作输出部、驱动器或两者，并且其中所述一个或多个电极、所述第二栅极或它们的组合用作分接的漏极，所述分接的漏极被配置成对所述第二晶体管的阶梯式电压进行采样。
2.根据权利要求1所述的装置，其中所述一个或多个电极包括多个电极，所述多个电极在所述第一栅极与所述第一漏极之间彼此间隔开，并且其中所述电极定位在所述第一晶体管的无栅极通道的漂移区域内。
3.根据权利要求1所述的装置，其中所述第一晶体管比所述第二晶体管更窄。
4.根据权利要求1所述的装置，其中所述第一源极和所述第二源极的半导体通道被分隔，使得所述第一源极和所述第二源极不共享。
5.根据权利要求1所述的装置，其中所述第一漏极和所述第二漏极的半导体通道被分隔，使得所述第一漏极和所述第二漏极不共享。
6.根据权利要求1所述的装置，其中所述第一晶体管包括彼此间隔开的第一电极和第二电极，其中所述第二晶体管包括彼此间隔开的第一场板和第二场板，其中所述第一电极连接到所述第一场板，并且其中所述第二电极连接到所述第二场板。
7.根据权利要求6所述的装置，其中所述第二晶体管的所述栅极连接到所述第一电极。
8.根据权利要求6所述的装置，其中所述第一场板和所述第二场板至少部分地定位在所述第二晶体管的所述栅极与所述第二晶体管的所述漏极之间。
9.根据权利要求6所述的装置，其中所述第一电极和所述第二电极分布在所述第一晶体管的无栅极通道的高压漂移区域上。
10.根据权利要求9所述的装置，其中所述第一电极和所述第二电极定位在所述第一晶体管的所述栅极与所述漏极之间。
11.一种用于驱动致动器的开关装置，所述开关装置包括：
第一晶体管，所述第一晶体管被配置成用作逆变器，其中所述第一晶体管包括：
第一源极；
第一栅极；
第一漏极；以及
多个电极，所述多个电极彼此间隔开，其中所述电极至少部分地定位在所述第一栅极与所述第一漏极之间；以及
第二晶体管，所述第二晶体管被配置成用作输出部、驱动器或两者，其中所述第二晶体管包括：
第二源极，其中所述第一源极和所述第二源极连接在一起；
第二栅极；
第二漏极，其中所述第一漏极和所述第二漏极连接在一起；以及
多个场板，所述多个场板彼此间隔开，其中所述场板至少部分地定位在所述第二源极和所述第二漏极之间，其中每个场板连接到所述电极中的一个电极，并且其中所述电极、所述第二栅极或它们的组合用作分接的漏极，所述分接的漏极被配置成对所述第二晶体管的阶梯式电压进行采样并为所述第二晶体管的所述场板提供电压。
12.根据权利要求11所述的开关装置，其中所述第二栅极的所述栅极连接到所述电极中的一个电极。
13.根据权利要求11所述的开关装置，其中所述电极分布在所述第一晶体管的无栅极通道的高压漂移区域上。
14.根据权利要求11所述的开关装置，其中所述场板被配置成在所述第二晶体管的无栅极通道上基本上均匀地分配高压。
15.根据权利要求11所述的开关装置，其中所述第一晶体管的无栅极通道至少部分地定位在所述第一晶体管的所述栅极与所述第一晶体管的所述漏极之间，并且其中所述第二晶体管的无栅极通道至少部分地定位在所述第二晶体管的所述源极与所述第二晶体管的所述漏极之间。
16.一种用于驱动微机电系统(MEMS)致动器的高压开关装置，所述开关装置包括：
第一晶体管，所述第一晶体管被配置成用作逆变器，其中所述第一晶体管包括：
第一源极；
第一栅极；
第一漏极；以及
多个电极，所述多个电极在所述第一晶体管的无栅极通道的高压漂移区域上彼此间隔开，其中所述第一晶体管的所述电极和所述无栅极通道至少部分地定位在所述第一栅极与所述第一漏极之间；以及
第二晶体管，所述第二晶体管被配置成用作输出部、驱动器或两者，其中所述第二晶体管包括：
第二源极，其中所述第一源极和所述第二源极连接在一起；
第二栅极，其中所述第二栅极的所述栅极连接到所述电极中的一个电极；
第二漏极，其中所述第一漏极和所述第二漏极连接在一起；以及
多个场板，所述多个场板在所述第二晶体管的无栅极通道上彼此间隔开，其中所述场板被配置成在所述第二晶体管的所述无栅极通道上基本上均匀地分配高压，其中所述第二晶体管的所述场板和所述无栅极通道至少部分地定位在所述第二源极和所述第二漏极之间，其中每个场板连接到所述电极中的一个电极，其中所述电极、所述第二栅极或它们的组合用作分接的漏极，所述分接的漏极分布在所述第一栅极与所述第一漏极之间，并且其中所述分接的漏极被配置成对所述第二晶体管的阶梯式电压进行采样并为所述第二晶体管的所述场板提供电压。
17.根据权利要求16所述的开关装置，其中所述第一源极、所述第二源极、所述第二栅极、所述第一漏极、所述第二漏极和所述场板由第一材料制成。
18.根据权利要求17所述的开关装置，其中所述第一栅极和所述场板由不同于所述第一材料的第二材料制成。
19.根据权利要求18所述的开关装置，其中所述第一晶体管的所述无栅极通道和所述第二晶体管的所述无栅极通道由不同于所述第一材料和所述第二材料的第三材料制成。
20.根据权利要求19所述的开关装置，其中所述第一材料包括第一金属，其中所述第二材料包括第二金属，并且其中所述第三材料包括氢化非晶硅(a-Si：H)。
CN202210131281.9A 2021-03-09 2022-02-11 使用薄膜电子器件的可缩放高压控制电路 Pending CN115117092A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/196354 2021-03-09
US17/196,354 US12002888B2 (en) 2021-03-09 2021-03-09 Switching device for driving an actuator

Publications (1)

Publication Number Publication Date
CN115117092A true CN115117092A (zh) 2022-09-27

Family

ID=80738669

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210131281.9A Pending CN115117092A (zh) 2021-03-09 2022-02-11 使用薄膜电子器件的可缩放高压控制电路

Country Status (5)

Country Link
US (1) US12002888B2 (zh)
EP (1) EP4056526A1 (zh)
JP (1) JP7673004B2 (zh)
KR (1) KR20220126639A (zh)
CN (1) CN115117092A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1693181A (zh) * 2004-03-11 2005-11-09 帕洛阿尔托研究中心公司 使用高压薄膜晶体管的微机电系统器件的集成驱动器
CN104282733A (zh) * 2013-07-08 2015-01-14 瑞萨电子株式会社 半导体器件
CN109521605A (zh) * 2018-12-24 2019-03-26 厦门天马微电子有限公司 背光模组和显示装置
US20200195248A1 (en) * 2018-12-13 2020-06-18 Ningbo Semiconductor International Corporation Gate driver integrated circuit

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH053320A (ja) * 1990-08-10 1993-01-08 Fuji Xerox Co Ltd 薄膜半導体装置
JP2844895B2 (ja) * 1990-10-18 1999-01-13 富士ゼロックス株式会社 高耐圧アモルファスシリコン薄膜トランジスタ
US5736732A (en) 1996-12-23 1998-04-07 General Electric Company Induced charge prevention in semiconductor imaging devices
JP4255527B2 (ja) * 1997-10-20 2009-04-15 株式会社半導体エネルギー研究所 半導体装置
JP4154128B2 (ja) 2001-02-14 2008-09-24 株式会社リコー 画像処理装置、画像処理方法およびその方法を実施するためのプログラムを記録した記録媒体
JP5587558B2 (ja) 2008-03-21 2014-09-10 株式会社半導体エネルギー研究所 光電変換装置
KR102026718B1 (ko) 2011-01-14 2019-09-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억장치, 반도체 장치, 검출 방법
JPWO2015045231A1 (ja) 2013-09-30 2017-03-09 パナソニックＩｐマネジメント株式会社 光電変換装置および当該装置に使用される光電変換ユニット
US9690270B2 (en) 2014-10-22 2017-06-27 Xerox Corporation Method and apparatus for cooling a device based on productivity of the device
JP7569144B2 (ja) * 2018-12-19 2024-10-17 エイブリック株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1693181A (zh) * 2004-03-11 2005-11-09 帕洛阿尔托研究中心公司 使用高压薄膜晶体管的微机电系统器件的集成驱动器
CN104282733A (zh) * 2013-07-08 2015-01-14 瑞萨电子株式会社 半导体器件
US20200195248A1 (en) * 2018-12-13 2020-06-18 Ningbo Semiconductor International Corporation Gate driver integrated circuit
CN109521605A (zh) * 2018-12-24 2019-03-26 厦门天马微电子有限公司 背光模组和显示装置

Also Published As

Publication number Publication date
US20220293796A1 (en) 2022-09-15
JP2022138121A (ja) 2022-09-22
US12002888B2 (en) 2024-06-04
JP7673004B2 (ja) 2025-05-08
EP4056526A1 (en) 2022-09-14
KR20220126639A (ko) 2022-09-16

Similar Documents

Publication Publication Date Title
JP5991435B2 (ja) 半導体装置
CN102800702B (zh) 半导体器件及包括该半导体器件的集成电路
CN102007598A (zh) 薄膜晶体管及有源矩阵显示器
US8659326B1 (en) Switching apparatus including gating circuitry for actuating micro-electromechanical system (MEMS) switches
KR970004363B1 (ko) Da/ac 컨버터
CN110199238B (zh) 输出电路和用于提供输出电流的方法
CN101174622B (zh) 接垫的静电放电保护装置与其方法及结构
US7642502B2 (en) Photo relay having an insulated gate field effect transistor with variable impedance
CN115050765B (zh) 使用薄膜电子器件的可缩放高压控制电路
CN115117092A (zh) 使用薄膜电子器件的可缩放高压控制电路
US20220238581A1 (en) Semiconductor element, semiconductor element preparing method, and solid state imaging apparatus
US8836027B2 (en) Switch circuit using LDMOS element
US20240087829A1 (en) Active charge bleed methods for mems switches
JP5857137B2 (ja) 結合型トランジスタ及びその製造方法
Mita et al. Progress and opportunities in high-voltage microactuator powering technology towards one-chip MEMS
US9166047B2 (en) Switch circuit using LDMOS device
CN109427825B (zh) 接收器模块
WO2016072417A1 (ja) 双方向ａｃスイッチ
TW200539444A (en) High voltage operating field effect transistor, and bias circuit therefor and high voltage circuit thereof
US11777025B2 (en) Semiconductor device
CN119362864B (zh) 一种理想二极管的控制电路
WO2022270168A1 (ja) 半導体装置および電力変換装置
JP2007281934A (ja) 半導体リレー
JP2024163054A (ja) 入力保護を有する半導体デバイス
JP2023532851A (ja) 電子モジュール

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination