CN115116961B - 动态随机存取存储器及其制造方法 - Google Patents
动态随机存取存储器及其制造方法 Download PDFInfo
- Publication number
- CN115116961B CN115116961B CN202110295850.9A CN202110295850A CN115116961B CN 115116961 B CN115116961 B CN 115116961B CN 202110295850 A CN202110295850 A CN 202110295850A CN 115116961 B CN115116961 B CN 115116961B
- Authority
- CN
- China
- Prior art keywords
- layer
- barrier layer
- opening
- forming
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 230000004888 barrier function Effects 0.000 claims abstract description 92
- 239000004020 conductor Substances 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 31
- 239000000463 material Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 229910001092 metal group alloy Inorganic materials 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 238000005240 physical vapour deposition Methods 0.000 claims description 2
- 230000000903 blocking effect Effects 0.000 claims 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 150
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供一种动态随机存取存储器及其制造方法，包括：在衬底上形成硬掩模层；在所述硬掩模层与所述衬底中形成开口；在所述开口的侧壁形成介电层；在所述开口的下部形成埋入式字线的第一部分；在所述硬掩模层的顶面上形成障碍层，所述障碍层具有悬突，覆盖所述硬掩模层的顶角；通过所述悬突的阻碍，在所述衬底上沉积第一阻障层，所述第一阻障层覆盖所述障碍层以及上述第一部分的顶面，裸露出所述开口的侧壁上的所述介电层；以及于所述开口中形成第一导体层，所述第一导体层的侧壁所述介电层接触。
Description
技术领域
本发明涉及一种集成电路及其制造方法，尤其涉及一种动态随机存取存储器及其制造方法。
背景技术
随着科技日新月异，为了符合消费者对于小型化电子装置的需求，动态随机存取存储器设计的尺寸不断缩小，并朝高积集度发展。近年来发展出埋入式字线动态随机存取存储器(buried word line DRAM)。在埋入式字线动态随机存取存储器的工艺中，由于组件尺寸不断缩小，工艺裕度也随之变小。在形成埋入式字线时，若有金属或是阻障层残留在埋入式字线沟渠侧壁的介电层上时，将造成组件信赖度的问题。
发明内容
本发明是针对一种动态随机存取存储器及其制造方法，可以避免金属或是阻障层残留在埋入式字线沟渠侧壁的介电层上，提升组件的信赖度。
根据本发明的实施例，提供一种动态随机存取存储器的制造方法，包括：在衬底上形成硬掩模层；在所述硬掩模层与所述衬底中形成开口；在所述开口的侧壁形成介电层；在所述开口的下部形成埋入式字线的第一部分；在所述衬底上形成障碍层，所述障碍层覆盖所述硬掩模层的顶面并且所述障碍层具有悬突，覆盖所述硬掩模层的顶角；通过所述悬突的阻碍，在所述衬底上沉积第一阻障层，所述第一阻障层覆盖所述障碍层以及上述第一部分的顶面，裸露出所述开口的侧壁上的所述介电层；以及在所述开口中形成第一导体层，所述第一导体层覆盖所述第一阻障层的顶面，且所述第一导体层的侧壁所述介电层接触。
根据本发明的实施例，提供一种动态随机存取存储器，包括：衬底，所述衬底中具有开口；在所述开口的侧壁形成介电层；埋入式字线的第一部分，位于所述开口的下部；埋入式字线的第二部分，位于所述第一部分上，包括：第一阻障层，位于所述开口中，覆盖所述第一部分的顶面；以及第一导体层，位于所述开口中，所述第一导体层覆盖所述第一阻障层的顶面，且所述第一导体层的侧壁所述介电层接触。
基于上述，本发明实施例在开口端形成的悬突，可以阻碍阻障层的沉积，使得阻障层难以沉积在埋入式字线沟渠的侧壁。藉此，在阻障层沉积之后，可以直接进行掺杂多晶硅的沉积工艺。由于无需经由刻蚀工艺，因此可以节省工艺的步骤，且所形成的组件具有高信赖度。
附图说明
图1A至图1H是依照本发明的实施例的一种动态随机存取存储器的制造方法的剖面示意图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
请参照图1A，提供衬底10，例如是硅衬底。接着，在衬底10上形成具有开口图案的硬掩模层12。硬掩模层12的形成方法例如是先形成硬掩模层材料层。然后，通过光刻与刻蚀工艺将硬掩模层材料层图案化。硬掩模层材料层的材料例如是氧化硅，形成的方法例如是热氧化法或是化学气相沉积法。之后，以硬掩模层12为掩模，进行刻蚀工艺，部分地移除衬底10，以形成开口14。开口14例如是沟渠。在本实施例中，以埋入式字线沟渠14作为开口14的例子来说明，但本发明不限于此。埋入式字线沟渠14的深度H1例如是110nm至130nm。埋入式字线沟渠14的高宽比例如是3至10。
请参照图1A，在硬掩模层12上以及埋入式字线沟渠14之中形成介电层16、阻障层18与导体层20。介电层16顺应地形成于埋入式字线沟渠14的内表面。介电层16可以是氧化层，例如是氧化硅，形成的方法例如是临场蒸汽产生技术(ISSG)。阻障层18又可称为黏着层。阻障层18可以是单层或是多层，其材料包括金属或是金属合金，例如是钛、氮化钛、钽、氮化钽或其组合。导体层20的材料包括金属或是金属合金，例如是钨。
请参照图1B，进行刻蚀工艺或是化学机械抛光工艺，以移除硬掩模层12上的阻障层18与导体层20，在埋入式字线沟渠14中留下阻障层18a与导体层20a。
请参照图1C，进行回刻蚀工艺，以部分地移除阻障层18a与导体层20a，使留下来的阻障层18b与导体层20b位于埋入式字线沟渠14的下侧壁LSW以及底部。留下来的导体层20b的高度H2例如是约为埋入式字线沟渠14的深度H1的1/4～1/3。在一些实施例中，留下来的导体层20b的高度H2例如是50nm至60nm之间。导体层20b与阻障层18b位于埋入式字线沟渠14的下部作为埋入式字线的第一部分P1。
请参照图1D，在衬底10上形成障碍层22。障碍层22的阶梯覆盖性(step coverage)较差且在埋入式字线沟渠14的顶角处具有悬突(overhang)23。障碍层22覆盖硬掩模层12的顶面并且覆盖硬掩模层12的侧壁、埋入式字线沟渠14的侧壁以及阻障层18b与导体层20b的上表面。障碍层22的材料包括介电材料，例如氧化硅。障碍层22的形成方法例如是增强型化学气相沉积法。
请参照图1E，移除覆盖在埋入式字线沟渠14的上侧壁USW以及阻障层18b与导体层20b上的障碍层22，以裸露出硬掩模层12的侧壁、埋入式字线沟渠14的上侧壁USW以及阻障层18b与导体层20b的顶面。留下来的障碍层22a覆盖硬掩模层12的顶面。障碍层22a还具有悬突23覆盖硬掩模层12的顶角。悬突23之间的开口24的宽度W2小于埋入式字线沟渠14的宽度W1。
请参照图1F，在衬底10上形成阻障层26。阻障层26可以是单层或是多层，其材料包括金属或是金属合金，例如是钛、氮化钛、钽、氮化钽或其组合。阻障层26可以利用物理气相沉积法，例如是溅镀法来形成。阻障层26包括阻障层26a与阻障层26b。阻障层26a覆盖障碍层22a的顶面与侧壁或进一步覆盖硬掩模层12的侧壁。阻障层26b填入于埋入式字线沟渠14中，且覆盖阻障层18b与导体层20b的上表面。由于障碍层22a的悬突23阻碍(hinder)了阻障层26沉积的方向，使得阻障层26难以形成在埋入式字线沟渠14的上侧壁USW接近阻障层26b处。在埋入式字线沟渠14的上侧壁USW远离阻障层26b处的介电层16的侧壁上仅有极少许或没有阻障层26沉积。在接近阻障层26b处的介电层16的侧壁上没有阻障层26沉积，因此，阻障层26a与阻障层26b彼此分离。阻障层26b的厚度例如是2nm至3nm。
请参照图1G，由于阻障层26a与阻障层26b彼此已分离，因此无须再进行刻蚀工艺来移除埋入式字线沟渠14的上侧壁USW的阻障层26，而可以直接进行后续的沉积工艺。紧接着，在埋入式字线沟渠14之中形成导体层28。导体层28的材料与导体层20不同。在一些实施例中，导体层20为金属或金属合金；导体层28为掺杂的多晶硅。导体层28的底面覆盖且接触阻障层26b，导体层28的侧壁与介电层16接触。导体层28可以经由沉积与回刻蚀掺杂多晶硅层来形成。导体层28例如是10nm至20nm。导体层28与阻障层26a、阻障层18b与导体层20b形成埋入式字线30。阻障层18b与导体层20b共同作为埋入式字线30的第一部分P1；导体层28与阻障层26a共同作为埋入式字线30的第二部分P2。第一部分P1的导体层20b的阻值低于导体层28，且导体层20b通过阻障层18b与介电层16分离。第二部分P2的导体层28与介电层16接触，且通过阻障层26a与导体层20b分离。
请参照图1G，在埋入式字线沟渠14之中形成绝缘层32。绝缘层32的材料例如为氮化硅。绝缘层32的形成方法例如是沉积与回刻蚀绝缘材料层。
请参照图1H，进行平坦化工艺，以移除硬障碍层12以上的障碍层22a、阻障层26a以及绝缘层32。
综上所述，本发明在沉积阻障层之前，先在衬底上形成具有悬突的障碍层，利用悬突的障碍，使得阻障层难以沉积在埋入式字线沟渠的侧壁。因此，在阻障层沉积之后，可以直接进行掺杂多晶硅的沉积工艺。由于无需经由刻蚀工艺，因此可以节省工艺的步骤，且所形成的组件具有高信赖度。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (9)
1.一种动态随机存取存储器的制造方法，其特征在于包括：
于衬底上形成硬掩模层；
于所述硬掩模层与所述衬底中形成开口；
于所述开口的侧壁形成介电层；
于所述开口的下部形成埋入式字线的第一部分；
于所述衬底上形成障碍层，所述障碍层覆盖所述硬掩模层的顶面并且所述障碍层具有悬突，覆盖所述硬掩模层的顶角；
藉由所述悬突的阻碍，于所述衬底上沉积第一阻障层，所述第一阻障层覆盖所述障碍层以及上述第一部分的顶面，裸露出所述开口的侧壁上的所述介电层；以及
于所述开口中形成第一导体层，所述第一导体层覆盖所述第一阻障层的顶面，且所述第一导体层的侧壁与所述介电层接触，
其中于所述开口的下部形成埋入式字线的所述第一部分包括：
于所述开口中形成第二阻障层；以及
于所述开口中形成第二导体层，其中所述第二导体层的材料与所述第一导体层的材料不同。
2.根据权利要求1所述的动态随机存取存储器的制造方法，其中于所述衬底上沉积所述第一阻障层后，紧接着于所述开口中形成所述第一导体层。
3.根据权利要求1所述的动态随机存取存储器的制造方法，其中于所述衬底上沉积所述第一阻障层与于所述开口中形成所述第一导体层的步骤之间，无需进行刻蚀第一阻障层的步骤。
4.根据权利要求1所述的动态随机存取存储器的制造方法，其中于所述衬底上沉积所述第一阻障层的方法包括物理气相沉积法。
5.根据权利要求1所述的动态随机存取存储器的制造方法，其中于所述衬底上形成障碍层的方法包括电浆增强型化学气相沉积法。
6.根据权利要求1所述的动态随机存取存储器的制造方法，更包括于所述开口中填入绝缘层，以覆盖所述第一导体层。
7.根据权利要求1所述的动态随机存取存储器的制造方法，更包括移除所述硬掩模层及其上方的所述障碍层与所述第一阻障层。
8.一种动态随机存取存储器，其特征在于包括：
衬底，所述衬底中具有开口；
于所述开口的侧壁形成介电层；
埋入式字线的第一部分，位于所述开口的下部；以及
埋入式字线的第二部分，位于所述第一部分上，包括：
第一阻障层，位于所述开口中，覆盖所述第一部分的顶面；以及
第一导体层，位于所述开口中，所述第一导体层覆盖所述第一阻障层的顶面，且所述第一导体层的侧壁与所述介电层接触，
其中所述第一部分包括：
第二导体层，位于所述开口中；以及
第二阻障层，位于所述第二导体层与所述介电层之间，其中所述第二导体层的材料与所述第一导体层的材料不同。
9.根据权利要求8所述的动态随机存取存储器，其中所述第一导体层包括金属或金属合金，所述第二导体层包括掺杂多晶硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110295850.9A CN115116961B (zh) | 2021-03-19 | 2021-03-19 | 动态随机存取存储器及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110295850.9A CN115116961B (zh) | 2021-03-19 | 2021-03-19 | 动态随机存取存储器及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115116961A CN115116961A (zh) | 2022-09-27 |
| CN115116961B true CN115116961B (zh) | 2025-01-24 |
Family
ID=83323585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110295850.9A Active CN115116961B (zh) | 2021-03-19 | 2021-03-19 | 动态随机存取存储器及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115116961B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI864481B (zh) * | 2022-11-08 | 2024-12-01 | 南亞科技股份有限公司 | 記憶體結構及其製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103311198A (zh) * | 2012-03-14 | 2013-09-18 | 南亚科技股份有限公司 | 穿硅通孔及其制作方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090321247A1 (en) * | 2004-03-05 | 2009-12-31 | Tokyo Electron Limited | IONIZED PHYSICAL VAPOR DEPOSITION (iPVD) PROCESS |
| US7179748B1 (en) * | 2005-08-02 | 2007-02-20 | Nanya Technology Corporation | Method for forming recesses |
| KR101096223B1 (ko) * | 2009-10-30 | 2011-12-22 | 주식회사 하이닉스반도체 | 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 제조 방법 |
| TWI512902B (zh) * | 2013-04-03 | 2015-12-11 | Winbond Electronics Corp | 埋入式字元線動態隨機存取記憶體及其製造方法 |
| CN104124200A (zh) * | 2013-04-27 | 2014-10-29 | 艾芬维顾问股份有限公司 | 硅穿孔的制造方法 |
| TW201603184A (zh) * | 2014-07-14 | 2016-01-16 | 聯華電子股份有限公司 | 介質孔結構及其形成方法 |
| US9899258B1 (en) * | 2016-09-30 | 2018-02-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal liner overhang reduction and manufacturing method thereof |
| US9972626B1 (en) * | 2017-06-22 | 2018-05-15 | Winbond Electronics Corp. | Dynamic random access memory and method of fabricating the same |
| KR102671273B1 (ko) * | 2019-06-17 | 2024-06-04 | 에스케이하이닉스 주식회사 | 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법 |
| TWI702711B (zh) * | 2019-07-04 | 2020-08-21 | 華邦電子股份有限公司 | 動態隨機存取記憶體及其製造方法 |
-
2021
- 2021-03-19 CN CN202110295850.9A patent/CN115116961B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103311198A (zh) * | 2012-03-14 | 2013-09-18 | 南亚科技股份有限公司 | 穿硅通孔及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN115116961A (zh) | 2022-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8174064B2 (en) | Semiconductor device and method for forming the same | |
| US7247904B2 (en) | Semiconductor device memory cell | |
| CN110299360B (zh) | 半导体结构及其制作方法 | |
| CN103579092B (zh) | 半导体器件及其制造方法 | |
| US20140073128A1 (en) | Manufacturing method for metal line | |
| US20070275555A1 (en) | Method of forming an electrical contact in a semiconductor device using an improved self-aligned contact (SAC) process | |
| US8703606B2 (en) | Method for manufacturing semiconductor device having a wiring structure | |
| CN113013092B (zh) | 半导体结构的形成方法及半导体结构 | |
| JP4338614B2 (ja) | 半導体装置およびその製造方法 | |
| CN115116961B (zh) | 动态随机存取存储器及其制造方法 | |
| TWI809359B (zh) | 動態隨機存取記憶體的製造方法 | |
| WO2025001655A1 (zh) | 半导体结构及其制备方法 | |
| KR101416317B1 (ko) | 반도체 소자의 배선층 형성 방법 | |
| US12193214B2 (en) | Manufacturing method for memory structure | |
| US7557038B2 (en) | Method for fabricating self-aligned contact hole | |
| US11665916B2 (en) | Memory devices and methods for forming the same | |
| US11462548B1 (en) | Semicondcutor device and manufacturing method thereof | |
| CN118943127B (zh) | 堆叠电容结构及其形成方法 | |
| US11482448B2 (en) | Planarization method of a capping insulating layer, a method of forming a semiconductor device using the same, and a semiconductor device formed thereby | |
| TWI512894B (zh) | 金屬內連線結構及其製程 | |
| KR100832018B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20080055162A (ko) | 반도체 소자의 제조방법 | |
| KR20120008337A (ko) | 반도체 소자 및 그 형성 방법 | |
| KR20040000016A (ko) | 반도체 소자의 콘택 형성 방법 | |
| US20070010089A1 (en) | Method of forming bit line of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |