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CN115004377A - 具有带有升高源极/漏极的凹槽式沟道晶体管的存储器外围电路及其形成方法 - Google Patents

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CN115004377A
CN115004377A CN202280001934.XA CN202280001934A CN115004377A CN 115004377 A CN115004377 A CN 115004377A CN 202280001934 A CN202280001934 A CN 202280001934A CN 115004377 A CN115004377 A CN 115004377A
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Abstract

在某些方面中，一种存储器器件包括存储器单元阵列和耦接到存储器单元阵列的多个外围电路。外围电路包括第一外围电路，第一外围电路包括凹槽式沟道晶体管。凹槽式沟道晶体管包括：具有凹槽的阱；凹槽栅极结构，突出到阱的凹槽中并且包括栅极电介质以及栅极电介质上的栅极电极；在栅极电极的侧壁上的间隔体结构；以及由间隔体结构间隔开的源极和漏极。源极和漏极的顶表面从间隔体结构的底表面升高。

Description

具有带有升高源极/漏极的凹槽式沟道晶体管的存储器外围 电路及其形成方法
背景技术
本公开内容涉及半导体器件及其制造方法。
存储器外围电路(例如，页缓冲器电路、驱动电路和输入/输出(I/O)电路)用于促进存储器器件中的存储器单元的操作，所述存储器器件例如NAND和NOR闪存存储器器件、相变存储器(PCM)器件和铁电存储器器件。晶体管(例如，金属氧化物半导体(MOS)晶体管)用于形成外围电路。因此，为了缩小存储器芯片，需要不断的MOS晶体管缩小。
发明内容
在一个方面中，一种存储器器件包括存储器单元阵列和耦接到存储器单元阵列的多个外围电路。外围电路包括第一外围电路，第一外围电路包括凹槽式沟道晶体管。凹槽式沟道晶体管包括：具有凹槽的阱，凹槽栅极结构，突出到阱的凹槽中并且包括栅极电介质以及栅极电介质上的栅极电极；栅极电极的侧壁上的间隔体结构；以及由间隔体结构间隔开的源极和漏极。源极和漏极的顶表面从间隔体结构的底表面升高。
在一些实施方式中，源极和漏极的顶表面与间隔体结构的底表面之间的深度不小于100nm。
在一些实施方式中，深度在100nm与150nm之间。
在一些实施方式中，源极和漏极中的每一个包括在间隔体结构的底表面之上并且与间隔体结构的侧壁接触的升高部分。
在一些实施方式中，升高部分包括单晶硅。
在一些实施方式中，升高部分的第一掺杂浓度高于相应源极或漏极的其余部分的第二掺杂浓度。
在一些实施方式中，第一掺杂浓度和第二掺杂浓度之间的差为至少10倍。
在一些实施方式中，间隔体结构包括与栅极电极的侧壁接触的内间隔体，以及具有与内间隔体不同的材料的外间隔体。
在一些实施方式中，外围电路还包括具有平面晶体管的第二外围电路。在一些实施方式中，平面晶体管包括：阱；平坦栅极结构，平坦栅极结构在阱上并且包括栅极电介质以及栅极电介质上的栅极电极；以及栅极电极的侧壁上的间隔体结构。在一些实施方式中，凹槽式沟道晶体管的间隔体结构的横向尺寸大于平面晶体管的间隔体结构的横向尺寸。
在一些实施方式中，平面晶体管的间隔体结构包括具有与凹槽式沟道晶体管的间隔体结构的内间隔体相同的材料的内间隔体。在一些实施方式中，平面晶体管的间隔体结构不包括外间隔体。
在一些实施方式中，平面晶体管还包括源极和漏极。在一些实施方式中，源极和漏极的顶表面与间隔体结构的底表面共面。
在一些实施方式中，凹槽式沟道晶体管的栅极电介质的厚度大于平面晶体管的栅极电介质的厚度。
在一些实施方式中，第一外围电路包括驱动电路。
在一些实施方式中，第一外围电路耦接到大于3.3V的电压源。
在一些实施方式中，电压源在5V与30V之间。
在另一方面中，一种半导体器件包括衬底、第一晶体管和第二晶体管。第一晶体管包括：在衬底中并且具有凹槽的第一阱；凹槽栅极结构，突出到第一阱的凹槽中并且包括第一栅极电介质以及在第一栅极电介质上的第一栅极电极；在第一栅极电极的侧壁上的第一间隔体结构；以及源极和漏极，源极和漏极第一间隔体结构间隔开并且各自包括在第一间隔体结构的底表面之上并且与第一间隔体结构的侧壁接触的升高部分。第二晶体管包括：在衬底中的第二阱；平坦栅极结构，平坦栅极结构在第二阱上并且包括第二栅极电介质以及在第二栅极电介质上的第二栅极电极；以及在第二栅极电极的侧壁上的第二间隔体结构。第一间隔体结构的横向尺寸大于第二间隔体结构的横向尺寸。
在一些实施方式中，第一栅极电介质的厚度大于第二栅极电介质的厚度。
在一些实施方式中，升高部分的深度不小于100nm。
在一些实施方式中，深度在100nm与150nm之间。
在一些实施方式中，衬底和升高部分包括单晶硅。
在一些实施方式中，第一间隔体结构包括与第一栅极电极的侧壁接触的第一内间隔体，以及具有与第一内间隔体不同的材料的外间隔体。在一些实施方式中，第二间隔体结构包括具有与第一内间隔体相同的材料的第二内间隔体，并且不包括外间隔体。
在又一方面中，提供了一种用于形成半导体器件的方法。在衬底中形成凹槽。在凹槽的侧壁和底表面上形成第一栅极电介质，并且在衬底上形成第二栅极电介质。在第一栅极电介质上形成第一栅极电极，并且在第二栅极电介质上形成第二栅极电极。在衬底之上的第一栅极电极的侧壁上形成第一间隔体结构，并且在第二栅极电极的侧壁上形成第二间隔体结构。第一间隔体结构的横向尺寸大于第二间隔体结构的横向尺寸。在衬底之上并且与第一间隔体结构的侧壁接触地形成升高部分。至少在升高部分中形成第一源极和第一漏极。
在一些实施方式中，为了形成升高部分，从衬底外延生长单晶硅。
在一些实施方式中，升高部分的深度不小于100nm。
在一些实施方式中，深度在100nm与150nm之间。
在一些实施方式中，为了形成第一间隔体结构和第二间隔体结构，形成与第一栅极电极的侧壁接触的第一内间隔体，并且形成与第二栅极电极的侧壁接触的第二内间隔体，形成与第一内间隔体的侧壁接触的第一外间隔体，并且形成与第二内间隔体的侧壁接触的第二外间隔体，并且去除第二外间隔体。
在一些实施方式中，为了形成第一源极和第一漏极，至少掺杂升高部分。
在一些实施方式中，为了至少掺杂升高部分，将掺杂剂掺杂到升高部分中，并且对掺杂剂进行局部退火。
在一些实施方式中，在衬底中形成第一阱和第二阱，使得凹槽在第一阱中，并且第二栅极电介质在第二阱上。在一些实施方式中，在第二阱中形成第二源极和第二漏极。
在一些实施方式中，在升高部分和第一阱中形成第一源极和第一漏极。
附图说明
并入本文并且形成说明书一部分的附图示出了本公开内容的各方面，并且附图与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够制成和使用本公开内容。
图1示出了根据本公开内容的一些方面的具有存储器单元阵列和外围电路的示例性存储器器件的示意图。
图2示出了根据本公开内容的一些方面的图1中的存储器器件的示例性外围电路的框图。
图3示出了根据本公开内容的一些方面的提供有各种电压的外围电路的框图
图4示出了根据本公开内容的一些方面的示例性平面晶体管的截面的平面图和侧视图。
图5示出了根据本公开内容的一些方面的示例性凹槽式沟道晶体管的截面的平面图和侧视图。
图6A示出了根据本公开内容的一些方面的示例性凹槽式沟道晶体管的截面的侧视图。
图6B示出了根据本公开内容的一些方面的另一示例性凹槽式沟道晶体管的截面的侧视图。
图6C示出了根据本公开内容的一些方面的又一示例性凹槽式沟道晶体管的截面的侧视图。
图7A示出了根据本公开内容的一些方面的图6B中的凹槽式沟道晶体管的示例性源极/漏极结轮廓。
图7B示出了根据本公开内容的一些方面的图6C中的凹槽式沟道晶体管的另一示例性源极/漏极结轮廓。
图8示出了根据本公开内容的一些方面的具有凹槽式沟道晶体管和平面晶体管的示例性半导体器件的截面的侧视图。
图9A-9K示出了根据本公开内容的一些方面的用于形成具有凹槽式沟道晶体管和平面晶体管的示例性半导体器件的制造工艺。
图10示出了根据本公开内容的一些方面的用于形成具有凹槽式沟道晶体管和平面晶体管的半导体器件的示例性方法的流程图。
图11示出了根据本公开内容的一些方面的用于形成具有凹槽式沟道晶体管和平面晶体管的半导体器件的另一示例性方法的流程图。
将参考附图描述本公开内容。
具体实施方式
尽管讨论了具体的配置和布置，但是应当理解，这样做仅仅是出于说明的目的。这样，在不脱离本公开内容的范围的情况下，可以使用其他配置和布置。此外，本公开内容也可以用于各种其他应用。如本公开内容中描述的功能和结构特征可以彼此组合、调整和修改，并且以在附图中未具体描绘的方式，使得这些组合、调整和修改在本公开内容的范围内。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
应当容易理解，在本公开内容中的“在…上”、“在…之上”和“在…上方”的含义应该以最广泛的方式来解释，使得“在…上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“在…之上”或“在…上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括“在某物之上”或“在某物上方”并且其间不具中间特征或层(即，直接在某物上)的含义。
此外，诸如“在…下面”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语在本文中为了便于描述可以用于描述一个元件或特征与(一个或多个)另一元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了图中描绘的取向之外的在器件使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向下)，并且本文所用的空间相对描述词也可以被相应地解释。。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅，锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所用，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层结构或上层结构上方延伸，或者可以具有小于下层结构或上层结构的范围的范围。此外，层可以是同质或非同质的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于处于连续结构的顶表面与底表面之间的或处于连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其之上和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或垂直互连通路(过孔)触点)以及一个或多个电介质层。
随着诸如NAND和NOR闪存存储器器件、PCM器件和铁电存储器器件的存储器器件的发展，更多的存储器单元需要更多的外围电路(以及形成外围电路的部件，例如晶体管)来操作存储器器件。例如，页缓冲器电路的数量和/或大小需要增加以与增加的存储器单元的数量匹配。在另一示例中，字线驱动器或位线驱动器中的驱动电路的数量与一些存储器器件中的字线或位线的数量成比例。此外，在其中存储器单元阵列和外围电路制造在不同的衬底上并且键合在一起的一些3D存储器器件中，外围电路面积的不断增加使得其成为减小总芯片尺寸的瓶颈，因为可以通过增加层级数而不是增加平面尺寸来垂直地增大存储器单元阵列。
因此，期望在外围电路及其晶体管的数量的增加的情况下减小由存储器器件的外围电路占据的平面面积。然而，遵循用于逻辑器件的先进互补金属氧化物半导体(CMOS)技术节点趋势，缩小外围电路的晶体管尺寸将导致显著的成本增加，以及由于器件沟道泄漏和热载流子注入(HCI，hot carrier injection)可靠性限制而导致的更高泄漏电流(也称为截止状态电流Ioff)，这对于存储器器件是不期望的。
此外，因为一些存储器器件(例如NAND和NOR闪存储器件)在某些存储器操作(例如写入和擦除)中需要相对高的电压(例如，高于5V)，所以与逻辑器件(其可以随着CMOS技术节点的进步而降低其工作电压)不同，不能降低提供到存储器外围电路的电压。因此，通过遵循发展CMOS技术节点的趋势(如普通逻辑器件)来缩小存储器外围电路尺寸变得不可行。
一种减小外围电路尺寸的方法是通过栅极宽度和长度的缩小来缩小晶体管面积，然而，这可能导致沟道泄漏退化，由此限制器件面积的缩小百分比。因此，在不牺牲太多性能的情况下减少存储器器件中的外围电路已变得越来越具有挑战性。
为了解决上述问题中的一个或多个，本公开内容引入了一种解决方案，其中在形成存储器器件中的外围电路中的一些外围电路时凹槽式沟道晶体管(RCT，recessedchannel transistor)代替了平面晶体管。即，外围电路可以具有混合型晶体管(凹槽式沟道晶体管和平面晶体管两者)，这可以平衡器件尺寸缩小和性能退化。在一些实施方式中，在一些外围电路(例如，字线驱动器或位线驱动器中的驱动电路)中工作在相对高电压(例如，高于3.3V)的晶体管是凹槽式沟道晶体管，以便在使用不太先进的技术节点(例如，55nm及以上)的同时减小晶体管尺寸。
凹槽栅极晶体管的一个缺点是由于凹槽栅极结构突出到衬底中的阱中而导致从较大栅极到源极/漏极重叠和耗尽区(也称为扩展栅控二极管)的较大栅极感应漏极泄漏(GIDL，gate-induced drain leakage)电流。此外，GIDL泄漏电流会随着凹槽栅极晶体管的栅极电压的增加而增加，对于在某些外围电路(例如，驱动电路)中工作在相对高电压(例如，高于3.3V)的凹槽栅极晶体管来说，这成为更严重的问题。本公开内容还引入了各种解决方案，以进一步解决与存储器外围电路中凹槽栅极晶体管相关联的GIDL电流增加的问题。
与本公开内容的范围一致，在一些实施方式中，凹槽栅极晶体管的源极/漏极的顶表面从衬底的顶表面(即，间隔体结构的底表面)升高，以减小耗尽区(即，栅极到源极/漏极重叠区)以及源极/漏极和阱结中的电场，由此减弱GIDL效应。由于在衬底的顶表面下方的浅结深度，源极/漏极的升高部分可以进一步缩小晶体管尺寸，例如沟道长度。
与本公开内容的范围一致，在一些实施方式中，应用高-低源极/漏极掺杂方案以使GIDL电流生成降到最小，同时维持存储器单元的可接受的驱动电流。高-低源极/漏极掺杂方案可以在源极/漏极中形成两个区域：第一区域，其具有深结轮廓和较低的掺杂浓度，用于降低源极/漏极和阱二极管区域中的电场；以及第二区域，其具有浅结轮廓和较高的掺杂浓度，用于改进接触电阻和串联电阻，以便维持驱动电流和击穿电压。
图1示出了根据本公开内容的一些方面的具有存储器单元阵列101和外围电路102的示例性存储器器件100的示意图。存储器器件100可以包括存储器单元阵列101和耦接到存储器单元阵列101的外围电路102。存储器单元阵列101可以是任何合适的存储器单元阵列，其中每个存储器单元108可以是NAND闪存存储器单元、NOR闪存存储器单元、PCM单元、铁电存储器单元、动态随机存取存储器(DRAM，dynamic random-access memory)单元、静态随机存取存储器(SRAM，static random access memory)单元、电阻存储器单元、磁存储器单元阵列、自旋转移矩(STT，spin transfer torque)存储器单元阵列(仅举几个示例)或其任何组合。如图1所示，存储器单元108可以布置在具有行和列的二维(2D)阵列中。存储器器件100可以包括耦接外围电路102与存储器单元阵列101以用于控制位于相同行中的存储器单元108的字线104，以及耦接外围电路102与存储器单元阵列101以用于控制位于相同列中的存储器单元108的位线106。即，每条字线104耦接到相应行的存储器单元108，并且每条位线耦接到相应列的存储器单元108。
外围电路102(也称为控制和读出电路)可以包括用于促进存储器单元阵列101的操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路102可以包括页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器或位线驱动器)、I/O电路、电荷泵、电流或电压参考、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。外围电路102可以包括使用MOS技术形成的各种类型的外围电路。例如，图2示出了一些示例性外围电路102，其包括页缓冲器204、列解码器/位线驱动器206、行解码器/字线驱动器208、电压发生器210、控制逻辑212、寄存器214、接口(I/F)216和数据总线218。应当理解，在一些示例中，也可以包括附加的外围电路102。
页缓冲器204可以被配置为根据控制逻辑212的控制信号来缓冲从存储器单元阵列101读取的数据或写入到其中的数据。行解码器/字线驱动器208可以被配置为驱动存储器单元阵列101。例如，行解码器/字线驱动器208可以使用从电压发生器210生成的字线电压来驱动耦接到选定字线104的存储器单元108。列解码器/位线驱动器206可以被配置为由控制逻辑212控制，并且通过施加从电压发生器210生成的位线电压来选择一列或多列的存储器单元108。例如，列解码器/位线驱动器206可以施加列信号，以用于从页缓冲器204选择要在读取操作中输出的多条数据的集合。
控制逻辑212可以耦接到每个外围电路102并且被配置为控制外围电路102的操作。寄存器214可以耦接到控制逻辑212，并且包括用于存储状态信息、命令操作码(OP码)和用于控制每个外围电路102的操作的命令地址的状态寄存器、命令寄存器和地址寄存器。
接口216可以耦接到控制逻辑212并且被配置为将存储器单元阵列101与存储器控制器(未示出)接口连接。在一些实施方式中，接口216充当控制缓冲器，以将从存储器控制器和/或主机(未示出)接收的控制命令缓冲并中继到控制逻辑212，并且将从控制逻辑212接收的状态信息缓冲并中继到存储器控制器和/或主机。接口216还可以经由数据总线218耦接到页缓冲器204和列解码器/位线驱动器206，并且充当I/O接口和数据缓冲器，以将从存储器控制器和/或主机接收的写入数据缓冲并中继到页缓冲器204，并且将来自页缓冲器204的读取数据缓冲并中继到存储器控制器和/或主机。在一些实施方式中，接口216和数据总线218是外围电路102的I/O电路的部分。
电压发生器210可以被配置为由控制逻辑212控制并且生成待供应到存储器单元阵列101的字线电压(例如，读取电压、写入电压等)和位线电压。在一些实施方式中，电压发生器210是电压源的一部分，所述电压源提供处于不同外围电路102的各种电平的电压，如下文详细描述的。与本公开内容的范围一致，在一些实施方式中，由电压发生器210提供到(例如)行解码器/字线驱动器208、列解码器/位线驱动器206和页缓冲器204的电压高于足以执行存储器操作的某些电平。例如，提供到页缓冲器204中的页缓冲器电路和/或控制逻辑212中的逻辑电路的电压可以在1.3V与5V之间，例如3.3V，并且提供到行解码器/字线驱动器208和/或列解码器/位线驱动器206中的驱动电路的电压可以在5V与30V之间。
不同于逻辑器件(例如，微处理器)，存储器器件(例如，NAND或NOR闪存存储器)需要将宽范围的电压供应到不同存储器外围电路。例如，图3示出了根据本公开内容的一些方面的提供有各种电压的外围电路的框图。在一些实施方式中，存储器器件(例如，存储器器件100)包括低低电压(LLV，low low voltage)源301、低电压(LV，low voltage)源303和高电压(HV，high voltage)源305，其中的每一个都被配置为提供处于相应电平(Vdd1、Vdd2或Vdd3)的电压。例如，Vdd3＞Vdd2＞Vdd1。每个电压源301、303或305可以从外部电源(例如，电池)接收处于合适电平的电压输入。每个电压源301、303或305还可以包括电压转换器和/或电压调节器，以将外部电压输入转换为相应电平(Vdd1、Vdd2或Vdd3)并且维持并通过对应电力轨输出相应电平(Vdd1、Vdd2或Vdd3)处的电压。在一些实施方式中，存储器器件100的电压发生器210是电压源301、303和305的部分。
在一些实施方式中，LLV源301被配置为提供低于1.3V的电压，例如在0.9V与1.2V之间的电压(例如，0.9V、0.95V、1V、1.05V、1.1V、1.15V、1.2V、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。在一个示例中，电压为1.2V。在一些实施方式中，LV源303被配置为提供1.3V与3.3V之间的电压(例如，1.3V、1.4V、1.5V、1.6V、1.7V、1.8V、1.9V、2V、2.1V、2.2V、2.3V、2.4V、2.5V、2.6V、2.7V、2.8V、2.9V、3V、3.1V、3.2V、3.3V、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。在一个示例中，电压为3.3V。在一些实施方式中，HV源305被配置为提供大于3.3V的电压，例如在5V与30V之间的电压(例如，5V、6V、7V、8V、9V、10V、11V、12V、13V、14V、15V、16V、17V、18V、19V、20V、21V、22V、23V、24V、25V、26V、27V、28V、29V、30V，由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。应当理解，上面关于HV源305、LV源303和LLV源301描述的电压范围是为了说明性目的而非限制性的，并且HV源305、LV源303和LLV源301可以提供任何其他合适的电压范围。
基于其合适的电压电平(Vdd1、Vdd2或Vdd3)，存储器外围电路(例如，外围电路102)可以分类为LLV电路302、LV电路304和HV电路306，它们可以分别耦接到LLV源301、LV源303和HV源305。在一些实施方式中，HV电路306包括一个或多个驱动电路，驱动电路通过字线104和位线106耦接到存储器单元阵列101并且被配置为在执行存储器操作(例如，读取、写入或擦除)时通过将处于合适电平的电压施加到字线104和位线106来驱动存储器单元阵列101。在一个示例中，HV电路306可以包括字线驱动电路(例如，在行解码器/字线驱动器208中)，字线驱动电路耦接到字线104并且在写入操作期间将在例如5V与30V范围内的写入电压施加到字线104。在另一示例中，HV电路306可以包括位线驱动电路(例如，在列解码器/位线驱动器206中)，位线驱动电路耦接到位线106并且在擦除操作期间将在例如5V与30V的范围内的擦除电压施加到位线106。在一些实施方式中，LV电路304包括页缓冲器电路(例如，在页缓冲器204的锁存器中)并且被配置为缓冲从存储器单元阵列101读取或写入到其的数据。例如，页缓冲器204可以由LV源303提供例如3.3V的电压。LV电路304还可以包括逻辑电路(例如，在控制逻辑212中)。在一些实施方式中，LLV电路302包括被配置为将存储器单元阵列101与存储器控制器接口连接的I/O电路(例如，在接口216和/或数据总线218中)。例如，I/O电路可以由LLV源301提供例如1.2V的电压。
与本公开内容的范围一致，在一些实施方式中，HV电路306(例如，行解码器/字线驱动器208和列解码器/位线驱动器206中的驱动电路)具有凹槽式沟道晶体管而非平面晶体管，以便在维持相当或甚至更好的器件泄漏性能的同时缩小器件大小。LLV电路302(例如接口216和数据总线218中的I/O电路)仍然可以具有平面晶体管，因为平面晶体管可以提供比凹槽式沟道晶体管更高的操作速度，这是需要频繁与外部器件通信的I/O电路的期望特征。LV电路304(例如页缓冲器204中的页缓冲器电路和控制逻辑212中的逻辑电路)可以具有凹槽式沟道晶体管、平面晶体管或其组合。例如，图4示出了根据本公开内容的一些方面的示例性平面晶体管的截面的平面图和侧视图，并且图5示出了根据本公开内容的一些方面的示例性凹槽式沟道晶体管的截面的平面图和侧视图。
如图4所示，对于平面晶体管，有效沟道长度Leff与栅极长度L相同，而在图5中，对于凹槽式沟道晶体管，有效沟道长度Leff＝Lb+2Ld-2xj，其中Lb表示栅极结构的底部处的突出到衬底中的栅极长度，Ld表示栅极结构的突出到衬底中的深度(如果斜率不是90度，则为了更好的精度而考虑斜率)，并且xj表示源极/漏极的结深度。对于平面晶体管，器件面积的减小可以通过减小栅极长度L(以及在一些情况下还有栅极宽度W)来实现，这进而减小了有效沟道长度。结果，可能降低沟道泄漏。相反，对于凹槽式沟道晶体管，器件面积的减小(例如，通过减小栅极长度L)可能由于Ld的增加而不会减小有效沟道长度Leff。此外，由于凹槽栅极结构的突出形状和所得到的U形沟道，可以实现更好的栅极控制。因此，可以减小器件面积，同时保持相当的或甚至更好的器件泄漏性能。
然而，比较图4和图5，在凹槽式栅极晶体管中凹槽栅极结构进入衬底中的突出形状可以导致在栅极结构下形成延长的栅控二极管D(即，具有不同类型的掺杂剂的源极/漏极和阱之间的结)。即，耗尽区域可以形成在栅极到源极/漏极重叠区域处，在该重叠区域处，源极/漏极与凹槽栅极结构的弯曲栅极电介质接触。高电场可以形成在耗尽区域中，由此生成高GIDL泄漏电流，它是HV电路306中的凹槽式沟道晶体管的泄漏电流的主要分量。为了减弱尤其是HV电路306中的凹槽式沟道晶体管的延长的栅控二极管D处的GIDL效应，并且减小所产生的GIDL泄漏电流，在下文的图6A-6C中提供并且描述具有改进设计的各种凹槽式沟道晶体管601、603和605。
如图6A所示，半导体器件600可以包括衬底602上的凹槽式沟道晶体管601，衬底602可以包括硅(例如，单晶硅、c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI，silicon on insulator)或任何其他合适的材料。半导体器件600还可以包括在衬底602中和相邻的凹槽式沟道晶体管601之间的隔离606(例如浅沟槽隔离(STI))以减少电流泄漏。如图6A所示，隔离606的顶表面可以与衬底602的顶表面共面。隔离606可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高介电常数(高k)电介质(例如，氧化铝、氧化铪、氧化锆等)。在一些实施方式中，高k电介质材料包括具有高于氮化硅的介电常数或k值的介电常数或k值(k>7)的任何电介质。在一些实施方式中，隔离606包括氧化硅。
注意，在图6A中添加了x轴和y轴，以进一步示出半导体器件600中的部件的空间关系。衬底602包括在x方向(横向方向或宽度方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，当衬底(例如，衬底602)在y方向上定位在半导体器件(例如，半导体器件600)的最低平面中时，在y方向(垂直方向或厚度方向)上相对于半导体器件的衬底确定半导体器件的一个部件(例如，层或器件)是在另一部件(例如，层或器件)“上”、“之上”还是“下方”。在本公开内容全文中应用了用于描述空间关系的相同概念。
如图6A所示，在一些实施方式中，凹槽式沟道晶体管601可以包括在衬底602中并且具有凹槽的阱604。阱604可以掺杂有任何合适的P型掺杂剂(例如，硼(B)或镓(Ga))，或者任何合适的N型掺杂剂(例如，磷(P)或砷(As))。应当理解，图6A中的阱604仅用于说明性目的。取决于衬底602的掺杂类型，阱604可以被省略或者在衬底602中具有不同的范围和限制。凹槽式沟道晶体管601还可以包括凹槽栅极结构608，凹槽栅极结构608突出到衬底602中的阱604的凹槽中。即，凹槽栅极结构608在侧视图中可以具有两个部分：在衬底602的顶表面下方的突出部分和在衬底602的顶表面之上的平坦部分。如上参考图5所述，凹槽栅极结构608的突出部分的深度和斜率决定Ld，Ld进而影响凹槽式沟道晶体管601的有效沟道长度Leff。在一些实施方式中，凹槽栅极结构608的突出部分的深度(即凹槽栅极结构608突出到衬底601中的深度)在50nm与100nm之间(例如，50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm、100nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。
在一些实施方式中，凹槽栅极结构608包括弯曲栅极电介质610和弯曲栅极电介质610上的凹槽栅极电极612。如图6A所示，根据一些实施方式，凹槽形成在衬底602的其中形成凹槽式沟道晶体管601的区域中。凹槽可以被阱604围绕。即，可以从顶表面去除衬底602的其中形成阱604的部分以形成凹槽，如下文关于制造工艺详细描述的。在一些实施方式中，凹槽的深度与凹槽栅极结构608的突出部分的深度相同并且在50nm与100nm之间(例如，50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm、100nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。
弯曲栅极电介质610可以形成在凹槽的侧壁和底表面上。结果，根据一些实施方式，弯曲栅极电介质610在侧视图中具有弯曲形状，其遵循凹槽的侧壁和底部形状。弯曲栅极电介质610可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施方式中，弯曲栅极电介质610包括氧化硅，即，弯曲栅极氧化物。根据一些实施方式，凹槽栅极电极612在弯曲栅极电介质610之上并且与弯曲栅极电介质610接触。如图6A所示，凹槽栅极电极612在侧视图中也可以包括两个部分：在衬底602的顶表面下方的突出部分和在衬底602的顶表面之上的平坦部分。即，衬底602中的凹槽可以用弯曲栅极电介质610和凹槽栅极电极612的突出部分填充。凹槽栅极电极612可以包括任何合适的导电材料，例如掺杂的多晶硅、金属(例如钨、铜、铝等)、金属化合物(例如氮化钛、氮化钽等)或硅化物。在一些实施方式中，凹槽栅极电极612包括掺杂的多晶硅，即凹槽栅极多晶硅。
在一些实施方式中，凹槽式沟道晶体管601还包括在凹槽栅极电极612的平坦部分的侧壁上的(即在衬底602之上的部分的侧壁上的)间隔体结构614。即，间隔体结构614的侧壁可以与凹槽栅极电极612的侧壁接触。如图6A所示，根据一些实施方式，间隔体结构614也形成在衬底602的顶表面上。即，间隔体结构614的底表面可以与衬底602的顶表面以及隔离606的顶表面共面。因此，间隔体结构614的底表面、隔离606的顶表面和衬底602的顶表面在本文中可以指相同的平面。在一些实施方式中，间隔体结构614包括与凹槽栅极电极612的侧壁接触的内间隔体616、以及与内间隔体616的侧壁接触的外间隔体618。即，间隔体结构614可以包括横向设置的多个间隔体(例如，内间隔体616和外间隔体618)。间隔体616和618可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施方式中，外间隔体618具有与内间隔体616不同的材料。在一个示例中，内间隔体616包括氧化硅，并且外间隔体618包括氮化硅。在另一示例中，内间隔体616包括氮化硅，并且外间隔体618包括氧化硅。应当理解，在一些示例中，间隔体结构614可以包括单个间隔体或多于两个间隔体。
凹槽式沟道晶体管601还可以包括由间隔体结构614和凹槽栅极结构608间隔开的一对源极620和漏极620(本文也称为源极/漏极620)。源极和漏极620可以用任何合适的P型掺杂剂(例如B或Ga)或任何合适的N型掺杂剂(例如P或Ar)掺杂。源极/漏极620的掺杂剂类型可以不同于阱604的掺杂剂类型。如图6A所示，源极/漏极620的顶表面从间隔体结构614的底表面(即，衬底602的顶表面)升高。即，不同于传统平坦源极/漏极，根据一些实施方式，凹槽式沟道晶体管601的源极/漏极620是具有在间隔体结构614的底表面(即，衬底602的顶表面)之上的升高部分622以及在间隔体结构614的底表面(即，衬底602的顶表面)下方的平坦部分624的升高的源极/漏极。例如，源极/漏极620的升高部分622可以在间隔体结构614的底表面之上并且与间隔体结构614的侧壁接触。然而，如图6A所示，根据一些实施方式，源极/漏极620的升高部分622没有延伸以覆盖隔离606。即，可以使用选择性外延生长在隔离606和间隔体结构614之间自对准升高部分622，如下面关于制造工艺详细描述的。
在一些实施方式中，升高部分622具有与衬底602相同的材料，例如当衬底602是硅衬底时为单晶硅。作为源极/漏极620的部分，升高部分622和平坦部分624可以以相同或不同的掺杂浓度掺杂相同类型的掺杂剂。升高部分622的深度(即，源极/漏极620的顶表面和间隔体结构614的底表面之间的深度)不小于100nm。在一些实施方式中，深度在100nm与150nm之间(例如，100nm、110nm、120nm、130nm、140nm、150nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。如图6A所示，在一些实施方式中，凹槽栅极结构608在源极/漏极620下方突出。即，凹槽栅极结构608的下端可以低于源极/漏极620的平坦部分624的下端。
通过将源极/漏极620的顶表面升高到衬底602的顶表面之上，可以减小栅极到源极/漏极的重叠区域(即，延长的栅控二极管)(与图5相比)，这进而减小了耗尽区的电场。结果，通过在凹槽式沟道晶体管601中形成升高的源极/漏极620的升高部分622，可以减小GIDL漏电流，而不减小驱动电流(Ids)。此外，通过将源极/漏极620的顶表面升高到衬底602的顶表面之上，可以进一步减小凹槽栅极结构608的栅极长度Lb，同时维持与上面参考图5所述的凹槽式沟道晶体管601相同的有效沟道长度Leff。
应当理解，凹槽式沟道晶体管601可以包括图6A中未示出的附加部件或与其耦接，例如附加电介质层或触点(例如，源极和漏极触点)。
另一种降低耗尽区处的电场(其导致GIDL漏电流)的方法是降低与栅极结构(例如，栅极电介质)重叠的源极/漏极的部分的掺杂浓度。例如，图6B示出了另一凹槽式沟道晶体管603。与图6A中的凹槽式沟道晶体管601不同，图6B中的凹槽式沟道晶体管603包括平坦的源极/漏极626，源极/漏极626各自包括具有不同掺杂浓度的两个区域628和630。为了便于描述，下面不再描述凹槽式沟道晶体管603和601的相同部件。
凹槽式沟道晶体管603可以包括由凹槽栅极结构608间隔开的源极626和漏极626(本文也称为源极/漏极626)。根据一些实施方式，源极/漏极626是平坦的源极/漏极，即，其顶表面与间隔体结构614的底表面(衬底602的顶表面)共面。如图6B所示，源极/漏极626可以包括与凹槽栅极结构608的弯曲栅极电介质610接触的低掺杂区域628，以及具有比低掺杂区域628高的掺杂浓度的高掺杂区域630。根据一些实施方式，源极/漏极626的高掺杂区域630和低掺杂区域628之间的掺杂浓度差至少是10倍。在一些实施方式中，低掺杂区域628的掺杂浓度在1018/cm3和1019/cm3之间(例如，1018/cm3、2×1018/cm3、3×1018/cm3、4×1018/cm3、5×1018/cm3、6×1018/cm3、7×1018/cm3、8×1018/cm3、9×1018/cm3、1019/cm3、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。在一些实施方式中，高掺杂区域630的掺杂浓度为至少1020/cm3，例如在1020/cm3与1021/cm3之间(例如，1020/cm3、2×1020/cm3、3×1020/cm3、4×1020/cm3、5×1020/cm3、6×1020/cm3、7×1020/cm3、8×1020/cm3、9×1020/cm3、1021/cm3、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。
如图6B所示，除了不同的掺杂浓度之外，源极/漏极626的高掺杂区域630和低掺杂区域628也可以具有不同的结轮廓。例如，图7A示出了根据本公开内容的一些方面的图6B中的凹槽式沟道晶体管603的示例性源极/漏极结轮廓。在一些实施方式中，低掺杂区域628具有深结轮廓，而高掺杂区域630具有浅结轮廓。例如，低掺杂区域628的厚度(从衬底602的顶表面测量)大于高掺杂区域630的厚度。在一些实施方式中，低掺杂区域628的厚度大于200nm。例如，低掺杂区域628的厚度可以在200nm与400nm之间(例如，200nm、210nm、220nm、230nm、240nm、250nm、260nm、270nm、280nm、290nm、300nm、310nm、320nm、330nm、340nm、350nm、360nm、370nm、380nm、390nm、400nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。在一些实施方式中，高掺杂区域630的厚度小于100nm。例如，高掺杂区域630的厚度可以在50nm与100nm之间(例如，50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm、100nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。
如图6B和7A所示，低掺杂区域628的深结轮廓可以确保具有相对低掺杂浓度的源极/漏极626的低掺杂区域628与弯曲栅极电介质610接触，使得在延长的栅控二极管的耗尽区域处的掺杂浓度相对低。结果，可以减小电场和产生的GIDL泄漏电流。在另一侧，高掺杂区域630的浅结轮廓可以确保具有相对高掺杂浓度的源极/漏极626的高掺杂区域630与弯曲栅极电介质610间隔开，以将高掺杂浓度对耗尽区处的电场的影响降到最低。此外，高掺杂区域630可以形成在衬底602的顶表面处，使得凹槽式沟道晶体管603的源极/漏极触点(未示出)可以与高掺杂区域630接触，而不与低掺杂区域628接触。结果，可以维持源极/漏极触点与源极/漏极626之间的接触电阻以及源极/漏极626的串联电阻，同时降低延长的栅控二极管的耗尽区域的掺杂浓度。因此，可以维持凹槽式沟道晶体管603的驱动电流和击穿电压，同时减少GIDL泄漏电流。如以下关于制造工艺详细描述的，可以通过高-低掺杂方案来实现在源极/漏极626中形成高掺杂区域630和低掺杂区域628。
应当理解，在一些示例中，凹槽式沟道晶体管的升高的源极/漏极也可以具有高掺杂区域和低掺杂区域以进一步减小延长的栅控二极管处的GIDL效应。例如，图6C示出了具有升高的源极/漏极632的凹槽式沟道晶体管605，每个升高的源极/漏极632包括升高部分622和平坦部分634。与图6A中的凹槽式沟道晶体管601的升高的源极/漏极620(其在升高部分622和平坦部分624中具有相同的掺杂浓度)不同，图6C中的凹槽式沟道晶体管605的升高的源极/漏极632的与凹槽栅极结构608的弯曲栅极电介质610接触的平坦部分634可以具有相对低的掺杂浓度(类似于图6B中的低掺杂区域628)，以进一步减小在延长的栅控二极管的耗尽区域处的GIDL效应。为了便于描述，下面不再描述凹槽式沟道晶体管605、603和601的相同部件。
在一些实施方式中，升高部分622的掺杂浓度高于源极/漏极632的平坦部分634的掺杂浓度。应当理解，高掺杂区域630和低掺杂区域628可以不分别与升高部分622和平坦部分634精确地匹配。例如，如图7B所示，高掺杂区域630可以延伸超过升高部分622进入平坦部分634中。即，升高部分622可以用高掺杂区域630完全填充，并且平坦部分634可以包括低掺杂区域628和部分高掺杂区域630。尽管未示出，但还应当理解，在一些示例中，高掺杂区域630可以不完全填充升高部分622，使得升高部分622可以包括高掺杂区域630和低掺杂区域628的部分，而平坦部分634可以用低掺杂区域628完全填充。然而，根据一些实施方式，高掺杂区域630至少在源极/漏极632的升高部分622中。
与本公开内容的范围一致，凹槽式沟道晶体管和平面晶体管可以一起用于存储器外围电路，例如，用于工作在不同电压的不同外围电路(例如，HV电路306、LV电路304和LLV电路302)。例如，图8示出了根据本公开内容的一些方面的具有凹槽式沟道晶体管802和平面晶体管804的示例性半导体器件800的截面的侧视图。半导体器件800可以包括本文公开的存储器外围电路(例如，外围电路102)。在一些实施方式中，凹槽式沟道晶体管802是HV电路306(例如，驱动电路)的部分，并且平面晶体管804是LLV电路302(例如，I/O电路)的部分。应当理解，LV电路304(例如，页缓冲器电路和逻辑电路)可以包括凹槽式沟道晶体管802、平面晶体管804或其任何组合。还应当理解，半导体器件800不限于存储器器件的外围电路，并且可以包括具有混合型凹槽式沟道晶体管802和平面晶体管804的任何半导体器件。
每个凹槽式沟道晶体管802或平面晶体管804可以是衬底801上的MOS场效应晶体管(MOSFET)，衬底801可以包括硅(例如，单晶硅、c-Si)、SiGe、GaAs、Ge、SOI或任何其他合适的材料。半导体器件800可以包括在衬底801中以及在相邻的凹槽式沟道晶体管802与平面晶体管804之间的隔离803(例如STI)，以减少电流泄漏。如图8所示，在一些实施方式中，凹槽式沟道晶体管802和平面晶体管804通过互补MOS(CMOS)技术形成，并且包括成对的相邻P型晶体管(例如，PMOS)和N型晶体管(NMOS)。
P型凹槽式沟道晶体管806可以包括在衬底801中并且具有凹槽的N阱814，并且N型凹槽式沟道晶体管807可以包括在衬底801中并且具有凹槽的P阱815。P阱815可以掺杂有任何合适的P型掺杂剂，例如B或Ga，并且N阱814可以掺杂有任何合适的N型掺杂剂，例如P或As。应当理解，图8中的阱814和815仅用于说明性目的。取决于衬底801的掺杂类型，N阱814或P阱815可以被省略或在衬底801中具有不同的范围和限制。每个凹槽式沟道晶体管802还可以包括凹槽栅极结构819，凹槽栅极结构819突出到衬底801中的阱814或815的凹槽中。例如，P型凹槽式沟道晶体管806的凹槽栅极结构819可以突出到N阱814的凹槽中，并且N型凹槽式沟道晶体管807的凹槽栅极结构819可以突出到P阱815的凹槽中。
在一些实施方式中，凹槽栅极结构819包括弯曲栅极电介质818和弯曲栅极电介质818上的凹槽栅极电极816。如图8所示，根据一些实施方式，凹槽形成在衬底801的其中形成凹槽式沟道晶体管802的区域中。每个凹槽可以被N阱814或P阱815围绕。弯曲栅极电介质818可以形成在每个凹槽的侧壁和底表面上。结果，根据一些实施方式，弯曲栅极电介质818在侧视图中具有弯曲形状，其遵循凹槽的侧壁和底部形状。在一些实施方式中，弯曲栅极电介质818包括氧化硅，即，弯曲栅极氧化物。根据一些实施方式，凹槽栅极电极816在弯曲栅极电介质818之上并且与其接触。如图8所示，凹槽栅极电极816在侧视图中也可以包括两个部分：在衬底801的顶表面下方的突出部分和在衬底801的顶表面之上的平坦部分。在一些实施方式中，凹槽栅极电极816包括掺杂的多晶硅，即，凹槽栅极多晶硅。
在一些实施方式中，每个凹槽式沟道晶体管802还包括在凹槽栅极电极816的平坦部分的侧壁上的(即，在衬底801之上的部分的侧壁上的)间隔体结构820。间隔体结构820可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施方式中，每个间隔体结构820包括多个间隔体，例如具有不同电介质材料的内间隔体和外间隔体。
如图8所示，每个凹槽式沟道晶体管802还可以包括由凹槽栅极结构819和间隔体结构820分隔开的一对源极和漏极。例如，P型凹槽式沟道晶体管806可以包括N阱814中的P型源极832和P型漏极832。类似地，N型凹槽式沟道晶体管807可以包括P阱815中的N型源极833和N型漏极833。P型源极和漏极832可以掺杂有任何合适的P型掺杂剂(例如，B或Ga)，并且N型源极和漏极833可以掺杂有任何合适的N型掺杂剂(例如，P或Ar)。与本公开内容的范围一致，凹槽式沟道晶体管802的源极/漏极832或833可以是升高的源极/漏极620、具有高掺杂区域和低掺杂区域的平坦源极/漏极626、具有高掺杂区域和低掺杂区域的升高的源极/漏极632、或其任何组合，如以上关于图6A-6C详细描述的。结果，可以减小凹槽式沟道晶体管802的GILD泄漏电流，同时维持驱动电流和击穿电压。
应当理解，上文可以相对于图6A-6C中的凹槽式沟道晶体管601、603和605的对应物来描述凹槽式沟道晶体管802的附加细节，并且因此为便于描述而不再重复。还应当理解，每个凹槽式沟道晶体管802可以包括图8中未示出的附加部件或与其耦接，例如附加的电介质层或触点(例如，源极和漏极触点)。
如图8所示，P型平面晶体管808可以包括衬底801中的N阱822，并且N型平面晶体管809可以包括衬底801中的P阱823。N阱822可以掺杂有任何合适的N型掺杂剂，例如P或Ar，并且P阱823可以掺杂有任何合适的P型掺杂剂，例如B或Ga。应当理解，图8中的阱822和823仅用于说明性目的。取决于衬底801的掺杂类型，N阱822或P阱823可以省略或在衬底801中具有不同范围和限制。每个平面晶体管804还可以包括平坦栅极结构827。根据一些实施方式，与凹槽栅极结构819不同，平坦栅极结构827不突出到衬底801中。在一些实施方式中，由于凹槽栅极结构819的突出部分的存在，凹槽式沟道晶体管802中的阱814或815的深度大于平面晶体管804中的阱822或823的深度。
在一些实施方式中，平坦栅极结构827包括平坦栅极电介质826和平坦栅极电介质826上平坦栅极电极824。根据一些实施方式，与凹槽式沟道晶体管802不同，凹槽不形成在衬底801的其中形成平面晶体管804的区域中。因此，平坦栅极电介质826可以形成在衬底801的顶表面上。因此，根据一些实施方式，平坦栅极电介质826在侧视图中具有直线形状。平坦栅极电介质826可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施方式中，平坦栅极电介质826包括氧化硅，即，平坦栅极氧化物。根据一些实施方式，平坦栅极电极824在平坦栅极电介质826之上并且与其接触。与凹槽式沟道晶体管802不同，整个平坦栅极电极824可以在衬底801的顶表面之上。平坦栅极电极824可以包括任何合适的导电材料，例如多晶硅、金属、金属化合物或硅化物。在一些实施方式中，平坦栅极电极824包括掺杂多晶硅，即，平坦栅极多晶硅。
如图8所示，每个平面晶体管804还可以包括阱822或823中的一对源极和漏极。例如，P型平面晶体管808可以包括在N阱822中的P型源极830和P型漏极830，并且N型平面晶体管809可以包括在P阱823中的N型源极831和N型漏极831。P型源极和漏极830可以掺杂有任何合适的P型掺杂剂，例如B或Ga，并且N型源极和漏极831可以掺杂有任何合适的N型掺杂剂，例如P或Ar。在一些实施方式中，凹槽式沟道晶体管802中的源极/漏极832或833的掺杂浓度不同于平面晶体管804中的源极/漏极830或831的掺杂浓度，使得凹槽式沟道晶体管802的阈值电压不同于平面晶体管804的阈值电压。例如，可以以如下方式控制凹槽式沟道晶体管802中的源极/漏极832或833的掺杂浓度和平面晶体管804中的源极/漏极830或831的掺杂浓度：所述方式使得平面晶体管804的阈值电压大于凹槽式沟道晶体管802的阈值电压。在一些实施方式中，平面晶体管804的源极/漏极830是平坦源极/漏极，使得源极/漏极830的顶部表面与衬底801的顶部表面共面。
在一些实施方式中，每个平面晶体管804还包括平坦栅极电极824的侧壁上的间隔体结构828。间隔体结构828可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施方式中，间隔体结构828包括氮化硅。应当理解，每个平面晶体管804可以包括图8中未示出的附加部件或与其耦接，例如附加电介质层或触点(例如，源极和漏极触点)。
如上所述，凹槽式沟道晶体管802和平面晶体管804可以用于形成在不同电压工作的不同外围电路。在一些实施方式中，凹槽式沟道晶体管802耦接到大于3.3V(例如，在5V与30V之间)的电压源。在一些实施方式中，平面晶体管804耦接到不大于3.3V(例如，在1.2V与3.3V之间)的电压源。由于不同的工作电压，除了不同的栅极结构之外，凹槽式沟道晶体管802和平面晶体管804的其他设计也可以变化。在一些实施方式中，凹槽式沟道晶体管802的弯曲栅极电介质818的厚度大于平面晶体管804的平坦栅极电介质826的厚度，以便维持较高的栅极电压。在一些实施方式中，凹槽的沟道晶体管802的间隔体结构820的横向尺寸(例如，在x方向上)大于平面晶体管804的间隔体结构828的横向尺寸，以便防止在较高栅极电压下的源极/漏极击穿、泄漏和可靠性问题。例如，凹槽式沟道晶体管802的间隔体结构820可以包括多个间隔体(例如，图6A-6C中的内间隔体616和外间隔体618)，而平面晶体管804的间隔体结构828可以包括单个间隔体(例如，仅内间隔体616而没有外间隔体618)。如以下关于制造工艺详细描述的，根据一些实施方式，平面晶体管804的间隔体结构828包括具有与凹槽式沟道晶体管802的间隔体结构820的内间隔体相同的材料的内间隔体，但不包括外间隔体(外间隔体包括在间隔体结构820中)。
图9A-9K示出了根据本公开内容的一些方面的用于形成具有凹槽式沟道晶体管和平面晶体管的示例性半导体器件的制造工艺。图10示出了根据本公开内容的一些方面的用于形成具有凹槽式沟道晶体管和平面晶体管的半导体器件的示例性方法1000的流程图。图11示出了根据本公开内容的一些方面的用于形成具有凹槽式沟道晶体管和平面晶体管的半导体器件的另一示例性方法1100的流程图。图9A-9K、图10和图11中所示的半导体器件的示例包括图6A-图6C和图8中所示的半导体器件600和800。将一起描述图9A-9K、图10和图11。应当理解，方法1000和1100中所示的操作不是详尽无遗的，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图10和图11所示的不同的顺序执行。
参考图10，方法1000开始于操作1002，其中在衬底中形成第一阱。衬底可以是硅衬底。如图9A所示，例如使用湿法/干法蚀刻和氧化硅的薄膜沉积，在硅衬底900中形成多个隔离902，例如STI。隔离902可以将硅衬底900分成多个区域，在这些区域中可以分别形成多个晶体管。如图9A所示，随后在硅衬底900中形成N阱904和P阱906。在一些实施方式中，N阱904和P阱906形成在用于形成平面晶体管的区域中。N阱904和P阱906可以使用光刻来图案化并且在隔离902之间对准，随后进行相应的N型掺杂剂和P型掺杂剂的离子注入。
方法1000进行到操作1004，如图10所示，其中在衬底中形成第二阱。在一些实施方式中，第二阱的深度大于第一阱的深度。如图9B所示，在硅衬底900中形成N阱910。N阱910可以是P型凹槽式沟道晶体管的部分，并且因此可以形成在用于形成P型凹槽式沟道晶体管的区域中。为了形成N阱910，在一些实施方式中，在硅衬底900上形成掩模层908，并且然后对掩膜层908进行图案化以暴露其中要形成N阱910的区域。掩模层908可以包括诸如光致抗蚀剂层的软掩模层和/或诸如氧化硅层的硬掩模层。掩模层908可以使用光刻和湿法/干法蚀刻来图案化并且在隔离902之间对准。可以用掩模层908执行诸如P或As的N型掺杂剂的离子注入，以在隔离902之间的期望区域中形成N阱910。在一些实施方式中，控制N阱904、P阱906和N阱910的离子注入条件，使得N阱910的深度大于N阱904和P阱906的深度。
如图9C所示，在硅衬底900中形成P阱912。P阱912可以是N型凹槽式沟道晶体管的部分，并且因此可以形成在用于形成N型凹槽式沟道晶体管的区域中。为了形成P阱912，在一些实施方式中，在硅衬底900上形成掩模层909，并且然后对掩模层909进行图案化以暴露其中要形成P阱912的区域。掩模层909可以包括诸如光致抗蚀剂层的软掩模层和/或诸如氧化硅层的硬掩模层。掩模层909可以使用光刻和湿法/干法蚀刻来图案化并且在隔离902之间对准。可以用掩模层909执行诸如B或Ga的P型掺杂剂的离子注入，以在隔离902之间的期望区域中形成P阱912。在一些实施方式中，控制N阱904、P阱906和P阱912的离子注入条件，使得P阱912的深度大于N阱904和P阱906的深度。
方法1000进行到操作1006，如图10所示，其中在衬底中的第一阱中形成凹槽，使得凹槽被第一阱围绕。在一些实施方式中，凹槽的深度在50nm与100nm之间。如图9D所示，例如通过相同的蚀刻工艺，分别在N阱910和P阱912中形成凹槽914。在一些实施方式中，在硅衬底900上形成掩模层911，并且然后对掩模层911进行图案化以暴露N阱910和P阱912中的其中要形成凹槽914的区域。掩模层911可以包括诸如光致抗蚀剂层的软掩模层和/或诸如氧化硅层的硬掩模层。可以使用光刻和湿法/干法蚀刻来图案化掩模层911。然后可以用掩模层911执行硅衬底900的蚀刻，以在阱910和912中形成凹槽914。蚀刻工艺可以包括干法蚀刻和/或湿法蚀刻。在一些实施方式中，蚀刻工艺是干法蚀刻工艺，例如反应离子蚀刻(RIE，reactive ion etch)。可以控制蚀刻条件(例如，蚀刻速率和蚀刻持续时间)，以控制凹槽914的深度。在一些实施方式中，凹槽914的深度在50nm与100nm之间。如图9D所示，凹槽914仅形成在凹槽式沟道晶体管的阱910和912中，而不形成在平面晶体管的阱904和906中。
方法1000进行到操作1008，如图10所示，其中在凹槽的侧壁和底表面上形成弯曲栅极电介质，并且在衬底上形成平坦栅极电介质。在一些实施方式中，为了形成弯曲栅极电介质和平坦栅极电介质，在凹槽的侧壁和底表面上形成牺牲电介质层，去除牺牲电介质层，在凹槽的侧壁和底表面上形成栅极电介质层，并且图案化栅极电介质层。
如图9J所示，在每个凹槽914(如图9D所示)的侧壁和底表面上形成弯曲栅极电介质931，并且在硅衬底900上形成平坦栅极电介质925。为了形成弯曲栅极电介质931和平坦栅极电介质925，如图9E所示，可以通过相同的沉积工艺在每个凹槽914的侧壁和底表面上以及在硅衬底900的顶表面(例如，阱904和906)上形成栅极电介质层916。在一些实施方式中，使用一种或多种薄膜沉积工艺来沉积例如氧化硅的电介质材料层，所述薄膜沉积工艺包括但不限于化学气相沉积(CVD，chemical vapor deposition)、物理气相沉积(PVD，physical vapor deposition)、原子层沉积(ALD，atomic layer deposition)或其任何组合。例如，可以使用原位蒸汽生成(ISSG，in situ steam generation)来沉积氧化硅层以形成栅极电介质层916。在一些实施方式中，在形成栅极电介质层916之前，例如使用热氧化在凹槽914的侧壁和底表面上形成牺牲电介质层(未示出)，以去除由蚀刻工艺引起的凹槽914的侧壁和底表面上的缺陷。然后，在形成栅极电介质层916之前，可以例如使用湿法蚀刻去除牺牲电介质层。如图9I和图9J所示，可以在随后步骤或相同步骤中使用光刻和蚀刻工艺来图案化栅极电介质层916以形成平坦栅极电介质925和弯曲栅极电介质931。
方法1000进行到操作1010，如图10所示，其中形成弯曲栅极电介质上的凹槽栅极电极和平坦栅极电介质上的平坦栅极电极。在一些实施方式中，为了形成凹槽栅极电极和平坦栅极电极，在弯曲栅极电介质上形成栅极电极层以填充凹槽，平面化栅极电极层，并且图案化平面化的栅极电极层。
如图9J所示，在弯曲栅极电介质931上形成凹槽栅极电极920，并且在平坦栅极电介质925上形成平坦栅极电极922。为了形成凹槽栅极电极920和平坦栅极电极922，如图9F所示，在栅极电介质层916上形成栅极电极层918。可以由栅极电极层918填充凹槽914(如图9E所示)。在一些实施方式中，使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)，在栅极电介质层916上沉积诸如多晶硅的导电材料层916。取决于受凹槽914的深度影响的栅极电极层918的表面平坦度，可以执行诸如化学机械抛光(CMP，chemicalmechanical polishing)的平面化工艺以平面化栅极电极层918的顶表面。如图9G所示，通过在同一步骤中使用光刻和蚀刻工艺图案化栅极电极层918，形成凹槽栅极电极920和平坦栅极电极922。在一些实施方式中，使用离子注入对凹槽栅极电极920和平坦栅极电极922进行掺杂以增加其导电性。
方法1000进行到操作1012，如图10所示，其中在衬底之上的凹槽栅极电极的侧壁上形成第一间隔体结构，并且在平坦栅极电极的侧壁上形成第二间隔体结构。第一间隔体结构的横向尺寸可以大于第二间隔体结构的横向尺寸。在一些实施方式中，为了形成第一间隔体结构和第二间隔体结构，形成与第一栅极电介质的侧壁接触的第一内间隔体和与第二栅极电极的侧壁接触的第二内间隔体，形成与第一内间隔体的侧壁接触的第一外间隔体和与第二内间隔体的侧壁接触的第二外间隔体，并且去除第二外间隔体。
如图9H所示，在平坦栅极电极922的侧壁上以及凹槽栅极电极920的位于硅衬底900之上的部分的侧壁上形成内间隔体924。然后在内间隔体924的侧壁上形成外间隔体955。在一些实施方式中，为了形成内间隔体924，使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在凹槽栅极电极920和平坦栅极电极922的侧壁和顶表面上以及在栅极电介质层916上沉积电介质材料层(例如，氮化硅或氧化硅)(未示出)。然后，可以在同一步骤中使用光刻和蚀刻工艺来图案化沉积的电介质材料层，以去除凹槽栅极电极920、平坦栅极电极922和栅极电介质层916的顶表面上的部分，留下凹槽栅极电极920和平坦栅极电极922的侧壁上的部分，以形成内间隔体924。在一些实施方式中，为了形成外间隔体955，使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在内间隔体924的侧壁上和内间隔体924和凹槽栅极电极920及平坦栅极电极922的顶表面上以及栅极电介质层916上沉积另一不同的电介质材料层(例如，氧化硅或氮化硅)(未示出)。然后，可以使用光刻和蚀刻工艺来图案化沉积的另一电介质材料层以形成外间隔体955。
如图9I所示，在硅衬底900上形成掩模层951，并且然后对掩模层951进行图案化以暴露N阱904和P阱906的区域。掩模层951可以包括诸如光致抗蚀剂层的软掩模层和/或诸如氧化硅层的硬掩模层。可以使用光刻和湿法/干法蚀刻来图案化掩模层951。然后，可以选择性地蚀刻未被掩模层951覆盖的外间隔体955，仅在平坦栅极电极922的侧壁上留下内间隔体924。取决于用于形成内间隔体924和外间隔体955的电介质材料，可以执行使用相对于内间隔体924对外间隔体955具有选择性的蚀刻剂的湿法蚀刻。结果，根据一些实施方式，在凹槽栅极电极920的侧壁上具有内间隔体924和外间隔体955的间隔体结构具有比在平坦栅极电极922的侧壁上仅具有内间隔体924的间隔体结构更大的横向尺寸。
方法1000进行到操作1014，如图10所示，其中升高部分形成在衬底之上并且与第一间隔体结构的侧壁接触。在一些实施方式中，为了形成升高部分，从衬底外延生长单晶硅。在一些实施方式中，升高部分的深度不小于100nm，例如在100nm与150nm之间。
如图9J所示，升高部分952形成在硅衬底900中的N阱910之上，并且与外间隔体955的侧壁接触。类似地，如图9K所示，升高部分954形成在硅衬底900中的P阱912之上，并且与外间隔体955的侧壁接触。为了形成升高部分952和954，可以从隔离902与外间隔体925之间的硅衬底900的暴露区域选择性地外延生长单晶硅。用于外延生长升高部分952和954的制造工艺可以包括但不限于气相外延(VPE，vapor-phase epitaxy)、液相外延(LPE，liquid-phase epitaxy)、分子束外延(MBE，molecular-beam epitaxy)或其任何组合。可以通过控制外延工艺的生长速率和/或持续时间来控制升高部分952和954的深度。
方法1000进行到操作1016，如图10所示，其中至少在升高部分中形成第一源极和第一漏极。在一些实施方式中，为了形成第一源极和第一漏极，至少掺杂升高部分。在一些实施方式中，在升高部分和第一阱中形成第一源极和第一漏极。
如图9J所示，P型源极932和P型漏极932形成在升高部分952和N阱910中，并且由间隔体924和955以及弯曲栅极电介质931和凹槽栅极电极920间隔开。为了形成P型源极与漏极932，在一些实施方式中，在硅衬底900上形成掩模层930，并且然后对掩模层930进行图案化以暴露其中要形成P型源极与漏极932的区域。掩模层930可以包括诸如光致抗蚀剂层的软掩模层和/或诸如氧化硅层的硬掩模层。掩模层930可以使用光刻和湿法/干法蚀刻来图案化并且与N阱910对准。可以用掩模层930执行诸如B或Ga的P型掺杂剂的离子注入，以在至少升高部分952中形成P型源极和漏极932。在一些实施方式中，例如通过退火工艺，将P型掺杂剂从升高部分952进一步扩散到N阱910中，使得在升高部分952和N阱910中形成P型源极和漏极932。
类似地，如图9K所示，N型源极934和N型漏极934形成在升高部分954和P阱912中，并且由间隔体924和955以及弯曲栅极电介质931和凹槽栅极电极920间隔开。为了形成N型源极和漏极934，在一些实施方式中，在硅衬底900上形成掩模层933，并且然后对掩模层933进行图案化以暴露其中要形成N型源极和漏极934的区域。掩模层933可以包括诸如光致抗蚀剂层的软掩模层和/或诸如氧化硅层的硬掩模层。掩模层933可以使用光刻和湿法/干法蚀刻来图案化并且与P阱912对准。可以用掩模层933执行诸如P或As的N型掺杂剂的离子注入，以至少在升高部分954中形成N型源极和漏极934。在一些实施方式中，例如通过退火工艺吗，将N型掺杂剂从升高部分954进一步扩散到P阱912中，使得在升高部分954和N阱912中形成N型源极和漏极934。
方法1000进行到操作1018，如图10所示，其中在第二阱中形成第二源极和第二漏极。如图9J所示，随后使用光刻分别在平面晶体管的N阱904和P阱906中形成P型源极和漏极926以及N型源极和漏极928，随后进行相应的P型掺杂剂和N型掺杂剂的离子注入。在一些实施方式中，用于P型源极和漏极926、N型源极和漏极928、P型源极和漏极932以及N型源极和漏极934的离子注入的条件，例如，凹槽式沟道晶体管的P型源极和漏极932以及N型源极和漏极934的掺杂浓度不同于平坦沟道晶体管的P型源极和漏极926以及N型源极和漏极928。
参考图11，方法1100开始于操作1102，其中在衬底中形成第一阱。衬底可以是硅衬底。如图9A所示，例如使用湿法/干法蚀刻和氧化硅的薄膜沉积，在硅衬底900中形成多个隔离902，例如STI。隔离902可以将硅衬底900分成多个区域，在这些区域中可以分别形成多个晶体管。如图9A所示，随后在硅衬底900中形成N阱904和P阱906。在一些实施方式中，N阱904和P阱906形成在用于形成平面晶体管的区域中。N阱904和P阱906可以使用光刻来图案化并且在隔离902之间对准，随后进行相应的N型掺杂剂和P型掺杂剂的离子注入。
方法1100进行到操作1104，如图11所示，其中在衬底中形成第二阱。在一些实施方式中，第二阱的深度大于第一阱的深度。如图9B所示，在硅衬底900中形成N阱910。N阱910可以是P型凹槽式沟道晶体管的部分，并且因此可以形成在用于形成P型凹槽式沟道晶体管的区域中。为了形成N阱910，在一些实施方式中，在硅衬底900上形成掩模层908，并且然后对掩模层908进行图案化以暴露其中要形成N阱910的区域。掩模层908可以包括诸如光致抗蚀剂层的软掩模层和/或诸如氧化硅层的硬掩模层。掩模层908可以使用光刻和湿法/干法蚀刻来图案化并且在隔离902之间对准。可以用掩模层908执行诸如P或As的N型掺杂剂的离子注入，以在隔离902之间的期望区域中形成N阱910。在一些实施方式中，控制N阱904、P阱906和N阱910的离子注入条件，使得N阱910的深度大于N阱904和P阱906的深度。
如图9C所示，在硅衬底900中形成P阱912。P阱912可以是N型凹槽式沟道晶体管的部分，并且因此可以形成在用于形成N型凹槽式沟道晶体管的区域中。为了形成P阱912，在一些实施方式中，在硅衬底900上形成掩模层909，并且然后对掩模层909进行图案化以暴露其中要形成P阱912的区域。掩模层909可以包括诸如光致抗蚀剂层的软掩模层和/或诸如氧化硅层的硬掩模层。掩模层909可以使用光刻和湿法/干法蚀刻来图案化并且在隔离902之间对准。可以用掩模层909执行诸如B或Ga的P型掺杂剂的离子注入，以在隔离902之间的期望区域中形成P阱912。在一些实施方式中，控制N阱904、P阱906和P阱912的离子注入条件，使得P阱912的深度大于N阱904和P阱906的深度。
方法1100进行到操作1106，如图11所示，其中在衬底中的第一阱中形成凹槽，使得凹槽被第一阱围绕。在一些实施方式中，凹槽的深度在50nm与100nm之间。如图9D所示，例如通过相同的蚀刻工艺，分别在N阱910和P阱912中形成凹槽914。在一些实施方式中，在硅衬底900上形成掩模层911，并且然后对掩模层911进行图案化以暴露N阱910和P阱912中的其中要形成凹槽914的区域。掩模层911可以包括诸如光致抗蚀剂层的软掩模层和/或诸如氧化硅层的硬掩模层。可以使用光刻和湿法/干法蚀刻来图案化掩模层911。然后可以用掩模层911执行硅衬底900的蚀刻，以在阱910和912中形成凹槽914。蚀刻工艺可以包括干法蚀刻和/或湿法蚀刻。在一些实施方式中，蚀刻工艺是干法蚀刻工艺，例如反应离子蚀刻(RIE)。可以控制蚀刻条件(例如，蚀刻速率和蚀刻持续时间)，以控制凹槽914的深度。在一些实施方式中，凹槽914的深度在50nm与100nm之间。如图9D所示，凹槽914仅形成在凹槽式沟道晶体管的阱910和912中，而不形成在平面晶体管的阱904和906中。
方法1100进行到操作1108，如图11所示，其中在凹槽的侧壁和底表面上形成弯曲栅极电介质，并且在衬底上形成平坦栅极电介质。在一些实施方式中，为了形成弯曲栅极电介质和平坦栅极电介质，在凹槽的侧壁和底表面上形成牺牲电介质层，去除牺牲电介质层，在凹槽的侧壁和底表面上形成栅极电介质层，并且图案化栅极电介质层。
如图9J所示，在每个凹槽914(如图9D所示)的侧壁和底表面上形成弯曲栅极电介质931，并且在硅衬底900上形成平坦栅极电介质925。为了形成弯曲栅极电介质931和平坦栅极电介质925，如图9E所示，可以通过相同的沉积工艺在每个凹槽914的侧壁和底表面上以及在硅衬底900的顶表面(例如，阱904和906)上形成栅极电介质层916。在一些实施方式中，使用一种或多种薄膜沉积工艺来沉积例如氧化硅的电介质材料层，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。例如，可以使用ISSG来沉积氧化硅层以形成栅极电介质层916。在一些实施方式中，在形成栅极电介质层916之前，例如使用热氧化在凹槽914的侧壁和底表面上形成牺牲电介质层(未示出)，以去除由蚀刻工艺引起的凹槽914的侧壁和底表面上的缺陷。然后，在形成栅极电介质层916之前，可以例如使用湿法蚀刻去除牺牲电介质层。如图9I和9J所示，可以在随后步骤或相同步骤中使用光刻和蚀刻工艺来图案化栅极电介质层916以形成平坦栅极电介质925和弯曲栅极电介质931。
方法1100进行到操作1110，如图11所示，其中形成弯曲栅极电介质上的凹槽栅极电极和平坦栅极电介质上的平坦栅极电极。在一些实施方式中，为了形成凹槽栅极电极和平坦栅极电极，在弯曲栅极电介质上形成栅极电极层以填充凹槽，平面化栅极电极层，并且图案化平面化的栅极电极层。
如图9J所示，在弯曲栅极电介质931上形成凹槽栅极电极920，并且在平坦栅极电介质925上形成平坦栅极电极922。为了形成凹槽栅极电极920和平坦栅极电极922，如图9F所示，在栅极电介质层916上形成栅极电极层918。可以由栅极电极层918填充凹槽914(如图9E所示)。在一些实施方式中，使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在栅极电介质层916上沉积诸如多晶硅的导电材料层916。取决于受凹槽914的深度影响的栅极电极层918的表面平坦度，可以执行诸如化学机械抛光(CMP)的平面化工艺以平面化栅极电极层918的顶表面。如图9G所示，通过在同一步骤中使用光刻和蚀刻工艺图案化栅极电极层918，形成凹槽栅极电极920和平坦栅极电极922。在一些实施方式中，使用离子注入对凹槽栅极电极920和平坦栅极电极922进行掺杂以增加其导电性。
方法1100进行到操作1112，如图11所示，其中形成由第一栅极电介质和第一栅极电极间隔开的第一源极和第一漏极。第一源极或第一漏极中的至少一个可以包括与第一栅极电介质接触的第一区域，以及在衬底的顶表面处并且具有比第一区域高的掺杂浓度的第二区域。在一些实施方式中，为了形成第一源极和第一漏极，将掺杂剂掺杂到第二区域中，并且例如使用激光尖峰退火来局部退火掺杂剂以掺杂第一区域。在一些实施方式中，源极/漏极触点被形成为与第二区域接触。
如图9J所示，P型源极932和P型漏极932形成在N型阱910中，并且由弯曲栅极电介质层931和凹槽栅极电极920间隔开。为了形成P型源极和漏极932，在一些实施方式中，在硅衬底900上形成掩模层930，并且然后对掩模层930进行图案化以暴露其中要形成P型源极与漏极932的区域。掩模层930可以包括诸如光致抗蚀剂层的软掩模层和/或诸如氧化硅层的硬掩模层。掩模层930可以使用光刻和湿法/干法蚀刻来图案化并且与N阱910对准。在一些实施方式中，执行高低掺杂方案以形成具有高掺杂区域和低掺杂区域的P型源极和漏极932。例如，可以首先用掩模层930执行诸如B或Ga的P型掺杂剂的离子注入，以在硅衬底900中的N阱910的顶表面处形成浅结(作为高掺杂区域)，例如，具有小于100nm的厚度。然后，可以在浅结处执行局部退火工艺，例如激光尖峰退火，以将P型掺杂剂扩散到深结(例如，具有大于200nm的厚度)(作为低掺杂区域)中。在局部退火之后，低掺杂区域的掺杂浓度可以在1018/cm3和1019/cm3之间，并且高掺杂区域的掺杂浓度可以至少为1020/cm3。
类似地，如图9K所示，N型源极934和N型漏极934形成在P阱912中，并且由弯曲栅极介质931和凹槽栅极电极920间隔开。为了形成N型源极和漏极934，在一些实施方式中，在硅衬底900上形成掩模层933，并且然后对掩模层933进行图案化以暴露其中要形成N型源极和漏极934的区域。掩模层933可以包括诸如光致抗蚀剂层的软掩模层和/或诸如氧化硅层的硬掩模层。掩模层933可以使用光刻和湿法/干法蚀刻来图案化并且与P阱912对准。在一些实施方式中，执行高低掺杂方案以形成具有高掺杂区域和低掺杂区域的N型源极和漏极934。例如，可以首先用掩模层933执行诸如P或As的N型掺杂剂的离子注入，以在硅衬底900中的P阱912的顶表面处形成浅结(作为高掺杂区域)，例如具有小于100nm的厚度。然后，可以在浅结处执行局部退火工艺，例如激光尖峰退火，以将N型掺杂剂扩散到深结(例如，具有大于200nm的厚度)(作为低掺杂区域)中。在局部退火之后，低掺杂区域的掺杂浓度可以在1018/cm3和1019/cm3之间，并且高掺杂区域的掺杂浓度可以至少为1020/cm3。
方法1100进行到操作1114，如图11所示，其中在第二阱中形成第二源极和第二漏极。如图9J所示，随后使用光刻分别在平面晶体管的N阱904和P阱906中形成P型源极和漏极926以及N型源极和漏极928，随后进行相应的P型掺杂剂和N型掺杂剂的离子注入。在一些实施方式中，用于P型源极和漏极926、N型源极和漏极928、P型源极和漏极932以及N型源极和漏极934的离子注入的条件，例如，凹槽式沟道晶体管的P型源极和漏极932以及N型源极和漏极934的掺杂浓度不同于平坦沟道晶体管的P型源极和漏极926以及N型源极和漏极928。
可以容易地修改特定实施方式的前述描述和/或使其适于各种应用。因此，基于本文呈现的教导和指导，这样的适应和修改旨在处于所公开的实施方式的等同变换的含义和范围内。
本公开内容的广度和范围不应受上述示例性实施方式中的任一个限制，而应仅根据所附权利要求及其等同变换来限定。

Claims (30)

1.一种存储器器件，包括：
存储器单元阵列；以及
多个外围电路，所述多个外围电路耦接到所述存储器单元阵列，所述外围电路包括第一外围电路，所述第一外围电路包括凹槽式沟道晶体管，所述凹槽式沟道晶体管包括：
具有凹槽的阱；
凹槽栅极结构，所述凹槽栅极结构突出到所述阱的所述凹槽中，并且包括栅极电介质以及所述栅极电介质上的栅极电极；
间隔体结构，所述间隔体结构在所述栅极电极的侧壁上；以及
源极和漏极，所述源极和所述漏极由所述间隔体结构间隔开，其中，所述源极和所述漏极的顶表面从所述间隔体结构的底表面升高。
2.根据权利要求1所述的存储器器件，其中，所述源极和所述漏极的所述顶表面与所述间隔体结构的所述底表面之间的深度不小于100nm。
3.根据权利要求2所述的存储器器件，其中，所述深度在100nm与150nm之间。
4.根据权利要求1-3中任一项所述的存储器器件，其中，所述源极和所述漏极中的每一个包括在所述间隔体结构的所述底表面之上并且与所述间隔体结构的所述侧壁接触的升高部分。
5.根据权利要求4所述的存储器器件，其中，所述升高部分包括单晶硅。
6.根据权利要求4或5所述的存储器器件，其中，所述升高部分的第一掺杂浓度高于相应源极或漏极的其余部分的第二掺杂浓度。
7.根据权利要求6所述的存储器器件，其中，所述第一掺杂浓度与所述第二掺杂浓度之间的差为至少10倍。
8.根据权利要求1-7中任一项所述的存储器器件，其中，所述间隔体结构包括与所述栅极电极的所述侧壁接触的内间隔体、以及具有与所述内间隔体不同的材料的外间隔体。
9.根据权利要求1-8中任一项所述的存储器器件，其中，所述外围电路还包括第二外围电路，所述第二外围电路包括平面晶体管，所述平面晶体管包括：
阱；
平坦栅极结构，所述平坦栅极结构在所述阱上，并且包括栅极电介质以及所述栅极电介质上的栅极电极；以及
间隔体结构，所述间隔体结构在所述栅极电极的侧壁上，其中，所述凹槽式沟道晶体管的所述间隔体结构的横向尺寸大于所述平面晶体管的所述间隔体结构的横向尺寸。
10.根据权利要求9所述的存储器器件，其中
所述平面晶体管的所述间隔体结构包括具有与所述凹槽式沟道晶体管的所述间隔体结构的所述内间隔体相同的材料的内间隔体；并且
所述平面晶体管的所述间隔体结构不包括外间隔体。
11.根据权利要求9或10所述的存储器器件，其中
所述平面晶体管还包括源极和漏极；并且
所述源极和所述漏极的顶表面与所述间隔体结构的底表面共面。
12.根据权利要求9-11中任一项所述的存储器器件，其中，所述凹槽式沟道晶体管的所述栅极电介质的厚度大于所述平面晶体管的所述栅极电介质的厚度。
13.根据权利要求1-12中任一项所述的存储器器件，其中，所述第一外围电路包括驱动电路。
14.根据权利要求1-13中任一项所述的存储器器件，其中，所述第一外围电路耦接到大于3.3V的电压源。
15.根据权利要求14所述的存储器器件，其中，所述电压源在5V与30V之间。
16.一种半导体器件，包括：
衬底；
第一晶体管，所述第一晶体管包括：
第一阱，所述第一阱在所述衬底中并且具有凹槽；
凹槽栅极结构，所述凹槽栅极结构突出到所述第一阱的所述凹槽中，并且包括第一栅极电介质以及在所述第一栅极电介质上的第一栅极电极；
第一间隔体结构，所述第一间隔体结构在所述第一栅极电极的侧壁上；以及
第一源极和第一漏极，所述第一源极和所述第一漏极由所述第一间隔体结构间隔开，并且所述第一源极和所述第一漏极各自包括在所述第一间隔体结构的底表面之上并且与所述第一间隔体结构的所述侧壁接触的升高部分；以及
第二晶体管，所述第二晶体管包括：
第二阱，所述第二阱在所述衬底中；
平坦栅极结构，所述平坦栅极结构在所述第二阱上，并且包括第二栅极电介质以及所述第二栅极电介质上的第二栅极电极；以及
第二间隔体结构，所述第二间隔体结构在所述第二栅极电极的侧壁上，其中，所述第一间隔体结构的横向尺寸大于所述第二间隔体结构的横向尺寸。
17.根据权利要求16所述的半导体器件，其中，所述第一栅极电介质的厚度大于所述第二栅极电介质的厚度。
18.根据权利要求16或17所述的半导体器件，其中，所述升高部分的深度不小于100nm。
19.根据权利要求18所述的半导体器件，其中，所述深度在100nm与150nm之间。
20.根据权利要求16-19中任一项所述的半导体器件，其中，所述衬底和所述升高部分包括单晶硅。
21.根据权利要求16-20中任一项所述的半导体器件，其中
所述第一间隔体结构包括与所述第一栅极电极的所述侧壁接触的第一内间隔体、以及具有与所述第一内间隔体不同的材料的外间隔体；并且
所述第二间隔体结构包括具有与所述第一内间隔体相同的材料的第二内间隔体，并且不包括外间隔体。
22.一种用于形成半导体器件的方法，包括：
在衬底中形成凹槽；
在所述凹槽的侧壁和底表面上形成第一栅极电介质，并且在所述衬底上形成第二栅极电介质；
在所述第一栅极电介质上形成第一栅极电极，并且在所述第二栅极电介质上形成第二栅极电极；
在所述衬底之上的所述第一栅极电极的侧壁上形成第一间隔体结构，并且在所述第二栅极电极的侧壁上形成第二间隔体结构，其中，所述第一间隔体结构的横向尺寸大于所述第二间隔体结构的横向尺寸；
在所述衬底之上并且与所述第一间隔体结构的侧壁接触地形成升高部分；以及
至少在所述升高部分中形成第一源极和第一漏极。
23.根据权利要求22所述的方法，其中，形成所述升高部分包括从所述衬底外延生长单晶硅。
24.根据权利要求22或23所述的方法，其中，所述升高部分的深度不小于100nm。
25.根据权利要求24所述的方法，其中，所述深度在100nm与150nm之间。
26.根据权利要求22-25中任一项所述的方法，其中，形成所述第一间隔体结构和所述第二间隔体结构包括：
形成与所述第一栅极电介质的所述侧壁接触的第一内间隔体，并且形成与所述第二栅极电极的所述侧壁接触的第二内间隔体；
形成与所述第一内间隔体的侧壁接触的第一外间隔体，并且形成与所述第二内间隔体的侧壁接触的第二外间隔体；以及
去除所述第二外间隔体。
27.根据权利要求22-26中任一项所述的方法，其中，形成所述第一源极和所述第一漏极包括至少掺杂所述升高部分。
28.根据权利要求27所述的方法，其中，至少掺杂所述升高部分包括：
将掺杂剂注入到所述升高部分中；以及
对所述掺杂剂进行局部退火。
29.根据权利要求22-28中任一项所述的方法，还包括：
在所述衬底中形成第一阱和第二阱，其中，所述凹槽在所述第一阱中，并且所述第二栅极电介质在所述第二阱上；以及
在所述第二阱中形成第二源极和第二漏极。
30.根据权利要求29所述的方法，其中，在所述升高部分和所述第一阱中形成所述第一源极和所述第一漏极。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115004369A (zh) * 2022-05-06 2022-09-02 长江先进存储产业创新中心有限责任公司 具有凹槽式沟道晶体管的存储器外围电路及其形成方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060138477A1 (en) * 2004-12-24 2006-06-29 Hynix Semiconductor, Inc. Asymmetric recessed gate MOSFET and method for manufacturing the same
US20060170047A1 (en) * 2004-12-10 2006-08-03 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
CN1874003A (zh) * 2005-06-03 2006-12-06 尔必达存储器股份有限公司 半导体器件及其制造方法
US20070278576A1 (en) * 2006-05-13 2007-12-06 Samsung Electronics Co., Ltd. Fin field effect transistor and method for forming the same
CN101587746A (zh) * 2004-02-20 2009-11-25 株式会社瑞萨科技 半导体器件
US20110254090A1 (en) * 2010-04-14 2011-10-20 International Business Machines Corporation Raised source/drain structure for enhanced strain coupling from stress liner
CN105027291A (zh) * 2013-03-29 2015-11-04 英特尔公司 具有延伸凹陷的间隔体和源极/漏极区域的晶体管架构及其制造方法
US20180145135A1 (en) * 2014-02-07 2018-05-24 Stmicroelectronics, Inc. Silicon on insulator device with partially recessed gate
CN113632169A (zh) * 2021-06-30 2021-11-09 长江存储科技有限责任公司 具有凹陷栅极晶体管的外围电路及其形成方法
CN113711356A (zh) * 2021-06-30 2021-11-26 长江存储科技有限责任公司 三维存储器器件及其形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113678253B (zh) * 2021-06-30 2025-03-18 长江存储科技有限责任公司 具有凹陷栅极晶体管的外围电路及其形成方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101587746A (zh) * 2004-02-20 2009-11-25 株式会社瑞萨科技 半导体器件
US20060170047A1 (en) * 2004-12-10 2006-08-03 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US20060138477A1 (en) * 2004-12-24 2006-06-29 Hynix Semiconductor, Inc. Asymmetric recessed gate MOSFET and method for manufacturing the same
CN1874003A (zh) * 2005-06-03 2006-12-06 尔必达存储器股份有限公司 半导体器件及其制造方法
US20070278576A1 (en) * 2006-05-13 2007-12-06 Samsung Electronics Co., Ltd. Fin field effect transistor and method for forming the same
US20110254090A1 (en) * 2010-04-14 2011-10-20 International Business Machines Corporation Raised source/drain structure for enhanced strain coupling from stress liner
CN105027291A (zh) * 2013-03-29 2015-11-04 英特尔公司 具有延伸凹陷的间隔体和源极/漏极区域的晶体管架构及其制造方法
US20180145135A1 (en) * 2014-02-07 2018-05-24 Stmicroelectronics, Inc. Silicon on insulator device with partially recessed gate
CN113632169A (zh) * 2021-06-30 2021-11-09 长江存储科技有限责任公司 具有凹陷栅极晶体管的外围电路及其形成方法
CN113711356A (zh) * 2021-06-30 2021-11-26 长江存储科技有限责任公司 三维存储器器件及其形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115004369A (zh) * 2022-05-06 2022-09-02 长江先进存储产业创新中心有限责任公司 具有凹槽式沟道晶体管的存储器外围电路及其形成方法

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