[go: up one dir, main page]

CN115001486A - 时钟数据恢复电路及时钟数据恢复方法 - Google Patents

时钟数据恢复电路及时钟数据恢复方法 Download PDF

Info

Publication number
CN115001486A
CN115001486A CN202110224295.0A CN202110224295A CN115001486A CN 115001486 A CN115001486 A CN 115001486A CN 202110224295 A CN202110224295 A CN 202110224295A CN 115001486 A CN115001486 A CN 115001486A
Authority
CN
China
Prior art keywords
frequency
phase
input data
clock signal
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110224295.0A
Other languages
English (en)
Inventor
潘权
肖文博
黄奇伟
杨君怡
丁学伟
郝颖丽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanechips Technology Co Ltd
Southern University of Science and Technology
Original Assignee
ZTE Corp
Southern University of Science and Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ZTE Corp, Southern University of Science and Technology filed Critical ZTE Corp
Priority to CN202110224295.0A priority Critical patent/CN115001486A/zh
Priority to EP21928846.1A priority patent/EP4300828A4/en
Priority to US18/279,895 priority patent/US20240146502A1/en
Priority to PCT/CN2021/130752 priority patent/WO2022183774A1/zh
Priority to JP2023553438A priority patent/JP7606632B2/ja
Publication of CN115001486A publication Critical patent/CN115001486A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/04—Distributors combined with modulators or demodulators
    • H04J3/047—Distributors with transistors or integrated circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H04L7/0087—Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明公开了一种时钟数据恢复电路及时钟数据恢复方法，时钟数据恢复电路包括时间延迟环路、频率锁定环路和解串器，所述时间延迟环路用于根据时钟信号的相位将输入数据进行延时以实现相位对齐；所述频率锁定环路与所述时间延迟环路连接，用于根据延时后的输入数据调整时钟信号的频率，以使时钟信号的频率与输入数据的频率一致；所述解串器分别连接所述时间延迟环路和所述频率锁定环路，用于根据时钟信号对输入数据进行解串。通过本实施例提供的方案，可以避免在整个电路系统中引入相位积分因素，能够获得一个只有单个极点的绝对稳定系统，能够简化电路结构。

Description

时钟数据恢复电路及时钟数据恢复方法
技术领域
本发明涉及通信领域，尤其涉及一种时钟数据恢复电路及时钟数据恢复方法。
背景技术
相关技术中的时钟数据恢复电路中的相位锁定环路通过鉴相器，电荷泵，环路滤波器以及压控振荡器之间的负反馈来实现频率相位锁定。在小信号模型分析中我们可以发现，压控振荡器的小信号方程KVCO/s为一个积分单元，在相位锁定的过程中一直进行相位累加，滤波器中的电容为1/sC，在充放电的过程中对电荷进行累加，因此在闭环仿真中包含有两个极点。存在两个极点的系统，在设计电路时必须考虑系统的相位裕度，增益裕度等与稳定性相关的因素，因此在相关技术中的相位锁定环路中必须采用高阶滤波器进行补偿来确保系统的稳定性。与此同时，相关技术中的时钟数据恢复电路中还包含频率锁定环路来实现频率锁定，频率锁定环路与相位锁定环路必须协同工作，导致时钟数据恢复电路的电路结构复杂。
发明内容
本发明的目的在于至少解决现有技术中存在的技术问题之一，提供一种时钟数据恢复电路及时钟数据恢复方法，能够简化电路结构。
第一方面，本发明实施例提供一种时钟数据恢复电路，包括时间延迟环路、频率锁定环路和解串器，所述时间延迟环路用于根据时钟信号的相位将输入数据进行延时以实现相位对齐；所述频率锁定环路与所述时间延迟环路连接，用于根据延时后的输入数据调整时钟信号的频率，以使时钟信号的频率与输入数据的频率一致；所述解串器分别连接所述时间延迟环路和所述频率锁定环路，用于根据时钟信号对输入数据进行解串。
第二方面，本发明实施例提供一种时钟数据恢复方法，应用于时钟数据恢复电路，所述时钟数据恢复电路包括时间延迟环路、频率锁定环路和解串器，所述时间延迟环路连接所述频率锁定环路，所述解串器分别连接所述时间延迟环路和所述频率锁定环路，所述方法包括：
所述时间延迟环路根据时钟信号的相位将输入数据进行延时以实现相位对齐；
所述频率锁定环路根据延时后的输入数据调整时钟信号的频率，以使时钟信号的频率与输入数据的频率一致；
所述解串器根据时钟信号对输入数据进行解串。
本发明实施例包括：时钟数据恢复电路及时钟数据恢复方法，时钟数据恢复电路包括时间延迟环路、频率锁定环路和解串器，所述时间延迟环路用于根据时钟信号的相位将输入数据进行延时以实现相位对齐；所述频率锁定环路与所述时间延迟环路连接，用于根据延时后的输入数据调整时钟信号的频率，以使时钟信号的频率与输入数据的频率一致；所述解串器分别连接所述时间延迟环路和所述频率锁定环路，用于根据时钟信号对输入数据进行解串。根据本发明实施例提供的方案，先通过对时钟信号的相位和输入数据的相位进行比较，从而对输入数据进行延时以实现输入数据和时钟信号的相位对齐，避免引入相位积分因素；相位对齐后，时钟信号的相位与延时后的输入数据相位一致，若延时后的输入数据和时钟信号的频率不匹配，会在经过一段时间后产生一定的相位差，频率锁定环路根据延时后的输入数据与时钟信号的频率不匹配而产生的相位差来调整时钟信号的频率，达到频率锁定的目的；当输入数据和时钟信号的频率和相位都锁定后，时钟信号经过解串器对输入数据进行解串；通过本实施例提供的方案，可以避免在整个电路系统中引入相位积分因素，能够获得一个只有单个极点的绝对稳定系统，能够简化电路结构。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
下面结合附图和实施例对本发明进一步地说明；
图1是本发明的一个实施例提供的时钟数据恢复电路的结构图；
图2是本发明实施例提供的时钟数据恢复电路的数控延迟单元的电路结构图；
图3是本发明实施例提供的1/4倍降频器的电路结构图；
图4是本发明实施例提供的1/4倍降频器电路工作的时序图；
图5是本发明实施例提供的相位置零及频率判定的时序图；
图6是本发明实施例提供的时钟数据恢复方法的流程图；
图7是本发明另一实施例提供的时钟数据恢复方法的流程图；
图8是本发明又一实施例提供的时钟数据恢复方法的流程图。
具体实施方式
本部分将详细描述本发明的具体实施例，本发明之较佳实施例在附图中示出，附图的作用在于用图形补充说明书文字部分的描述，使人能够直观地、形象地理解本发明的每个技术特征和整体技术方案，但其不能理解为对本发明保护范围的限制。
在本发明的描述中，如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。
本发明实施例提供一种时钟数据恢复电路及时钟数据恢复方法，能够简化电路结构。
下面结合附图，对本发明实施例作进一步阐述。
如图1所示，图1是本发明的一个实施例提供的时钟数据恢复电路的结构图。
如图1所示，本发明的第一方面实施例提供一种时钟数据恢复电路，包括时间延迟环路100、频率锁定环路200和解串器300，时间延迟环路100用于根据时钟信号的相位将输入数据进行延时以实现相位对齐；频率锁定环路200与时间延迟环路100连接，用于根据延时后的输入数据调整时钟信号的频率，以使时钟信号的频率与输入数据的频率一致；解串器300分别连接时间延迟环路100和频率锁定环路200，用于根据时钟信号对输入数据进行解串。
在本实施例的时钟数据恢复电路中，先通过对时钟信号的相位和输入数据的相位进行比较，从而对输入数据进行延时以实现输入数据和时钟信号的相位对齐，避免引入相位积分因素；相位对齐后，时钟信号的相位与延时后的输入数据相位一致，若延时后的输入数据和时钟信号的频率不匹配，会在经过一段时间后产生一定的相位差，频率锁定环路200根据延时后的输入数据与时钟信号的频率不匹配而产生的相位差来调整时钟信号的频率，达到频率锁定的目的；当输入数据和时钟信号的频率和相位都锁定后，时钟信号经过解串器300对输入数据进行解串；通过本实施例提供的方案，可以避免在整个电路系统中引入相位积分因素，能够获得一个只有单个极点的绝对稳定系统，能够简化电路结构。
参照图1，在一实施例中，时间延迟环路100包括依次连接的数控延迟单元110、鉴相器120、第一降频器130和第一累加器140，第一累加器140的输出端连接至数控延迟单元110，鉴相器120用于将时钟信号和输入数据进行相位比较，数控延迟单元110用于根据相位比较的结果对输入数据进行延时，数控延迟单元110的输出端还连接至解串器300以输出延时后的输入数据。
在本实施例中，输入数据从数控延迟单元110的输入端传输到时间延迟环路100，时间延迟环路100通过鉴相器120对时钟信号和延迟后的数控延迟单元110进行相位比较，使得数控延迟单元110的时间延迟与注入锁定控制逻辑延迟相抵消。
参照图1，在一实施例中，频率锁定环路200包括依次连接的鉴频器210、第二降频器220、第二累加器230和数控振荡器240，数控振荡器240分别输出时钟信号至鉴相器120、鉴频器210和解串器300，数控延迟单元110的输出端还连接至鉴频器210以输出延时后的输入数据。
在本实施例中，频率锁定环路200在时间延迟环路100锁定后开始正常工作，当相位锁定后，注入锁定后的时钟信号与延迟后的输入数据的相位一致，经过一段时间后，由于时钟信号的频率与输入数据的频率不匹配，会产生一定的相位差，该部分相位差可以通过鉴频器210进行判定，通过第二降频器220后输入到第二累加器230中，进而控制数控振荡器240的输出频率，达到频率锁定的目的。当相位与频率都锁定后，时钟信号经过解串器对数据进行解串，输出半速率数据。
参照图1，在一实施例中，时钟数据恢复电路还包括脉冲发生器400，脉冲发生器400的输出端连接至数控振荡器240以输出相位置零脉冲，数控振荡器240根据接收到的相位置零脉冲对输出的时钟信号进行相位置零。
在本实施例中，通过采用相位置零的方式来实现相位锁定，通过采用一定的控制逻辑，产生脉冲信号对数控振荡器240输出的时钟信号进行相位置零，该控制方式可以避免引入数控振荡器240中的相位积分因素，从而可以获得一个只有单个极点的绝对稳定系统，为简化电路结构提供了一个绝对稳定系统。
参照图1，在一实施例中，脉冲发生器400设置有用于接收输入数据的输入端，以根据输入数据的上升沿产生相位置零脉冲。
在本实施例中，脉冲发生器400接收输入数据后，根据输入数据的上升沿产生相位置零脉冲，来对数控振荡器240输出的时钟信号进行相位置零。可以理解的是，每隔一段时间，例如几十个周期，脉冲发生器400会产生一次相位置零脉冲。
参照图1，在一实施例中，脉冲发生器400连接至鉴相器120，以触发鉴相器120对时钟信号和输入数据进行相位比较。
在本实施例中，脉冲发生器30除了连接至数控振荡器240之外，还连接至鉴相器120，在脉冲发生器30输出相位置零脉冲至数控振荡器240后，还会输出触发信号给到鉴相器120，来触发鉴相器120对时钟信号和输入数据进行相位比较，经过第一降频器130和第一累加器140之后，数控延迟单元110根据时钟信号和输入数据的相位差来对输入数据进行延时，以实现输入数据和时钟信号的相位对齐。
参照图1，在一实施例中，脉冲发生器400连接至鉴频器210，以触发鉴频器210对时钟信号和延时后的输入数据进行频率判定。
在本实施例中，频率锁定环路200在时间延迟环路100锁定后开始工作，因此脉冲发生器400连接至鉴频器210以输出触发信号给鉴频器210，使得鉴频器210在相位锁定后对时钟信号和延时后的输入数据进行频率判定。可以理解的是，鉴频器210在相位锁定前也可以对时钟信号和输入数据进行频率判定，即对时钟信号和没有经过延时的输入数据进行频率判定，但是由于时钟信号没有注入锁定，频率判定的结果也就不准确。
在上述时钟数据恢复电路中，相位对齐采用相位置零的方式来实现，通过采用一定的控制逻辑，产生脉冲信号对数控振荡器的输出时钟进行相位置零，在相位置零后的一定时间内进行频率判定，减少了一个相位积分因子，可以获得一个只有单个极点的绝对稳定系统，为简化电路结构提供了一个绝对稳定系统。
基于上述实施例的时钟数据恢复电路，下面提出时钟数据恢复方法的各个实施例。
参照图6，本发明的实施例还提供一种时钟数据恢复方法，应用于如图1所示时钟数据恢复电路，时钟数据恢复电路包括时间延迟环路100、频率锁定环路200和解串器300，时间延迟环路100连接频率锁定环路200，解串器300分别连接时间延迟环路100和频率锁定环路200，其特征在于，时钟数据恢复方法包括以下步骤：
步骤S610：时间延迟环路100根据时钟信号的相位将输入数据进行延时以实现相位对齐；
步骤S620：频率锁定环路200根据延时后的输入数据调整时钟信号的频率，以使时钟信号的频率与输入数据的频率一致；
步骤S630：解串器300根据时钟信号对输入数据进行解串。
本实施例提供的时钟数据恢复方法，先通过时间延迟环路100对时钟信号的相位和输入数据的相位进行比较，从而对输入数据进行延时以实现输入数据和时钟信号的相位对齐，避免引入相位积分因素；相位对齐后，时钟信号的相位与延时后的输入数据相位一致，若延时后的输入数据和时钟信号的频率不匹配，会在经过一段时间后产生一定的相位差，频率锁定环路200根据延时后的输入数据与时钟信号的频率不匹配而产生的相位差来调整时钟信号的频率，达到频率锁定的目的；当输入数据和时钟信号的频率和相位都锁定后，时钟信号经过解串器300对输入数据进行解串；通过本实施例提供的方案，可以避免在整个电路系统中引入相位积分因素，能够获得一个只有单个极点的绝对稳定系统，能够简化电路结构。
参照图1，在一实施例中，时间延迟环路100包括依次连接的数控延迟单元110、鉴相器120、第一降频器130和第一累加器140，第一累加器140的输出端连接至数控延迟单元110，数控延迟单元110的输出端连接至解串器300；
参照图7，步骤S610中的时间延迟环路100根据时钟信号的相位将输入数据进行延时以实现相位对齐，包括以下步骤：
步骤S710：鉴相器120将时钟信号和输入数据进行相位比较；
步骤S720：数控延迟单元110根据相位比较的结果对输入数据进行延时以实现相位对齐。
在本实施例中，输入数据从数控延迟单元110的输入端传输到时间延迟环路100，时间延迟环路100通过鉴相器120对时钟信号和延迟后的数控延迟单元110进行相位比较，数控延迟单元110根据相位比较的结果对输入数据进行延时以实现相位对齐，使得数控延迟单元110的时间延迟与注入锁定控制逻辑延迟相抵消。
参照图1，在一实施例中，频率锁定环路200包括依次连接的鉴频器210、第二降频器220、第二累加器230和数控振荡器240，数控振荡器240分别连接鉴相器120、鉴频器210和解串器300，数控延迟单元110的输出端还连接至鉴频器210；
参照图8，步骤S620中的频率锁定环路200根据延时后的输入数据调整时钟信号的频率，以使时钟信号的频率与输入数据的频率一致，包括以下步骤：
步骤S810：数控延迟单元110输出延时后的输入数据至鉴频器210；
步骤S820：鉴频器210对时钟信号和延时后的输入数据进行频率判定；
步骤S830：数控振荡器240根据频率判定的相位差调整时钟信号的频率。
在本实施例中，频率锁定环路200在时间延迟环路100锁定后开始正常工作，因此数控延迟单元110输出延时后的输入数据至鉴频器210，当相位锁定后，注入锁定后的时钟信号与延迟后的输入数据的相位一致，经过一段时间后，由于时钟信号的频率与输入数据的频率不匹配，会产生一定的相位差，该部分相位差可以通过鉴频器210进行判定，通过第二降频器220后输入到第二累加器230中，进而控制数控振荡器240的输出频率，达到频率锁定的目的。当相位与频率都锁定后，时钟信号经过解串器对数据进行解串，输出半速率数据。
下面结合图1至图5，对本发明的实施方案进行进一步说明。
本发明的具体实施例提供的时钟数据恢复电路，如图1所示。时钟数据恢复电路包括一个时间延迟环路100、一个频率锁定环路200一个解串器300和脉冲发生器400，时间延迟环路100包括依次连接的数控延迟单元110、鉴相器120、第一降频器130和第一累加器140，第一累加器140的输出端连接至数控延迟单元110，频率锁定环路200包括依次连接的鉴频器210、第二降频器220、第二累加器230和数控振荡器240，数控振荡器240分别输出时钟信号至鉴相器120、鉴频器210和解串器300，数控延迟单元110的输出端还连接至鉴频器210和解串器300，脉冲发生器400的输出端连接至数控振荡器240以输出相位置零脉冲；系统锁定后经过数控延迟单元110的数据进行解串输出。时间延迟环路100通过鉴相器120对时钟信号P0与延迟后的输入数据DDLY进行相位比较，使得数控延迟单元110的时间延迟与注入锁定控制逻辑延迟相抵消。频率锁定环路200在时间延迟环路100锁定相位后开始正常工作，当相位锁定后，注入锁定后的时钟信号P0与输入数据DDLY的相位一致，经过一段时间后，由于时钟信号P0的频率与输入数据DDLY不匹配，会产生一定的相位差，该部分相位差可以通过鉴频器210进行判定，通过1/16倍降频器后输入到数字累加器230中，进而控制数控振荡器240的输出频率，达到频率锁定的目的。当频率与相位都锁定后，时钟经过解串器300对数据进行解串，输出半速率数据。采用相位置零的方式来实现相位锁定，通过采用一定的控制逻辑，产生脉冲信号对数控振荡器240输出的时钟信号进行相位置零，该控制方式避免引入数控振荡器中的相位积分因素，可以获得一个只有单个极点的绝对稳定系统，为简化电路结构提供了一个绝对稳定系统。图2是数控延迟单元110的电路示意图。数控延迟单元110采用2位二进制码通过选择不同的信号作为粗调，通过31位温度计码进行细调。温度计码的控制位均匀分布在四个负载下，确保温度计码变化时，负载电容大小差异最小化，避免影响信号的占空比。图3是1/4倍降频器130的电路示意图。由于时钟数据恢复电路的频率通常比较高，通过鉴频器或者鉴相器得到的数据频率也很高，无法直接进入累加器进行处理，因此需要通过降频器处理后再进入累加器。降频器的工作原理为将单个数据与时钟信息拆分为两个数据，同时时钟频率变为之前的一半。图4为1/4倍降频器电路工作的时序图。图5为本发明实施例的相位置零以及频率判定的时序示意图。当相位置零脉冲产生后，延迟后的输入数据DDLY与时钟信号P0的相位一致，上升沿对齐。相位一致后，经过一定时间后，由于数据速率与时钟频率不一致，因此会产生相位差，根据该相位差的信息，可以进行频率判定。图5所示的频率判定结果为时钟信号的频率过高，因此输出的判定结果将会用于减小数控振荡器240的输出频率。
上面结合附图对本发明实施例作了详细说明，但是本发明不限于上述实施例，在所述技术领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下作出各种变化。

Claims (10)

1.一种时钟数据恢复电路，其特征在于，包括：
时间延迟环路，所述时间延迟环路用于根据时钟信号的相位将输入数据进行延时以实现相位对齐；
频率锁定环路，与所述时间延迟环路连接，用于根据延时后的输入数据调整时钟信号的频率，以使时钟信号的频率与输入数据的频率一致；
解串器，分别连接所述时间延迟环路和所述频率锁定环路，用于根据时钟信号对输入数据进行解串。
2.根据权利要求1所述的一种时钟数据恢复电路，其特征在于，所述时间延迟环路包括依次连接的数控延迟单元、鉴相器、第一降频器和第一累加器，所述第一累加器的输出端连接至所述数控延迟单元，所述鉴相器用于将时钟信号和输入数据进行相位比较，所述数控延迟单元用于根据相位比较的结果对输入数据进行延时，所述数控延迟单元的输出端还连接至所述解串器以输出延时后的输入数据。
3.根据权利要求2所述的一种时钟数据恢复电路，其特征在于，所述频率锁定环路包括依次连接的鉴频器、第二降频器、第二累加器和数控振荡器，所述数控振荡器分别输出时钟信号至所述所述鉴相器、所述鉴频器和所述解串器，所述数控延迟单元的输出端还连接至所述鉴频器以输出延时后的输入数据。
4.根据权利要求3所述的一种时钟数据恢复电路，其特征在于，还包括脉冲发生器，所述脉冲发生器的输出端连接至所述数控振荡器以输出相位置零脉冲，所述数控振荡器根据接收到的相位置零脉冲对输出的时钟信号进行相位置零。
5.根据权利要求4所述的一种时钟数据恢复电路，其特征在于，所述脉冲发生器设置有用于接收输入数据的输入端，以根据输入数据的上升沿产生相位置零脉冲。
6.根据权利要求4所述的一种时钟数据恢复电路，其特征在于，所述脉冲发生器连接至所述鉴相器，以触发所述鉴相器对时钟信号和输入数据进行相位比较。
7.根据权利要求4所述的一种时钟数据恢复电路，其特征在于，所述脉冲发生器连接至所述鉴频器，以触发所述鉴频器对时钟信号和延时后的输入数据进行频率判定。
8.一种时钟数据恢复方法，应用于时钟数据恢复电路，所述时钟数据恢复电路包括时间延迟环路、频率锁定环路和解串器，所述时间延迟环路连接所述频率锁定环路，所述解串器分别连接所述时间延迟环路和所述频率锁定环路，其特征在于，所述方法包括：
所述时间延迟环路根据时钟信号的相位将输入数据进行延时以实现相位对齐；
所述频率锁定环路根据延时后的输入数据调整时钟信号的频率，以使时钟信号的频率与输入数据的频率一致；
所述解串器根据时钟信号对输入数据进行解串。
9.根据权利要求8所述的一种时钟数据恢复方法，其特征在于，所述时间延迟环路包括依次连接的数控延迟单元、鉴相器、第一降频器和第一累加器，所述第一累加器的输出端连接至所述数控延迟单元，所述数控延迟单元的输出端连接至所述解串器；
所述时间延迟环路根据时钟信号的相位将输入数据进行延时以实现相位对齐，包括：
所述鉴相器将时钟信号和输入数据进行相位比较；
所述数控延迟单元根据相位比较的结果对输入数据进行延时以实现相位对齐。
10.根据权利要求9所述的一种时钟数据恢复方法，其特征在于，所述频率锁定环路包括依次连接的鉴频器、第二降频器、第二累加器和数控振荡器，所述数控振荡器分别连接所述所述鉴相器、所述鉴频器和所述解串器，所述数控延迟单元的输出端还连接至所述鉴频器；
所述频率锁定环路根据延时后的输入数据调整时钟信号的频率，以使时钟信号的频率与输入数据的频率一致，包括：
所述数控延迟单元输出延时后的输入数据至所述鉴频器；
所述鉴频器对时钟信号和延时后的输入数据进行频率判定；
所述数控振荡器根据频率判定的相位差调整时钟信号的频率。
CN202110224295.0A 2021-03-01 2021-03-01 时钟数据恢复电路及时钟数据恢复方法 Pending CN115001486A (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202110224295.0A CN115001486A (zh) 2021-03-01 2021-03-01 时钟数据恢复电路及时钟数据恢复方法
EP21928846.1A EP4300828A4 (en) 2021-03-01 2021-11-15 CLOCK DATA RECOVERY CIRCUIT AND CLOCK DATA RECOVERY METHOD
US18/279,895 US20240146502A1 (en) 2021-03-01 2021-11-15 Clock data recovery circuit and clock data recovery method
PCT/CN2021/130752 WO2022183774A1 (zh) 2021-03-01 2021-11-15 时钟数据恢复电路及时钟数据恢复方法
JP2023553438A JP7606632B2 (ja) 2021-03-01 2021-11-15 クロックデータリカバリ回路及びクロックデータリカバリ方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110224295.0A CN115001486A (zh) 2021-03-01 2021-03-01 时钟数据恢复电路及时钟数据恢复方法

Publications (1)

Publication Number Publication Date
CN115001486A true CN115001486A (zh) 2022-09-02

Family

ID=83018548

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110224295.0A Pending CN115001486A (zh) 2021-03-01 2021-03-01 时钟数据恢复电路及时钟数据恢复方法

Country Status (5)

Country Link
US (1) US20240146502A1 (zh)
EP (1) EP4300828A4 (zh)
JP (1) JP7606632B2 (zh)
CN (1) CN115001486A (zh)
WO (1) WO2022183774A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117559992A (zh) * 2024-01-12 2024-02-13 成都电科星拓科技有限公司 时钟数据恢复电路及芯片

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115940890A (zh) * 2022-12-30 2023-04-07 成都市汉云星河网络系统有限公司 一种e1接口线路信号的时钟和数据恢复装置和方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5036298A (en) * 1990-04-26 1991-07-30 Analog Devices, Inc. Clock recovery circuit without jitter peaking
JP3931477B2 (ja) * 1998-12-03 2007-06-13 三菱電機株式会社 クロック再生／識別装置
KR100400043B1 (ko) 2001-06-11 2003-09-29 삼성전자주식회사 데이터 복원 회로 및 방법
US6747518B1 (en) * 2002-12-30 2004-06-08 Broadcom Corporation CDR lock detector with hysteresis
EP1619819A4 (en) 2003-05-01 2010-08-04 Mitsubishi Electric Corp CLOCK DATA RECOVERY CIRCUIT
CN101657966B (zh) * 2007-03-20 2012-05-30 株式会社爱德万测试 时钟数据恢复电路、方法及测试装置
US8509371B2 (en) * 2009-09-29 2013-08-13 Analog Devices, Inc. Continuous-rate clock recovery circuit
JP5704988B2 (ja) 2011-03-28 2015-04-22 三菱電機株式会社 通信装置
JP6303513B2 (ja) 2014-01-14 2018-04-04 富士通株式会社 マルチレーンリタイマ回路およびマルチレーン伝送システム
JP2016171387A (ja) 2015-03-11 2016-09-23 株式会社日立製作所 クロックデータリカバリ回路
JP6594710B2 (ja) * 2015-08-31 2019-10-23 ルネサスエレクトロニクス株式会社 クロックデータリカバリ回路
KR102347844B1 (ko) 2015-09-02 2022-01-10 에스케이하이닉스 주식회사 집적 회로
US11038666B1 (en) * 2019-12-11 2021-06-15 Qualcomm Incorporated Open-loop, super fast, half-rate clock and data recovery for next generation C-PHY interfaces

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117559992A (zh) * 2024-01-12 2024-02-13 成都电科星拓科技有限公司 时钟数据恢复电路及芯片
CN117559992B (zh) * 2024-01-12 2024-03-19 成都电科星拓科技有限公司 时钟数据恢复电路及芯片

Also Published As

Publication number Publication date
EP4300828A1 (en) 2024-01-03
WO2022183774A1 (zh) 2022-09-09
EP4300828A4 (en) 2024-08-28
JP2024509432A (ja) 2024-03-01
US20240146502A1 (en) 2024-05-02
JP7606632B2 (ja) 2024-12-25

Similar Documents

Publication Publication Date Title
US8373460B2 (en) Dual loop phase locked loop with low voltage-controlled oscillator gain
US6683930B1 (en) Digital phase/frequency detector, and clock generator and data recovery PLL containing the same
US6310521B1 (en) Reference-free clock generation and data recovery PLL
US7477716B2 (en) Start up circuit for delay locked loop
US8803573B2 (en) Serializer-deserializer clock and data recovery gain adjustment
US5789947A (en) Phase comparator
US4527277A (en) Timing extraction circuit
US6879195B2 (en) PLL lock detection circuit using edge detection
US6005425A (en) PLL using pulse width detection for frequency and phase error correction
US6915081B2 (en) PLL circuit and optical communication reception apparatus
WO2022183774A1 (zh) 时钟数据恢复电路及时钟数据恢复方法
US10530563B2 (en) Clock synchronization device
US6157218A (en) Phase-frequency detection with no dead zone
US20080265945A1 (en) Phase frequency detector with limited output pulse width and method thereof
US5815017A (en) Forced oscillator circuit and method
CN110708061A (zh) 一种全数字亚采样锁相环及其频率范围锁定方法
JPH08265140A (ja) 位相同期ループにおいてフィードバック分周比を決定する方法および装置
CN111147071B (zh) 一种应用于时钟数据恢复电路的比例通路增益调节器
JP3617456B2 (ja) Ｐｌｌ回路および光通信受信装置
US6329847B1 (en) Radio device including a frequency synthesizer and phase discriminator for such a device
US6218907B1 (en) Frequency comparator and PLL circuit using the same
US7545193B2 (en) Voltage-controlled delay circuit using second-order phase interpolation
US6087902A (en) Phase-locked loop (PLL) circuit containing a biased phase detector for improved frequency acquisition
US6160860A (en) Phase-locked loop (PLL) circuit containing a frequency detector for improved frequency acquisition
Park et al. A 5.0-to-12.5-Gb/s, 1.7-pJ/b, 0.66-μs Lock-time Reference-less Sub-sampling CDR with Beat Detection FLL in 28nm CMOS

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20221121

Address after: 518055 Liuxian Avenue, Xili Street, Nanshan District, Shenzhen, Guangdong

Applicant after: SANECHIPS TECHNOLOGY Co.,Ltd.

Applicant after: Southern University of Science and Technology

Address before: 518057 Zhongxing building, science and technology south road, Nanshan District hi tech Industrial Park, Guangdong, Shenzhen

Applicant before: ZTE Corp.

Applicant before: Southern University of Science and Technology

SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Country or region after: China

Address after: 518055, 2nd Floor, ZTE Industrial Park, No. 2 Chuangyan Road, Xili Community, Xili Street, Nanshan District, Shenzhen City, Guangdong Province, China

Applicant after: SANECHIPS TECHNOLOGY Co.,Ltd.

Applicant after: Southern University of Science and Technology

Address before: 518055 Liuxian Avenue, Xili Street, Nanshan District, Shenzhen, Guangdong

Applicant before: SANECHIPS TECHNOLOGY Co.,Ltd.

Country or region before: China

Applicant before: Southern University of Science and Technology