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CN114975270A - 半导体装置 - Google Patents

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Publication number
CN114975270A
CN114975270A CN202210313984.3A CN202210313984A CN114975270A CN 114975270 A CN114975270 A CN 114975270A CN 202210313984 A CN202210313984 A CN 202210313984A CN 114975270 A CN114975270 A CN 114975270A
Authority
CN
China
Prior art keywords
gate
source
drain
layer
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210313984.3A
Other languages
English (en)
Inventor
黄柏瑜
李振铭
吴以雯
杨复凯
王美匀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
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Abstract

提供半导体结构与其形成方法。在一实施例中，例示性的半导体结构包括栅极结构位于主动区的通道区上；漏极结构位于主动区的漏极区上；源极结构位于主动区的源极区上；背侧源极接点位于源极结构下；隔离结构位于源极结构上并接触源极结构；漏极接点位于漏极结构上并电性耦接至漏极结构；以及栅极接点通孔位于栅极结构上并电性耦接至栅极结构。栅极接点通孔与漏极接点之间的距离，大于栅极接点通孔与隔离结构之间的距离。例示性的半导体结构的寄生电容减少且漏电流的容许范围加大。

Description

半导体装置
技术领域
本发明实施例关于半导体装置，更特别关于具有背侧源极接点的半导体装置。
背景技术
半导体集成电路产业已经历指数成长。集成电路材料与设计的技术进展，使每一代的集成电路比前一代具有更小且更复杂的电路。在集成电路演进中，功能密度(如单位芯片面积的内连线装置数目)通常随着几何尺寸(如采用的制作工艺所能产生的最小构件或线路)缩小而增加。尺寸缩小的工艺通常有利于增加产能与降低相关成本。尺寸缩小亦增加处理与制造集成电路的复杂度。
举例来说，大幅缩小集成电路尺寸会造成紧密排列的源极/漏极结构与栅极结构，以及紧密排列的源极/漏极接点与栅极接点通孔。两个相邻的导电结构(如栅极接点通孔与源极/漏极接点)之间的空间减少可能造成漏电流，其亦增加能耗甚至造成电路完全失效(若漏电流够大)。因此虽然现有技术通常符合预期目的，但无法完全符合所有方面的需求。
发明内容
本发明一例示性的实施例关于半导体装置。半导体装置包括第一源极/漏极结构，位于第一源极/漏极接点上；第二源极/漏极结构，位于背侧介电层上；多个通道组件，各自延伸于第一源极/漏极结构与第二源极/漏极结构之间；栅极结构，接合通道组件并位于背侧介电层上；底部介电层，直接位于第二源极/漏极结构上；第一介电层，位于底部介电层上；以及隔离结构，延伸穿过第一介电层并直接位于第一源极/漏极结构上。隔离结构的组成与底部介电层的组成不同，且第一源极/漏极结构与第一介电层隔有隔离结构。
本发明另一例示性的实施例关于半导体装置。半导体装置包括第一栅极结构，位于第一主动区的通道区上；漏极结构，位于第一主动区的漏极区上；源极结构，位于第一主动区的源极区上；背侧源极接点，位于源极结构下；隔离结构，位于源极结构上并接触源极结构；漏极接点，位于漏极结构上并电性耦接至漏极结构；以及栅极接点通孔，位于第一栅极结构上并电性耦接至第一栅极结构。栅极接点通孔与漏极接点之间的距离，大于栅极接点通孔与隔离结构之间的距离。
本发明又一例示性实施例关于半导体装置的形成方法。方法包括接收工件。工件包括：主动区，位于基板上；栅极结构，位于主动区的通道区上；第一源极/漏极结构，位于主动区的第一源极/漏极区上，并位于基板中的半导体插塞上；第二源极/漏极结构，位于主动区的第二源极/漏极区上；以及第一介电层，包括第一部分直接位于第一源极/漏极结构上，以及第二部分直接位于第二源极/漏极结构上。方法亦包括选择性移除第一介电层的第一部分以形成隔离结构开口而露出第一源极/漏极结构；形成隔离结构于隔离结构开口中，且隔离结构的组成与第一介电层的组成不同；以及将半导体插塞置换成背侧源极/漏极接点。
附图说明
图1是本发明一或多个实施例中，形成具有背侧电源轨的半导体装置的方法的流程图。
图2是本发明多个实施例中，进行图1的方法的多种阶段的例示性工件的部分上视图。
图3至16是本发明一或多个实施例中，例示性工件在图1的方法中的多种制作阶段沿着图2所示的剖线A-A’的部分剖视图。
图17是本发明一或多个实施例中，例示性工件在图1的方法中的多种制作阶段沿着图2所示的剖线B-B’的部分剖视图。
图18至25是本发明一或多个实施例中，例示性工件在图1的方法中的多种制作阶段沿着图2所示的剖线A-A’的部分剖视图。
图26是图25所示的例示性工件的部分上视布局图。
图27是本发明一或多个实施例中，决定图1的方法所形成的栅极接点通孔其设置的方法的流程图。
图28至37是本发明一或多个实施例中，例示性工件在图27的方法中的多种制作阶段的部分剖视图或上视布局图。
图38及39是本发明一或多个实施例中，例示性工件在图1的方法中的多种制作阶段的部分剖视图。
附图标记说明：
A-A’,B-B’：剖线
D1,D2,D3,D4,S：距离
P：栅极结构间距
Wg,W1,W2,W2’,W3：宽度
100,300：方法
102,104,106,108,110,112,114,116,118,120,122,124,126,128,130,132,302,304,306,308,310,312,312a,312b,314a,314b：步骤200,200A,200B,200C,200D,200E,200F,400,500：工件
202：基板
204：隔离结构
205：鳍状结构
205C：通道区
205S/D：源极/漏极区
206：牺牲层
207：垂直堆叠
208：通道层
210：虚置栅极堆叠
210’：栅极结构
212：虚置介电层
212’：介电层
213：虚置栅极层
213’：栅极层
214,240：硬遮罩(掩膜)层
214a：氧化硅层
214b：氮化硅层
216,216’,216a,216b：栅极间隔物
216s：侧壁
218D：漏极开口
218S：源极开口
220：内侧间隔物结构
222：遮罩膜
224：光阻(光刻胶)层
226,242：开口
228：半导体插塞
232D：漏极结构
232S：源极结构
234：接点蚀刻停止层
236：底部层间介电层
237：自对准盖层
238：第一层间介电层
244：介电插塞开口
246,246’：介电插塞
246m,248m,254m：中心线
247：硅化物层
248：漏极接点
248S：前侧源极接点
250：第二层间介电层
251：漏极接点通孔
251S：虚置源极通孔
252：图案化的硬遮罩
253：栅极接点通孔开口
254：第一栅极接点通孔
254a：第二栅极接点通孔
254b,254c,254d,254f：栅极接点通孔
254e：第三栅极接点通孔
256：第一内连线结构
258：载板
260：介电层
262：背侧源极接点开口
264：介电阻障层
266：硅化物层
268：背侧源极接点
270：背侧电源轨
272：第二内连线结构
400A,500A：第一装置区
400B,500B：第二装置区
具体实施方式
下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
可以理解的是，下述内容提供的不同实施例或例子可实施本发明实施例的不同结构。特定构件与排列的实施例用以简化本公开而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本发明的多种实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。举例来说，若将附图中的装置翻转，则下方或之下的元件将转为上方或之上的元件。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
此外，当数值或数值范围的描述有“约”、“近似”、或类似用语时，旨在涵盖合理范围内的数值，如本技术领域中技术人员考量到制造过程中产生的固有变化。举例来说，基于与制造具有与数值相关的已知制造容许范围，数值或范围涵盖包括所述数目的合理范围，例如在所述数目的+/-10％以内。举例来说，材料层的厚度为约5nm且本技术领域中技术人员已知沉积材料层的制造容许范围为15％时，其包含的尺寸范围为4.25nm至5.75nm。此外，本发明的多种实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
导入多栅极装置如鳍状场效晶体管与多桥通道晶体管，以增加栅极-通道耦合、降低关闭状态电流、并减少短通道效应而改善栅极控制。鳍状场效晶体管具有隆起的通道，且栅极包覆通道的多侧(比如包覆自基板延伸的半导体材料的鳍状物的顶部与侧壁)。多桥通道晶体管的栅极结构可部分或完全围绕通道区，以接触通道区的两侧或更多侧。由于多桥通道晶体管的栅极结构围绕通道区，多桥通道晶体管亦可视作围绕栅极晶体管或全绕式栅极晶体管。多桥通道晶体管的通道区可由纳米线、纳米片、或其他纳米结构形成，因此多桥通道晶体管亦可视作纳米线晶体管或纳米片晶体管。多栅极装置的三维结构可大幅缩小尺寸，并维持栅极控制与缓解短通道效应。
如上所述，大幅缩小集成电路尺寸会造成更紧密排列的晶体管，其将造成更紧密排列的中段工艺结构。中段工艺结构的工艺通常关于制作接点至集成电路装置的导电结构(或导电区)，比如制作接点至源极/漏极结构。制作紧密排列的中段工艺的结构时的挑战，会限制晶体管密度进一步增加。紧密相邻的源极/漏极接点与栅极接点通孔亦会增加彼此之间的寄生电容而造成漏电流。
本发明实施例提供的半导体装置与方法，可将隔离结构置于源极/漏极结构上，而非形成前侧源极/漏极接点。例示性的半导体装置包括第一源极/漏极结构位于背侧源极/漏极接点上、第二源极/漏极结构、栅极结构位于第一源极/漏极结构与第二源极/漏极结构之上与之间、底部介电层直接位于第二源极/漏极结构上、第一介电层位于底部介电层上、以及隔离结构延伸穿过第一介电层并直接位于第一源极/漏极结构上。隔离结构的组成与底部介电层的组成不同，且第一源极/漏极结构与第一介电层隔有隔离结构。通过形成隔离结构于源极结构上而非形成前侧源极接点，可实质上消除前侧源极接点与栅极通孔之间的寄生电容与可能的漏电流。形成隔离结构于源极结构上，亦可增加栅极接点通孔的设计弹性，进而加大前侧漏极接点上的金属接点与栅极接点之间的漏电流容许范围(比如降低或实质上消除漏电流)，及/或减少与栅极接点通孔相关的寄生电阻。
本发明多种实施例将搭配附图详细说明。在此考量下，图1是形成半导体装置的方法100的流程图。图27是方法300的流程图，其用于决定图1的方法所制作的栅极接点通孔设置。方法100与方法300将搭配图2至26与图28至39说明如下。方法100及300仅用于举例而非局限本发明实施例至此处说明的内容。在方法100与方法300之前、之中、及/或之后可提供额外步骤，且方法的额外实施例可取代、消除、或调换一些所述步骤。此处并未详述所有步骤以简化说明。由于制作工艺的结果为制作工件200成半导体装置，工件200亦可视作半导体装置。为了避免疑问，图2至26与图28至39所示的X、Y、及Z方向彼此垂直且一致。在本发明实施例中，类似标耗用于标示类似结构，除非另外说明。
如图1至3所示，方法100的步骤102接收工件200。图2是例示性的工件200的部分上视图。图3是例示性的工件200沿着图2所示的剖线A-A'的部分剖视图。如图2及3所示，工件200包括基板202。在一实施例中，基板202为基体硅基板(比如包含基体单晶硅)。在多种实施例中，基板202可包含其他半导体材料如锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、磷砷化镓铟、或上述的组合。在一些其他实施例中，基板202可为绝缘层上半导体基板如绝缘层上硅基板、绝缘层上硅锗基板、或绝缘层上锗基板。绝缘层上半导体基板的制作方法可采用分隔布植(注入)氧、晶圆接合、及/或其他合适方法。
如图2及3所示，工件200亦包括多个鳍状结构205位于基板202上。鳍状结构205可由基板202的一部分与交错的半导体层(如通道层208与牺牲层206)的垂直堆叠207所形成。在所述实施例中，垂直堆叠207可包含交错的多个通道层208与多个牺牲层206。每一通道层208的组成可为硅，而每一牺牲层206的组成可为硅锗。通道层208与牺牲层206可外延沉积于基板202上，其形成方法可采用分子束外延、气相外延、超高真空化学气相沉积、及/或其他合适的外延成长工艺。鳍状结构205沿着X方向纵向延伸，且分成与虚置栅极堆叠210重叠的通道区205C以及源极/漏极区205S/D。每一通道区205C沿着X方向位于源极/漏极区205S/D之间。此实施例采用栅极置换工艺(或栅极后制工艺)，而虚置栅极堆叠210作为功能栅极结构的占位物。其他工艺与设置亦属可能。可采用合适的沉积、光微影(光刻)、与蚀刻工艺，以形成虚置栅极堆叠210。如图3所示，虚置栅极堆叠210包括虚置介电层212、虚置栅极层213位于虚置介电层212上、以及栅极顶部的硬遮罩层214位于虚置栅极层213上。在一实施例中，虚置介电层212包括氧化硅。虚置栅极层213包括多晶硅，而栅极顶部的硬遮罩层214包括氮化硅层214b形成于氧化硅层214a上。
如图2及3所示，工件200亦包括隔离结构204形成于鳍状结构205周围，以隔离相邻的鳍状结构205。在一些实施例中，隔离结构204沉积于定义鳍状结构205的沟槽中。这些沟槽可延伸穿过通道层208与牺牲层206，并止于基板202中。隔离结构204亦可视作浅沟槽隔离结构。隔离结构204可包含氧化硅、氮氧化硅、氟硅酸盐玻璃、低介电常数的介电层、上述的组合、及/或其他合适材料。
如图2及3所示，工件200亦包括栅极间隔物216沿着虚置栅极堆叠210的侧壁。在一些实施例中，栅极间隔物216可包含碳氧化硅、碳氮化硅、氮化硅、碳氮氧化硅、氧化锆、氧化铝、或合适的介电材料。
如图1及4所示，方法100的步骤104使源极/漏极区205S/D凹陷，以形成源极开口218S与漏极开口218D。以干蚀刻工艺或合适的蚀刻工艺，非等向蚀刻虚置栅极堆叠210与栅极间隔物216未覆盖的鳍状结构205的源极/漏极区205S/D。干蚀刻工艺可采用含氧气体、氢气、含氟气体(如四氟化碳、六氟化硫、二氟甲烷、氟仿、及/或六氟乙烷)、含氯气体(如氯气、氯仿、四氯甲烷、及/或三氯化硼)、含溴气体(如溴化氢及/或溴仿)、含碘气体、其他合适气体及/或等离子体、及/或上述的组合。在图4所示的实施例中，源极开口218S与漏极开口218D可延伸穿过垂直堆叠207，且可部分延伸至基板202中。在形成源极开口218S与漏极开口218D时，可能稍微蚀刻栅极间隔物216。稍微蚀刻的栅极间隔物216可视作栅极间隔物216'。每一栅极间隔物216'包括向外弯曲的侧壁216s，且其宽度(沿着X方向的尺寸)沿着Z方向逐渐减少。
如图1及5所示，方法100的步骤106形成内侧间隔物结构220。在露出源极开口218S与漏极开口218D中的牺牲层206之后，可选择性地使牺牲层206部分凹陷以形成内侧间隔物凹陷(之后填有内侧间隔物结构220)，且明显不蚀刻露出的通道层208。在一实施例中，通道层208的组成实质上为硅，而牺牲层206的组成实质上为硅锗，且使牺牲层选择性地部分凹陷的步骤可采用选择性等向蚀刻工艺。在形成内侧间隔物凹陷之后，沉积内侧间隔物材料层于工件200上以填入内侧间隔物凹陷。内侧间隔物材料层可包含氧化硅、氮化硅、碳氧化硅、碳氮氧化硅、碳氮化硅、金属氮化物、或合适的介电材料。接着回蚀刻内侧间隔物材料层，以移除通道层208的侧壁上的多余内侧间隔物材料层，进而形成内侧间隔物结构220。在一些实施例中，步骤106的回蚀刻工艺可为干蚀刻工艺，其可与形成源极开口218S与漏极开口218D所用的干蚀刻工艺类似。
如图1、6、及7所示，方法100的步骤108形成半导体插塞228于源极开口218S下。在一些实施例中，沉积遮罩膜222于工件200上，接着沉积光阻层224于遮罩膜222上。在一些实施例中，遮罩膜222可为底抗反射涂层。图案化光阻层224以作为图案化遮罩膜222的蚀刻工艺中的蚀刻遮罩。如图6所示，图案化的光阻层224与图案化的遮罩膜222覆盖或保护漏极开口218D，并露出源极开口218S。接着进行蚀刻工艺以延伸源极开口218S至基板202中，以形成延伸的开口226。在一些实施方式中，步骤108的蚀刻工艺可为干蚀刻工艺，且其可与形成源极开口218S与漏极开口218D所用的干蚀刻工艺类似。接着可移除图案化的光阻层224。
在遮罩膜222仍覆盖漏极开口218D时，可选择性形成半导体插塞228于延伸的开口226中，且形成方法可采用分子束外延、气相外延、超高真空化学气相沉积、及/或其他合适的外延成长工艺。半导体插塞228的组成与基板202不同，使后续工艺中可选择性地移除基板202。举例来说，当基板202的组成为硅时，半导体插塞228可包含未掺杂的硅锗、掺杂硼的硅、搀杂磷的硅、掺杂硼的硅锗、掺杂砷的硅、或其他合适材料，因此可选择性移除基板202而实质上不蚀刻半导体插塞228。在一实施例中，基板202的组成为硅，而半导体插塞228的组成为未掺杂的硅锗。在形成半导体插塞228之后，可采用合适的蚀刻工艺选择性移除覆盖漏极开口218D的遮罩膜222。
如图1及8所示，方法100的步骤110形成源极结构232S于源极开口218S中，并形成漏极结构232D于漏极开口218D中。源极结构232S与漏极结构232D各自的形成方法可采用外延工艺如气相外延、超高真空化学气相沉积、分子束外延、及/或其他合适工艺。因此源极结构232S与漏极结构232D耦接至鳍状结构205的通道区205C中的通道层208。源极结构232S与漏极结构232D可为n型或p型的源极/漏极结构，端视即将形成的晶体管的导电形态而定。例示性的n型源极/漏极结构可包含硅、掺杂磷的硅、掺杂砷的硅、掺杂锑的硅、或其他合适材料，且可在外延工艺时导入n型掺质如磷、砷、或锑以进行原位掺杂，或采用接面布植工艺以进行异位掺杂。例示性的p型源极/漏极结构可包含锗、掺杂镓的硅锗、掺杂硼的硅锗、或其他合适材料，且可在外延工艺时导入p型掺质如硼或镓以进行原位掺杂，或采用接面布植工艺以进行异位掺杂。
如图1及9所示，方法100的步骤112沉积接点蚀刻停止层234与底部层间介电层236于工件200上。接点蚀刻停止层234可包含氮化硅、氮氧化硅、及/或本技术领域已知的其他材料，且其形成方法可为原子层沉积、等离子体辅助化学气相沉积、及/或其他合适的沉积或氧化工艺。如图9所示，接点蚀刻停止层234可顺应性地沉积于源极结构232S的上表面、漏极结构232D的上表面、与栅极间隔物216的侧壁上。在沉积接点蚀刻停止层234之后沉积底部层间介电层236于基板200上，其沉积方法可为等离子体辅助化学气相沉积工艺或其他合适的沉积技术。底部层间介电层236的组成与栅极间隔物216'的组成不同，使后续工艺可选择性移除底部层间介电层236。底部层间介电层236可包含材料如四乙氧基硅烷的氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅(如硼磷硅酸盐玻璃、氟硅酸盐玻璃、磷硅酸盐玻璃、或硼硅酸盐玻璃)、及/或其他合适的介电材料。可进行平坦化工艺如化学机械研磨工艺，以移除多余材料并露出虚置栅极堆叠210中的虚置栅极层213的上表面。
如图1及10所示，方法100的步骤114将虚置栅极堆叠210置换成栅极结构210'。随着虚置栅极层213露出，步骤114可移除虚置栅极堆叠210。移除虚置栅极堆叠210的方法可包含一或多个蚀刻工艺，其对虚置栅极堆叠210中的材料具有选择性。在移除虚置栅极堆叠210之后，可选择性移除牺牲层206以释放通道层208作为通道区205C中的通道组件。选择性移除牺牲层206的方法可为干蚀刻、选择性湿蚀刻、或其他选择性蚀刻工艺。在一些实施例中，选择性湿蚀刻包括氢氧化铵、过氧化氢、与水的混合物的蚀刻。
沉积栅极结构210’以包覆通道组件如通道层208。每一栅极结构210’包括栅极介电层212’以及栅极层213’位于栅极介电层212’上。在一些实施例中，栅极介电层212’包括界面层位于通道组件如通道层208上，以及高介电常数的介电层位于界面层上，且其形成方法可采用原子层沉积、化学气相沉积、及/或其他合适方法。此处的高介电常数的介电层可视作介电常数大于氧化硅的介电常数(约3.9)的介电材料。在一些实施例中，界面层包括氧化硅。高介电常数的介电层可包含氧化铪、氧化锆、氧化铪锆、氧化钽、氧化铪硅、氧化锆硅、氧化镧、氧化铝、氧化钇、钛酸锶、钛酸钡、氧化钡锆、氧化铪镧、氧化镧硅、氧化铝硅、氧化铪钽、氧化铪钛、钛酸钡锶、氮化硅、氮氧化硅、上述的组合、或其他合适材料。
接着沉积栅极层213’于栅极介电层212’上，且沉积方法可采用原子层沉积、物理气相沉积、化学气相沉积、电子束蒸镀、或其他合适方法。栅极层213'可包含单层或多层结构，比如具有选定功函数以增进装置效能的金属层、衬垫层、湿润层、粘着层、金属合金、或金属硅化物的多种组合。举例来说，栅极层213'可包括氮化钛、钛铝、氮化钛铝、氮化钽、钽铝、氮化钽铝、碳化钽铝、碳氮化钽、铝、钨、镍、钛、钌、钴、铂、碳化钽、氮化钽硅、铜、其他耐火金属、其他合适的金属材料、或上述的组合。此外，当半导体装置如工件200包括n型晶体管与p型晶体管时，可分开形成不同的栅极层以用于n型晶体管与p型晶体管，且栅极层可包含不同的功函数金属层(以提供不同的n型与p型功函数金属层)。
在一些实施例中，工件200亦包括自对准盖层237直接形成于栅极层213'上。在一些实施例中，自对准盖层237可直接形成于栅极层213'与栅极间隔物216'上。自对准盖层237的组成与底部层间介电层236的组成不同，以在后续工艺中选择性移除底部层间介电层236。在一实施例中，自对准盖层237包括氮化硅。在一些其他实施例中，自对准盖层237的组成可为碳氧化硅、碳化硅、碳氮化硅、氮化硅、硅、铪硅化物、碳氧化硅、氧化铝、锆硅化物、氮氧化吕、氧化锆、氧化铪、氧化钛、氧化锆铝、氧化锌、氧化钽、氧化镧、氧化钇、碳氮化钽、碳氮氧化硅、氮化锆、或上述的组合。
如图1、11、及12所示，方法100的步骤116选择性移除直接位于源极结构232S上的接点蚀刻停止层234与底部层间介电层236，以形成介电插塞开口244。如图11所示，沉积第一层间介电层238于工件200上的方法可为化学气相沉积、可流动的化学气相沉积、等离子体辅助化学气相沉积、或其他合适工艺。在一些实施例中，第一层间介电层238的组成可与底部层间介电层236的组成类似。可沉积硬遮罩层240于第一层间介电层238上，接着由微影工艺图案化硬遮罩层240以形成开口242。例示性的微影工艺包含旋转涂布光阻层、软烘烤光阻层、对准光罩(遮罩)、曝光、曝光后烘烤、显影光阻层、冲洗、与干燥(如硬烘烤)。如图12所示，在采用图案化的硬遮罩层240做为蚀刻遮罩时，可对工件200进行一或多道蚀刻工艺以选择性移除开口242中露出的第一层间介电层238、底部层间介电层236、与接点蚀刻停止层234，并形成介电插塞开口244以露出源极结构232S。在一些实施例中，一或多道蚀刻工艺可选择性移除第一层间介电层238与底部层间介电层236以形成介电插塞开口244于接点蚀刻停止层234上。接点蚀刻停止层234仍保护源极结构232S。介电插塞开口244中可露出源极结构232S的所有上表面。蚀刻工艺可选择性蚀刻第一层间介电层238与底部层间介电层236，而实质上不蚀刻栅极间隔物216’与自对准盖层237。在形成介电插塞开口244之后，可移除图案化的硬遮罩层240。在一些实施例中，介电插塞开口244亦可露出栅极间隔物216’的上表面。在一些实施例中，介电插塞开口244亦可露出自对准盖层237的上表面。
如图1及13所示，方法100的步骤118形成介电插塞246于介电插塞开口244中。形成介电插塞246的方法可包含多个工艺如沉积与平坦化工艺。举例来说，可沉积介电插塞层于工件200上并填入介电插塞开口244，其沉积方法可为原子层沉积、物理气相沉积、化学气相沉积、或合适工艺。介电插塞层可包含氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、或上述的组合。介电插塞层的组成可与自对准盖层237的组成不同。介电插塞层的组成亦可与第一层间介电层238与底部层间介电层236的组成不同。在一实施例中，栅极间隔物216可包含碳氮氧化硅，自对准盖层237可包含氮化硅，第一层间介电层238可包含氧化硅，且介电插塞246可包含碳氧化硅。接着进行平坦化工艺如化学机械研磨以移除第一层间介电层238上的多余介电插塞，并提供平坦表面。介电插塞246接着直接覆盖源极结构232S的所有上表面。在形成介电插塞开口244时不移除接点蚀刻停止层234的实施方式中，接点蚀刻停止层234将覆盖源极结构232S的所有上表面，且介电插塞246将覆盖接点蚀刻停止层234的所有上表面与侧壁表面。因此接点蚀刻停止层234的水平部分夹设于源极结构232S与介电插塞246之间。介电插塞246延续介电插塞开口244的形状。介电插塞246的下表面直接接触源极结构232S的上表面。介电插塞246的下表面的宽度W1(沿着X方向)实质上等于源极结构232S的上表面的宽度。介电插塞246的上表面与第一层间介电层238的上表面共平面，且具有宽度W2。在所述实施例中，宽度W2大于宽度W1，因此介电插塞246可具有漏斗形状与锥形侧壁。如上所述，介电插塞开口244亦可露出自对准盖层237的上表面。图14显示另一实施例，其中对应的介电插塞246'直接形成于栅极间隔物216'与自对准盖层237的一部分上。因此介电插塞246'的上表面的宽度W2'大于宽度W2。应理解介电插塞246的形状不限于图13及14所示的例子。通过形成介电插塞246于源极结构232S上而非形成前侧源极接点，可实质上消除欲形成的栅极接点通孔与前侧源极接点之间的漏电流路径。形成介电插塞246于源极结构232S上，亦可增加栅极接点通孔的设计弹性。形成栅极接点通孔的设计弹性将搭配图28至37进一步详细说明。
如图1及15所示，方法100的步骤120形成漏极接点248于漏极结构232D上。形成漏极接点248的方法可包含形成漏极接点开口(用于填入漏极接点248)以穿过第一层间介电层238、底部层间介电层236、与接点蚀刻停止层234，以露出漏极结构232D的至少一部分。形成漏极接点开口的方法可包含光微影与蚀刻工艺。接着形成硅化物层247于漏极接点开口中。在一些例子中，硅化物层247可包含钛硅化物、钴硅化物、镍硅化物、钽硅化物、或钨硅化物。接着形成漏极接点248于硅化物层247上。漏极接点248可包含阻障层(未图示)沉积于工件200的上表面上。阻障层可包含金属或金属氮化物，比如氮化钛、氮化钴、镍、或氮化钨。之后可沉积金属填充层(未图示)于阻障层上。金属填充层可包含钨、钌、钴、镍、或铜。接着可进行化学机械研磨工艺以移除多余材料，以定义漏极接点248与介电插塞246的最终形状并提供平坦表面。在一些实施例中，介电插塞246的宽度W2大于漏极接点248的上表面的宽度W3。介电插塞246的高宽比小于漏极接点248的高宽比。在不形成介电插塞246以覆盖源极结构232S的假设状况中，步骤120将造成前侧源极接点位于源极结构232S上。虽然前侧源极接点可与漏极接点248的组成类似，仍可能不具任何功能，因为电子信号是经由欲形成的背侧源极接点连接至源极结构232S。如此一来，前侧源极接点为虚置源极接点。换言之，形成介电插塞246可避免形成需至源极接点。
如图1、16、及17所示，方法100的步骤122形成漏极接点通孔251于漏极接点248上。如图16所示，形成第二层间介电层250于第一层间介电层238上。第二层间介电层250的材料与形成方法，可与第一层间介电层238的材料与形成方法类似。图17显示工件200沿着图2所示的剖线B-B'的剖视图。漏极接点通孔开口(之后填有漏极接点通孔251)可穿过第二层间介电层250以露出漏极接点248的上表面的一部分。如图17所示，漏极接点通孔251形成于漏极接点248上，并填入漏极接点通孔开口。漏极接点通孔251可包含阻障层以及金属填充层位于阻障层上。漏极接点通孔251中的阻障层与金属填充层的材料与形成方法，可与图15所示的漏极接点248的材料与形成方法类似。接着进行化学机械研磨工艺以移除多余材料，并定义漏极接点通孔251的最终形状。在一些实施例中，本发明实施例的方法如方法100不形成任何前侧源极接点通孔。由于源极结构232S的电子线路通过背侧源极接点，因此任何前侧源极接点通孔(若形成)为不具任何功能的虚置源极接点通孔。一些实施例为了符合一些现有技术与降低成本，虚置源极接点通孔可与漏极接点通孔一起形成，并位于介电插塞246上。虚置源极接点通孔的形成方法可与漏极接点通孔251的形成方法类似。
如图1、18、及19所示，方法100的步骤124形成栅极接点通孔于栅极结构210’上。如图18所示，形成图案化的硬遮罩层252于第二层间介电层250上，以露出第二层间介电层250的一部分。可将光阻层涂布于硬遮罩层上，并采用第一光微影光罩图案化光阻层。采用图案化的光阻层作为蚀刻遮罩以图案化硬遮罩层，即可得图案化的硬遮罩层252。接着在形成栅极接点通孔开口253穿过第二层间介电层250、第一层间介电层238、与自对准盖层237的蚀刻工艺时，采用图案化的硬遮罩252作为蚀刻遮罩。如图19所示，形成第一栅极接点通孔254于栅极接点通孔开口253中，并电性连接至栅极层213’。形成第一栅极接点通孔254的工艺与材料，可与形成漏极接点通孔251的工艺与材料类似。在此例中，第一栅极接点通孔254的所有下表面直接接触栅极层213’。在一些实施例中，可同时形成第一栅极接点通孔254与漏极接点通孔251。在一些实施例中，可在形成漏极接点通孔251之前形成第一栅极接点通孔254。
如图20所示，在形成第一栅极接点通孔254与漏极接点通孔251之后，可形成第一内连线结构256于工件200的前侧上。在一些实施例中，第一内连线结构256可包含多个金属间介电层，以及多个金属线路或接点通孔位于每一金属间介电层中。在一些例子中，金属间介电层与底部层间介电层236可共用类似组成。每一金属间介电层中的金属线路与接点通孔的组成可为金属如铝、钨、钌、或铜。由于第一内连线结构256形成于工件200的前侧上，第一内连线结构256亦可视作前侧内连线结构。
如图1及21所示，方法100的步骤126翻转并平坦化工件200，以露出半导体插塞228。载板258接合至第一内连线结构256。在一些实施例中，载板258接合至工件200的方法可为熔融接合、采用粘着层、或上述的组合。在一些实施例中，载板258可包含半导体材料(如硅)、蓝宝石、玻璃、聚合物材料、或其他合适材料。一旦将载板258接合至工件200的第一内连线结构256，即可翻转工件200。接着平坦化工件200的背侧以露出半导体插塞228。
如图1及22所示，方法100的步骤128将基板202置换成背侧介电层260。在露出半导体插塞228之后，可选择性移除基板202以形成介电开口，且移除方法可为选择性蚀刻工艺如选择性湿蚀刻工艺或选择性干蚀刻工艺。选择性移除基板202的方法，实质上不损伤半导体插塞228。可由合适工艺沉积介电层260于工件200的背侧上。在一些例子中，介电层260的组成可与底部层间介电层236的组成类似。可进行平坦化工艺如化学机械研磨工艺，以平坦化工件200的背侧并移除半导体插塞228上的多余介电层260。
如图1、23、及24所示，方法100的步骤130将半导体插塞228置换成背侧源极接点268。如图23所示，进行选择性蚀刻工艺可选择性移除半导体插塞228，而实质上不损伤介电层260。自工件200的背侧露出背侧源极接点开口262中的源极结构232S时，即停止蚀刻工艺。选择性移除半导体插塞228的步骤为自对准的步骤。在一实施例中，选择性蚀刻工艺可采用氢氧化铵、过氧化氢、与水的混合物。如图24所示，沉积介电阻障层264于工件200上，接着回蚀刻介电阻障层264，使其只覆盖背侧源极接点开口262的侧壁，并露出源极结构232S。在一些实施例中，介电阻障层264可包含氮化硅或其他合适材料。可形成硅化物层266于源极结构232S的露出表面上，以减少源极结构232S与欲形成的背侧源极接点268之间的接点电阻。硅化物层266可包含镍硅化物、镍锗化物、或镍锗硅化物。在形成硅化物层266之后，可形成背侧源极接点268于背侧源极接点开口262中。背侧源极接点268可包含铝、铑、钌、铜、铱、或钨。接着可进行平坦化工艺如化学机械研磨工艺，以移除多余材料并提供平坦表面。背侧源极接点268可由硅化物层266电性耦接至源极结构232S。由于形成背侧源极接点268的方法为自对准，背侧源极接点268的宽度(沿着X方向)小于介电插塞246的宽度W2。
如图1及25所示，方法100的步骤132进行后续工艺，比如形成背侧电源轨270。虽然图25未显示，但背侧电源轨270可埋置于绝缘层中。在例示性的工艺中，组成与底部层间介电层236类似的绝缘层可沉积于工件200的背侧上，包括沉积于介电层260与背侧源极接点268上。接着图案化电源轨沟槽于绝缘层中。接着可形成背侧电源轨270于电源轨沟槽中。背侧电源轨270的组成与形成方法，可与图15所示的上述漏极接点248的组成与形成方法类似。可进行化学机械研磨工艺以移除多余材料。第二内连线结构272的形成方法与结构，可与第一内连线结构256的形成方法与结构类似。由于第二内连线结构272形成于工件200的背侧上，第二内连线结构272亦可视作背侧内连线结构。
图26显示工件200的例示性上视布局图。由于形成背侧源极接点268的方法为自对准，背侧源极接点268形成于鳍状结构205之下。具体而言，背侧源极接点268形成于源极结构232S之下(未图示)。如上所述，本发明实施例的方法不形成导电的前侧源极接点248S。相反地，形成介电插塞246于源极结构232S上。介电插塞246的宽度W2大于背侧源极接点268的宽度。第一栅极接点通孔254形成于栅极层213'上，且具有沿着X方向的宽度Wg。漏极接点通孔251形成于漏极接点248上。在一实施例中，第一栅极接点通孔254的中心线254m对准栅极结构210'的中心线。中心线254m与介电插塞246的中心线246m之间的距离D1，实质上等于中心线254m与漏极接点248的中心线248m之间的距离D2。第一栅极接点通孔254与漏极接点248之间具有距离D3。由于介电插塞246的形成方法，可增加第一栅极接点通孔254的设计弹性，因为第一栅极接点通孔254短接至任何前侧源极接点或其上的前侧源极接点通孔的可能性为0或可忽略。因此在微影工艺中的对准光罩的工艺误差及/或形成栅极接点通孔的其他不准确的容许度可增加。此外，没有前侧源极接点通孔则可消除前侧源极接点通孔与第一栅极接点通孔254之间的寄生电容。上述的所有方式造成更佳的装置效能、良率、与可信度。
如上所述，集成电路技术朝更小的技术节点迈进，而紧邻的前侧源极/漏极接点(及/或前侧源极/漏极接点通孔)与栅极接点通孔会增加彼此的寄生电容而造成漏电流。在上述的方法100中，直接形成介电插塞246而非前侧源极接点于源极结构232S上。因此有利于降低工件200的寄生电容。由于介电插塞246形成于源极结构232S上，可调整第一栅极接点通孔254的设置(如位置与形状)以进一步改善装置效能。举例来说，第一栅极接点通孔254的位置影响第一栅极接点通孔254与漏极接点248或漏极接点通孔251之间的距离，因此影响对硬的寄生电容与漏电流。第一栅极接点通孔254的直径可决定第一栅极接点通孔254与栅极结构210'之间的接触面积，因此影响寄生电阻。当第一栅极接点通孔254与漏极接点248或漏极接点通孔251之间的距离增加，则减少上述结构之间的寄生电容。然而亦可减少接触面积而增加寄生电阻。
不同应用所用的半导体装置可具有对寄生电容与寄生电阻的不同需求。举例来说，在高速无线/有线通信的应用中需要较小的寄生电容，因为寄生电容会不利地限制无线/有线通信系统中的射频集成电路的高频效能。在这些应用中，减少寄生电容比减少寄生电阻重要。在追求更佳直流电特性的应用如静电放电电路或输入/输出电路中，需要较小的寄生电阻以得较大电流，且减少寄生电阻比减少寄生电容重要。本发明实施例通过形成不同设置(如位置或尺寸)的栅极接点通孔，可调整栅极接点通孔相关的寄生电阻与寄生电容(及漏电流)，以改善半导体装置的效能。
图27显示例示性的方法300的流程图，以在方法100的步骤124时确认欲形成的栅极接点通孔的设置。栅极接点通孔的设置参数会影响工件200的寄生电阻、寄生电容、与漏电流。通过选择不同的光微影光罩以形成栅极接点通孔开口，可确认栅极接点通孔的设置，因此可确认栅极接点通孔与漏极接点之间的距离以及栅极接点通孔与栅极结构之间的接触面积。通过改变栅极接点通孔的设置，可依据最终半导体装置的应用改变栅极接点通孔相关的寄生电阻与寄生电容。图27中的方法300将搭配图28至37说明。
如图27所示，方法300的步骤302确认是否形成背侧源极接点于工件200中。若不形成背侧源极接点于工件200中，则进行方法300的步骤304以制作工件200的前侧源极接点248S(如图26所示)于源极结构232S上，而不形成介电插塞246。前侧源极接点248S的材料与形成方法，可与图15所示的上述漏极接点248的材料与形成方法类似。在此状况中，栅极接点通孔的设置可与图18所示的上述第一栅极接点通孔254类似。可进行额外工艺如形成前侧内连线结构。若欲形成的工件200不具有背侧源极接点(如背侧源极接点268)，则接着进行方法300的步骤306以进行方法100如形成介电插塞246与背侧源极接点268。
如图27所示，在以方法100制作半导体装置之前，步骤308确认是否制作比图25中的工件200的效能改善的半导体装置的最终结构。进一步改善效能将增加现有的制作工艺的额外成本。举例来说，需采用新的光微影光罩以利改善效能。在收益超过成本的情况下，可确认欲制作的半导体装置具有改善的效能。若欲制作的半导体装置不需具有改善效能或者改善效能的成本大于收益，则进行方法300的步骤310以方法100制作半导体装置，且可采用第一遮罩形成栅极接点通孔开口253(以及图25中的工件200的第一栅极接点通孔254)。
如图27所示，若需改善欲制作的半导体装置的效能，则接着进行方法300的步骤312a与步骤312b。在步骤312中，确认欲制作的半导体装置是否需具有加大的漏电流容许范围(及/或减少的寄生电容)。若不需加大漏电流的容许范围，则方法300跳回步骤310。若需加大漏电流的容许范围，则方法300接着进行步骤314a而采用第二光微影光罩，以利形成第二栅极接点通孔开口。与第一光微影光罩相较，第二光微影光罩可导入刻意的层叠偏移于第二栅极接点通孔开口上。形成于第二栅极接点通孔开口中的第二栅极接点通孔可具有第二设置。图28至32显示其他实施例，在形成含有第二设置的第二栅极接点通孔254a的工件200A时，采用第二光微影光罩。
如图28所示，工件200A包括第二栅极接点通孔254a、与介电插塞246相邻的栅极间隔物216a、以及与漏极接点248相邻的栅极间隔物216b。第二栅极接点通孔254a不只直接形成于栅极结构210'上，亦直接位于栅极间隔物216a上。换言之，第二栅极接点通孔254a直接接触栅极间隔物216a的上表面的一部分。栅极间隔物216b的上表面不具有第二栅极接点通孔254a。由于刻意偏移，栅极结构210'的中心线与第二栅极接点通孔254a的中心线254m之间具有差异。图29显示工件200A的例示性布局。如图29所示，第二栅极接点通孔254a刻意朝介电插塞246偏移一段距离S。距离S可小于0.5倍的宽度Wg，使第二栅极接点通孔254a仍在栅极结构210'上，就算形成第二栅极接点通孔开口的微影工艺时发生非刻意的第二光微影光罩对不准或其他不准确的问题。非刻意的对不准可小于0.5*宽度Wg。宽度Wg为第一栅极接点通孔254的宽度。由于第二栅极接点通孔254a偏移，距离D2大于距离D1。如图29所示，漏极接点248与第二栅极接点通孔254a之间的距离D4，大于漏极接点248与第一栅极接点通孔254之间的距离D3(以虚线表示)。通过增加距离D3至距离D4，有利于减少第二栅极接点通孔254a与漏极接点248之间的寄生电容，亦有利于加大漏电流的容许范围。
在图30所示的另一实施例中，工件200B包括栅极接点通孔。随着刻意增加层叠偏移，栅极接点通孔不只直接形成于栅极间隔物216a上，亦直接位于介电插塞246的一部分上。图31是工件200A的例示性布局。与图29中的布局相较，可进一步增加距离D2。工件200B中的栅极接点通孔与漏极接点248之间的寄生电容小于工件200A中的寄生电容，且可进一步加大漏电流的容许范围。
栅极接点通孔填入对应的栅极接点通孔开口。在将栅极接点通孔填入对应的栅极接点通孔开口之前，对应的栅极接点通孔开口露出栅极结构210’、栅极间隔物216’、与介电插塞246的上表面。形成对应的栅极接点通孔开口的方法，可包含进行原子层蚀刻工艺以选择性移除自对准盖层237而露出栅极结构210’的上表面的一部分，而不明显损伤栅极间隔物216’与介电插塞246。原子层蚀刻工艺可包含沉积工艺。沉积工艺可采用合适气体如六氟丁二烯或其他合适材料。接着进行蚀刻工艺以蚀刻自对准盖层237的至少一部分。此蚀刻工艺可采用含氮气体(如三氟化氮)与其他含碳与氟的气体，或其他合适气体。可重复多次循环的沉积工艺与蚀刻工艺。在图28至31所示的上述实施例中，第一栅极接点通孔254沿着X方向偏移。第一栅极接点通孔254除了沿着X方向偏移以外，亦可沿着Y方向偏移。图32及33所示的两个其他实施例中，栅极接点通孔沿着Y方向偏移。如图32所示，工件200C包括栅极接点通孔254c。栅极接点通孔254c直接接触与主动区相邻的底部层间介电层236、栅极结构210'、以及栅极间隔物216a。与图29中的栅极接点通孔相较，栅极接点通孔254c亦沿着Y方向偏移。如图33所示，工件200D包括栅极接点通孔254d。与图26中的第一栅极接点通孔254相较，栅极接点通孔254d亦沿着Y方向偏移。可刻意或非刻意地沿着Y方向偏移。如上所述，大幅减少集成电路尺寸最造成源极/漏极接点通孔与栅极接点通孔的排列更致密。与形成虚置(非功能性)前侧源极接点248S与导电的虚置源极通孔251S的方法相较，形成介电插塞246于源极结构232S上的方法可增加栅极接点通孔的工艺容许范围与设计弹性。值得注意的是，偏移的栅极接点通孔造成栅极接点通孔与栅极结构210'之间的接触面积减少。因此工件200A的寄生电阻大于图26中的工件200的寄生电阻。另一实施例提供的工件其加大的漏电流容许范围以及寄生电阻与图26中的工件200类似，其将搭配图36及37详述。
如图27所示，步骤312b确认制作的半导体装置是否需要降低寄生电阻。若需降低寄生电阻，则方法300的步骤314b可采用第三光微影光罩以利形成第三栅极接点通孔开口。第三光微影光罩与第一光微影光罩相较，可用于形成单侧加大的栅极接点通孔开口。形成于第三栅极接点通孔开口中的第三栅极接点通孔可具有第三设置。图34及35显示其他实施例中，在制作具有第三设置的第三栅极接点通孔254e的工件200A时采用第三光微影光罩。
如图34所示，工件200E包括第三栅极接点通孔254e。与介电插塞246相邻的第一栅极接点通孔254(如图25至26)的侧部加大，以形成第三栅极接点通孔254e。加大的第三栅极接点通孔254e不只直接形成于栅极结构210'上，亦直接位于栅极间隔物216a与介电插塞246上。换言之，第三栅极接点通孔254e直接接触介电插塞246的上表面的一部分。图35显示工件200E的例示性布局。由于加大尺寸，栅极结构210'的中心线与第三栅极接点通孔254e的中心线之间具有差距。如图35所示，加大第一栅极接点通孔254的左侧(与介电插塞246相邻)，以形成第三栅极接点通孔254e。第三栅极接点通孔254e与第一栅极接点通孔254的宽度差异，小于约0.5倍的栅极结构间距P。选择宽度差异E，使加大的第三栅极接点通孔254e不会造成第三栅极接点通孔254e与外侧栅极结构210'(比如介电插塞246的左侧上的一者)之间的明显漏电流。在一些实施例中，加大的第三栅极接点通孔254e的宽度大于栅极结构210'的宽度。由于加大宽度，第三栅极接点通孔254e与栅极结构210'之间的接触面积可大于第一栅极接点通孔254相关的接触面积。因此与图27中的工件200相较，有利于减少工件200E的栅极接点通孔相关的寄生电阻，而实质上不牺牲漏电流的容许范围。
图36显示另一实施例中，加大漏电流的容许范围而不明显减少栅极接点通孔与栅极结构之间的接触面积(比如不明显增加寄生电阻)的方案。在此实施例中，第一栅极接点通孔254的左侧加大且可朝介电插塞246偏移，以形成栅极接点通孔254f于工件200F中。图37显示工件200F的例示性布局。栅极接点通孔254f与漏极接点248之间的距离因偏移而增加，因此可比图26中的工件200加大漏电流的容许范围。此外由于左侧加大，栅极接点通孔254f与栅极结构210’之间的接触面积与图26中的工件200中的接触面积实质上类似。因此工件200F的漏电流容许范围加大，而不明显改变寄生电阻。
依据本发明实施例，方法100与方法300造成不同装置区中采用不同设置的栅极接点通孔。可依据方法100与方法300制作这些装置区中的半导体装置以符合其设计需求。举例来说，图38所示的工件400包括第一装置区400A与第二装置区400B。第一装置区400A与第二装置区400B可形成于相同基板或不同基板上。在一例中，第一装置区400A中的半导体装置包括源极结构232S、前侧源极接点248S位于源极结构232S上、以及背侧源极接点268位于源极结构232S下。形成前侧源极接点248S与背侧源极接点268有助于提供较弹性的布线。第二装置区400B中的半导体装置包括源极结构232S、介电插塞246位于源极结构232S、与背侧源极接点268位于源极结构232S下。形成介电插塞246有助于增加栅极接点通孔的设计弹性。虽然附图中的第一栅极接点通孔254在第二装置区400B中，但应理解依据方法100与方法300的其他设置的栅极接点通孔亦可行。
举例来说，图39所示的工件500包括第一装置区500A与第二装置区500B。在一实施方式中，第一装置区500A中的半导体装置包括偏移的第二栅极接点通孔254a，使半导体装置的漏电流容许范围加大。第二装置区500B中的半导体装置包括单侧加大的第三栅极接点通孔254e，使半导体装置的寄生电阻降低。因此不同区可用于不同功能。
在图1至39所述的实施例中，方法100与方法300可形成介电插塞于多桥通道晶体管中的源极结构上。应理解方法100与方法300亦可用于具有漏极结构上的介电插塞与背侧漏极接点的工件。本发明实施例亦可用于其他多栅极装置如鳍状场效晶体管。
本发明实施例提供许多优点。举例来说，本发明实施例提供半导体装置的形成方法，其介电插塞位于源极/漏极结构上。这可增加栅极接点通孔的设计弹性。因此在形成栅极接点通孔所用的微影工艺中，可增加对准光罩的工艺误差及/或其他不准确的容许度。此外，形成介电插塞亦可降低寄生电容，因为前侧源极/漏极接点已置换成介电插塞。所有的方法均可造成更佳的装置效能、良率、与可信度。本发明实施例亦提供方法以形成具有刻意层叠偏移的栅极接点通孔，其可增加漏电流的容许范围并降低与栅极接点通孔相关的寄生电容。层叠可指半导体装置如集成电路芯片中的不同层的多种构件之间的对准现象。本发明实施例亦提供形成单侧加大的栅极接点通孔的方法，其可增加栅极接点通孔与栅极结构之间的接触面积，并减少寄生电阻。
本发明提供许多不同实施例。此处公开半导体结构与其制作方法。本发明一例示性的实施例关于半导体装置。半导体装置包括第一源极/漏极结构，位于第一源极/漏极接点上；第二源极/漏极结构，位于背侧介电层上；多个通道组件，各自延伸于第一源极/漏极结构与第二源极/漏极结构之间；栅极结构，接合通道组件并位于背侧介电层上；底部介电层，直接位于第二源极/漏极结构上；第一介电层，位于底部介电层上；以及隔离结构，延伸穿过第一介电层并直接位于第一源极/漏极结构上。隔离结构的组成与底部介电层的组成不同，且第一源极/漏极结构与第一介电层隔有隔离结构。
在一些实施例中，半导体装置亦可包括第二源极/漏极接点，延伸穿过第一介电层与底部介电层并电性连接至第二源极/漏极结构；第二介电层，位于第一介电层上；以及栅极接点通孔，延伸穿过第二介电层与第一介电层并直接接触栅极结构。
在一些实施例中，半导体装置亦可包括第一栅极间隔物，沿着栅极结构的第一侧壁并直接接触隔离结构；以及第二栅极间隔物，沿着栅极结构的第二侧壁，且第二侧壁与第一侧壁相对。栅极接点通孔的第一中心线与第二源极/漏极接点之间的距离，大于第一中心线与隔离结构之间的距离。
在一些实施例中，栅极接点通孔可位于第一栅极间隔物上并直接接触第一栅极间隔物。在一些实施例中，栅极接点通孔可位于隔离结构上并直接接触隔离结构。在一些实施例中，栅极接点通孔的第一中心线偏离栅极结构的第二中心线，栅极结构可具有宽度W1，而栅极接点通孔的第一中心线与栅极结构的第二中心线之间的距离小于约0.5倍的宽度W1。
在一些实施例中，隔离结构的上表面可具有第一宽度，隔离结构的下表面可具有第二宽度，且第二宽度小于第一宽度。隔离结构的上表面与第一介电层的上表面可共平面，且隔离结构的下表面可直接接触第一源极/漏极结构。在一些实施例中，隔离结构可包括氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氧化硅、或碳氮氧化硅。
本发明另一例示性的实施例关于半导体装置。半导体装置包括第一栅极结构，位于第一主动区的通道区上；漏极结构，位于第一主动区的漏极区上；源极结构，位于第一主动区的源极区上；背侧源极接点，位于源极结构下；隔离结构，位于源极结构上并接触源极结构；漏极接点，位于漏极结构上并电性耦接至漏极结构；以及栅极接点通孔，位于第一栅极结构上并电性耦接至第一栅极结构。栅极接点通孔与漏极接点之间的距离，大于栅极接点通孔与隔离结构之间的距离。
在一些实施例中，半导体装置亦可包括第一栅极间隔物，沿着第一栅极结构的第一侧壁并与源极结构相邻；以及第二栅极间隔物，沿着第一栅极结构的第二侧壁并与漏极结构相邻。栅极接点通孔可直接位于第一栅极间隔物上。在一些实施例中，栅极接点通孔直接位于隔离结构上并直接接触隔离结构。
在一些实施例中，半导体装置亦可包括第二栅极结构，位于第二主动区的通道区上；第二源极结构，位于第二主动区的源极区上；前侧源极接点，位于第二源极结构上；以及另一背侧源极接点，位于第二源极结构下。
在一些实施例中，半导体装置亦可包括第二栅极结构位于第二主动区的通道区上。第一栅极结构与第二栅极结构隔有第一栅极间隔物与隔离结构。
在一些实施例中，半导体装置亦可包括底部介电层，位于漏极结构上；第一介电层，位于底部介电层上；以及第二介电层，位于第一介电层上。隔离结构可延伸穿过第一介电层并覆盖源极结构的上表面。
在一些实施例中，半导体装置亦可包括自对准盖层位于第一栅极结构上。栅极接点通孔更延伸穿过自对准盖层。隔离结构亦可直接接触自对准盖层。在一些实施例中，隔离结构的高宽比可小于漏极接点的高宽比。
本发明又一例示性实施例关于半导体装置的形成方法。方法包括接收工件。工件包括：主动区，位于基板上；栅极结构，位于主动区的通道区上；第一源极/漏极结构，位于主动区的第一源极/漏极区上，并位于基板中的半导体插塞上；第二源极/漏极结构，位于主动区的第二源极/漏极区上；以及第一介电层，包括第一部分直接位于第一源极/漏极结构上，以及第二部分直接位于第二源极/漏极结构上。方法亦包括选择性移除第一介电层的第一部分以形成隔离结构开口而露出第一源极/漏极结构；形成隔离结构于隔离结构开口中，且隔离结构的组成与第一介电层的组成不同；以及将半导体插塞置换成背侧源极/漏极接点。
在一些实施例中，方法亦可包括形成源极/漏极接点开口穿过第一介电层，以露出第二源极/漏极结构；形成源极/漏极接点于源极/漏极接点开口中；形成第二介电层于第一介电层上；形成通孔开口穿过第一介电层与第二介电层，以露出栅极结构；以及形成接点通孔于通孔开口中并直接接触栅极结构。接点通孔与源极/漏极接点之间的距离，大于接点通孔与隔离结构之间的距离。
在一些实施例中，工件亦可包括第一栅极间隔物，沿着栅极结构的第一侧壁并与隔离结构横向相邻，以及第二栅极间隔物，沿着栅极结构的第二侧壁并与源极/漏极接点横向相邻。通孔开口亦可露出第一栅极间隔物的至少一部分，且接点通孔亦可直接接触第一栅极间隔物。
在一些实施例中，通孔开口亦可露出隔离结构的一部分，且接点通孔亦可直接接触隔离结构。
上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明构思与范围，并可在未脱离本发明的构思与范围的前提下进行改变、替换、或变动。

Claims (1)

1.一种半导体装置，包括：
一第一源极/漏极结构，位于一第一源极/漏极接点上；
一第二源极/漏极结构，位于一背侧介电层上；
多个通道组件，各自延伸于该第一源极/漏极结构与该第二源极/漏极结构之间；
一栅极结构，接合该些通道组件并位于该背侧介电层上；
一底部介电层，直接位于该第二源极/漏极结构上；
一第一介电层，位于该底部介电层上；以及
一隔离结构，延伸穿过该第一介电层并直接位于该第一源极/漏极结构上，
其中该隔离结构的组成与该底部介电层的组成不同，且该第一源极/漏极结构与该第一介电层隔有该隔离结构。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12272729B2 (en) * 2021-05-05 2025-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Asymmetric source/drain for backside source contact
US11804527B2 (en) * 2021-07-14 2023-10-31 Nxp Usa, Inc. Transistor with center fed gate
US20230060786A1 (en) * 2021-08-27 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Enlarged Backside Contact
US12243913B2 (en) * 2022-02-23 2025-03-04 International Business Machines Corporation Self-aligned backside contact integration for transistors
US20240332077A1 (en) * 2023-03-27 2024-10-03 Intel Corporation Integrated circuit structure with backside gate connection

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US10199502B2 (en) 2014-08-15 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D contact and method of making same
US11004794B2 (en) 2018-06-27 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Partial barrier free vias for cobalt-based interconnects and methods of fabrication thereof
US11637186B2 (en) 2018-11-20 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor having gate contact and source/drain contact separated by a gap
KR20200134362A (ko) * 2019-05-21 2020-12-02 삼성전자주식회사 반도체 소자
US11171136B2 (en) * 2019-08-02 2021-11-09 Samsung Electronics Co., Ltd. Semiconductor devices
US11264327B2 (en) * 2019-10-30 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Backside power rail structure and methods of forming same
US11355601B2 (en) * 2020-03-31 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside power rail and backside self-aligned via
US12148751B2 (en) * 2020-10-30 2024-11-19 Intel Corporation Use of a placeholder for backside contact formation for transistor arrangements

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