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CN114927465A - 半导体器件及其制作方法 - Google Patents

半导体器件及其制作方法 Download PDF

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CN114927465A CN202210844726.8A CN202210844726A CN114927465A CN 114927465 A CN114927465 A CN 114927465A CN 202210844726 A CN202210844726 A CN 202210844726A CN 114927465 A CN114927465 A CN 114927465A
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diffusion
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Abstract

本发明提供一种半导体器件及其制作方法。该半导体器件的制作方法包括：在基底的垫氧化层上形成图形化的掩模层，以掩模层为掩模，执行离子注入工艺，在基底中形成埋层；去除图形化的掩模层，增加垫氧化层的厚度形成扩散覆盖层，扩散覆盖层包括自下而上层叠的第一氧化层和第二氧化层，且采用热氧化工艺形成第一氧化层，以及采用化学气相沉积工艺形成第二氧化层；执行退火工艺，使埋层向远离扩散覆盖层的基底中扩散；去除扩散覆盖层；以及在基底上形成外延层。分两步形成扩散覆盖层可以增大去除扩散覆盖层的工艺窗口，减少扩散覆盖层残留，以及使得外延层的表面较为平整。该半导体器件利用上述半导体器件的制作方法制成。

Description

半导体器件及其制作方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件的制作方法、以及一种半导体器件。
背景技术
在BCD（BIPOLAR-CMOS-DMOS）工艺中通常会用N型埋层（N+ Bury layer，NBL）离子注入技术与外延技术来制备半导体器件（例如DMOS）。外延生长形成的外延层可以提供高纯度的硅，且良好的外延层可以提高高压器件的耐压性能。
现有的一种半导体器件的制作方法包括：如图1所示，在基底100上形成垫氧化层101；如图2所示，在垫氧化层101上形成图形化的掩模层102，以图形化的掩模层102为掩模，执行离子注入工艺，在基底100中形成N型埋层103；如图3所示，去除图形化的掩模层102，通过热氧化工艺增加垫氧化层101的厚度形成扩散覆盖层104，再执行退火处理，使得N型埋层103向远离扩散覆盖层104的基底中扩散；如图4所示，去除扩散覆盖层104；如图5所示，在基底100上形成外延层106。
但是利用上述半导体器件的制作方法制作半导体器件时，去除扩散覆盖层104的工艺窗口较窄，且容易出现扩散覆盖层残留，影响后续外延层106的生长；此外，生成的外延层106的表面也不平整。因此，如何增大去除扩散覆盖层的工艺窗口，减少扩散覆盖层残留，以及使得外延层的表面较为平整急需解决。
发明内容
发明人研究发现：如图3所示，在进行热氧化工艺过程中，由于N形埋层103所在区域（称为离子注入区）的基底表层较离子未注入区的基底表层更容易氧化生成氧化层，使得离子注入区上的扩散覆盖层104的厚度大于离子未注入区上的扩散覆盖层104的厚度，且形成扩散覆盖层104后，离子注入区的基底上表面低于离子未注入区的基底上表面，进而使得去除扩散覆盖层104的工艺窗口（Process Window）较窄。具体的，在去除扩散覆盖层104时，若使用低的过刻蚀（over etch），则N型埋层103所在区域的基底上容易产生扩散覆盖层残留，影响后续外延层的生长；若为了减少扩散覆盖层残留而使用高的过刻蚀，则会导致离子未注入区基底的硅损耗（Si Loss）严重，影响产品良率。此外，在去除扩散覆盖层104后，如图4所示，基底100上表面中对应于N型埋层103的部分形成有具有一定深度的凹槽105，如此使得后续形成的外延层106的表面不平整。
为了增大去除扩散覆盖层的工艺窗口，减少扩散覆盖层残留，以及使得外延层的表面较为平整，本发明提供一种半导体器件及其制作方法。
为了解决上述问题，本发明一方面提供一种半导体器件的制作方法包括：
提供基底，所述基底的上表面形成有垫氧化层；
在所述垫氧化层上形成图形化的掩模层，以所述图形化的掩模层为掩模，执行离子注入工艺，在所述基底中形成埋层；
去除所述图形化的掩模层，增加所述垫氧化层的厚度形成扩散覆盖层；其中，所述扩散覆盖层包括自下而上层叠的第一氧化层和第二氧化层，形成所述扩散覆盖层的方法包括采用热氧化工艺增加所述垫氧化层的厚度形成第一氧化层，以及采用化学气相沉积工艺在所述第一氧化层上沉积形成第二氧化层；
执行退火工艺，使所述埋层向远离所述扩散覆盖层的基底中扩散；
去除所述扩散覆盖层；
以及在所述基底上形成外延层。
可选的，所述化学气相沉积工艺包括等离子体增强化学气相沉积工艺或低压化学气相沉积工艺。
可选的，所述垫氧化层的厚度为200埃~300埃。
可选的，所述埋层所在区域的基底上，所述第一氧化层的厚度为1450埃~1550埃；与所述埋层所在区域邻接区域的基底上，所述第一氧化层的厚度为1200埃~1300埃。
可选的，所述第二氧化层的厚度为1800埃~2200埃。
可选的，所述垫氧化层、所述第一氧化层和所述第二氧化层的材料均包括氧化硅。
可选的，所述离子注入工艺注入的掺杂剂包括锑或砷。
可选的，所述外延层的厚度为2.5微米~4微米。
可选的，采用包括氢氟酸的刻蚀液刻蚀去除所述扩散覆盖层。
本发明另一方面还提供一种半导体器件，该半导体器件利用上述的制作方法制成。
本发明提供的半导体器件及其制作方法中，通过离子注入工艺在提供的基底中形成埋层，然后在基底上形成扩散覆盖层之后执行退火工艺，使得埋层向远离扩散覆盖层的基底中扩散，其中，扩散覆盖层包括自下而上层叠的第一氧化层和第二氧化层，形成扩散覆盖层的方法包括采用热氧化工艺增加垫氧化层的厚度形成第一氧化层，以及采用化学气相沉积工艺在第一氧化层上沉积形成第二氧化层。形成所述埋层后，所述基底包括离子注入区和离子未注入区，将埋层所在的区域称为离子注入区，将与所述埋层所在区域邻接的区域称为离子未注入区，由于采用热氧化工艺形成氧化层时会消耗基底中的硅，且离子注入区的基底表层较离子未注入区的基底表层更容易被氧化生成氧化层，本发明分两步形成扩散覆盖层，即首先采用热氧化工艺形成第一氧化层，可以在形成部分厚度的扩散覆盖层的同时，修复离子注入导致的基底表面损伤，接着采用化学气相沉积工艺在第一氧化层上沉积部分厚度的扩散覆盖层（即第二氧化层），如此，可以减小形成扩散覆盖层的过程中对基底的消耗，减小离子注入区上的扩散覆盖层与离子未注入区上的扩散覆盖层之间的厚度差，有利于增大去除扩散覆盖层的工艺窗口，减少扩散覆盖层残留；还可以减小形成扩散覆盖层后离子注入区的基底上表面与离子未注入区的基底上表面之间的高度差，有利于使得后续形成的外延层的表面较为平整，进而有利于提高半导体器件的性能。
附图说明
图1为一种半导体器件的制作方法中基底上形成垫氧化层后的剖视图。
图2为一种半导体器件的制作方法中基底内形成埋层后的剖视图。
图3为一种半导体器件的制作方法中基底上形成扩散覆盖层后的剖视图。
图4为一种半导体器件的制作方法中去除基底上的扩散覆盖层后的剖视图。
图5为一种半导体器件的制作方法中基底上形成外延层后的剖视图。
图6为本发明一实施例中半导体器件的制作方法的流程图。
图7为本发明一实施例中基底上形成垫氧化层后的剖视图。
图8为本发明一实施例中基底内形成埋层后的剖视图。
图9为本发明一实施例中基底上形成扩散覆盖层后的剖视图。
图10为本发明一实施例中去除基底上的扩散覆盖层后的剖视图。
图11为本发明一实施例中基底上形成外延层后的剖视图。
附图说明：
（图1至图5）100-基底；101-垫氧化层；102-掩模层；103-埋层；104-扩散覆盖层；105-凹槽；106-外延层；
（图7至图11）200-基底；201-垫氧化层；202-掩模层；203-埋层；204-扩散覆盖层；204a-第一氧化层；204b-第二氧化层；205-凹槽；206-外延层。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体器件及其制作方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如在本申请中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的。此外，术语“第一”和“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”和“第二”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
为了增大去除扩散覆盖层的工艺窗口，减少扩散覆盖层残留，以及使得外延层的表面较为平整，本实施例提供一种半导体器件的制作方法。图6为本发明一实施例中半导体器件的制作方法的流程图。如图6所示，所述半导体器件的制作方法包括：
S1，提供基底，所述基底的上表面形成有垫氧化层；
S2，在所述垫氧化层上形成图形化的掩模层，以所述图形化的掩模层为掩模，执行离子注入工艺，在所述基底中形成埋层；
S3，去除所述图形化的掩模层，增加所述垫氧化层的厚度形成扩散覆盖层；其中，所述扩散覆盖层包括自下而上层叠的第一氧化层和第二氧化层，形成所述扩散覆盖层的方法包括采用热氧化工艺增加所述垫氧化层的厚度形成第一氧化层，以及采用化学气相沉积工艺在所述第一氧化层上沉积形成第二氧化层；
S4，执行退火工艺，使所述埋层向远离所述扩散覆盖层的基底中扩散；
S5，去除所述扩散覆盖层；
S6，在所述基底上形成外延层。
以下结合图7至图11对本实施例的半导体器件的制作方法进行说明。
图7为本发明一实施例中基底上形成垫氧化层后的剖视图。如图7所示，提供基底200，基底200上形成有垫氧化层201。本实施例中，垫氧化层201覆盖基底200的上表面。但不限于此，在其它实施例中，垫氧化层201可以露出基底200的部分上表面。
本实施例中，基底200可以包括体硅晶圆、绝缘体上硅（SOI）晶圆、硅锗晶圆或适于形成半导体器件的其它晶圆。本实施例中，基底200可以是P型硅晶圆。在其它实施例中，基底200还可以是N型衬底。
垫氧化层201的材料包括二氧化硅。设置垫氧化层201的目的之一是在后续的离子注入工艺中保护基底200的上表面，但是垫氧化层201在离子注入过程中会阻挡掺杂剂进入基底200且会吸收部分的掺杂剂，综合考虑之后，本实施例中，垫氧化层201的厚度可以为200埃~300埃。但不限于此，垫氧化层201的厚度可以根据需要调整。垫氧化层201可以通过炉管工艺形成。但不限于此，垫氧化层201还可以通过化学气相沉积（CVD）工艺形成。
图8为本发明一实施例中基底内形成埋层后的剖视图。如图8所示，在所述垫氧化层201上形成图形化的掩模层202，以所述图形化的掩模层202为掩模，执行离子注入工艺，在所述基底200中形成埋层203。在形成所述埋层203后，所述基底200包括离子注入区和离子未注入区，将埋层203所在的区域称为离子注入区，将与埋层203所在区域邻接的区域称为离子未注入区，离子注入区与离子未注入区例如在图8的水平方向上排布（即在基底上表面法线的垂向上排布）。
形成图形化的掩模层202的方法包括：在垫氧化层201上涂布光刻胶形成光刻胶层，对光刻胶层进行曝光和显影，形成图形化的掩模层202。
本实施例中，埋层203可以为N型埋层。形成埋层203的离子注入工艺中，注入的掺杂剂可以为锑（Sb）或砷（As），注入的能量为60KeV~80KeV，注入剂量为2.5×1015cm-2~3.5×1015cm-2（例如为3×1015cm-2）。但不限于此，离子注入工艺的注入能量和注入剂量可以根据实际情况调整。
图9为本发明一实施例中基底上形成扩散覆盖层后的剖视图。如图9所示，去除所述图形化的掩模层202，增加所述垫氧化层201的厚度形成扩散覆盖层204。所述扩散覆盖层204包括自下而上层叠的第一氧化层204a和第二氧化层204b。形成所述扩散覆盖层204的方法包括：采用热氧化工艺增加所述垫氧化层201的厚度形成第一氧化层204a，以及采用化学气相沉积工艺在所述第一氧化层204a上沉积形成第二氧化层204b。第一氧化层和第二氧化层的材料均包括二氧化硅。
需要说明的是，扩散覆盖层204在后续的退火工艺中，或者说在后续的推阱（Drivein）过程中，用于减少注入基底200中的掺杂剂的损失，即用于防止离子注入的掺杂剂从基底上表面逸出，扩散覆盖层204需要具有一定的厚度，例如扩散覆盖层204的厚度可以为3000埃~3750埃。
在对基底200进行离子注入形成埋层203的过程中，基底200的表面受到损伤，本实施例中，采用热氧化工艺形成第一氧化层204a可以修复离子注入导致的基底表面损伤，有助于提高器件性能。但是，由于离子注入区基底中的部分硅可以是非晶态硅，热氧化工艺中非晶态硅以比单晶硅更高的速度氧化，即热氧化工艺中离子注入区的基底表层较离子未注入区的基底表层更容易被氧化生成氧化物，例如离子注入区基底上氧化层的生长速度比离子未注入区基底上氧化层的生长速度快约25%，从而离子注入区基底上的第一氧化层的厚度H1较离子未注入区基底上的第一氧化层的厚度H2厚，且由于形成氧化层消耗了更多的硅，形成第一氧化层204a后，离子注入区的基底上表面低于离子未注入区的基底上表面。
在达到修复基底表面损伤的基础上，缩小第一氧化层204a自身的厚度差异，以及缩小形成第一氧化层204a后基底上表面存在的高度差，本实施例中，离子未注入区（即与所述埋层203所在区域邻接区域）的基底上，所述第一氧化层204a的厚度为1200埃~1300埃，即H2为1200埃~1300埃，从而离子注入区（即所述埋层203所在区域）的基底上，所述第一氧化层204a的厚度为1450埃~1550埃，即H1为1450埃~1550埃。
本实施例中，采用等离子体增强化学气相沉积（PECVD）工艺或低压化学气相沉积（LPCVD）工艺形成第二氧化层204b。由于原硅酸四乙酯（TEOS）流动性较好，通过使用TEOS的低压化学气相沉积工艺形成第二氧化层204b有助于改善扩散覆盖层204的表面高度差。此外，TEOS反应生成氧化硅的速度比热氧化生成氧化硅的速度快，采用该方式生成扩散覆盖层204的部分厚度（即第二氧化层204b），可以节约生产时间。但不限于此，第二氧化层204b还可以通过其它的化学气相沉积工艺形成。本实施例中，第二氧化层204b的厚度可以为1800埃~2200埃，例如为2000埃。
继续参考图9，执行退火工艺（或者说进行推阱），使所述埋层203向远离所述扩散覆盖层204的基底中扩散，以增大埋层203的深度。本实施例中，基底200可以在1150℃~1200℃的温度范围内进行推阱。
图10为本发明一实施例中去除基底上的扩散覆盖层后的剖视图。如图10所示，去除所述扩散覆盖层204。由于采用热氧化工艺和化学气相沉积工艺共同形成扩散覆盖层204，从而形成扩散覆盖层204过程中消耗基底的硅较少，且形成扩散覆盖层204后基底上表面存在的高度差较小，进而去除扩散覆盖层204后，基底200表面形成的凹槽205的深度较小（与图4的凹槽105相比），有利于改善后续外延层表面的高度差。
本实施例中，用包括氢氟酸（HF）的刻蚀液刻蚀去除扩散覆盖层204。但不限于此，在其它实施例中，还可以使用干法刻蚀工艺刻蚀去除扩散覆盖层204。由于本实施例中离子注入区基底上的扩散覆盖层204与离子未注入区基底上的扩散覆盖层204之间的厚度差异较小，在去除扩散覆盖层204时，不需要使用高的过刻蚀也能将扩散覆盖层204去除干净，可以增大去除扩散覆盖层204的工艺窗口，减少扩散覆盖层残留（即氧化物残留），有利于改善后续外延层的生长环境，提高生产良率。
图11为本发明一实施例中基底上形成外延层后的剖视图。如图11所示，在基底上形成外延层206。由于基底200表面形成的凹槽205的深度较小，与图5相比，本实施例形成的外延层206表面的高度差较小，即外延层206的表面较为平整。本实施例中，所述外延层206的厚度可以为2.5微米~4微米。所述外延层206的导电类型可以与基底200的导电类型相同，例如均为P型。
本实施例提供的半导体器件的制作方法中，形成埋层203后，基底200包括离子注入区和离子未注入区，将埋层203所在的区域称为离子注入区，将与埋层203所在区域邻接的区域称为离子未注入区，由于采用热氧化工艺形成氧化层时会消耗基底200中的硅，且离子注入区的基底表层较离子未注入区的基底表层更容易被氧化生成氧化物，本实施例分两步形成扩散覆盖层204，即首先采用热氧化工艺形成第一氧化层204a，可以在形成部分厚度的扩散覆盖层204的同时，修复离子注入导致的基底表面损伤，接着采用化学气相沉积工艺在第一氧化层204a上沉积部分厚度的扩散覆盖层204（即第二氧化层204b），如此，可以减小形成扩散覆盖层204的过程中对基底200的消耗，减小离子注入区上的扩散覆盖层204与离子未注入区上的扩散覆盖层204之间的厚度差，有利于增大去除扩散覆盖层204的工艺窗口，减少氧化层残留；还可以减小形成扩散覆盖层204后离子注入区的基底上表面与离子未注入区的基底上表面之间的高度差，有利于使得后续形成的外延层206的表面较为平整，进而有利于提高半导体器件的性能。
本实施例提供一种半导体器件，该半导体器件利用上述的半导体器件的制作方法制成。
BCD（BIPOLAR-CMOS-DMOS）集成工艺是一种单片集成工艺技术，将Bipolar（双极晶体管）、CMOS（互补金属氧化物半导体场效应管）和DMOSFET（双扩散金属氧化物半导体场效应管）器件同时制作在同一芯片上。它综合了各器件自身的优点，使其具有各自分立时的良好性能。整合过的BCD工艺，可大幅降低功率耗损，提高系统性能，节省成本，可靠性更好。所述半导体器件例如为BCD器件中的DMOS。但不限于此，所述半导体器件也可以是具有埋层的其它半导体器件。
需要说明的是，本说明书采用递进的方式描述，在后描述的半导体器件重点说明的都是与在前描述的半导体器件的制作方法的不同之处，各个部分之间相同和相似的地方互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种半导体器件的制作方法，其特征在于，包括：
提供基底，所述基底的上表面形成有垫氧化层；
在所述垫氧化层上形成图形化的掩模层，以所述图形化的掩模层为掩模，执行离子注入工艺，在所述基底中形成埋层；
去除所述图形化的掩模层，增加所述垫氧化层的厚度形成扩散覆盖层；
执行退火工艺，使所述埋层向远离所述扩散覆盖层的基底中扩散；
去除所述扩散覆盖层；以及
在所述基底上形成外延层；
其中，所述扩散覆盖层包括自下而上层叠的第一氧化层和第二氧化层，形成所述扩散覆盖层的方法包括采用热氧化工艺增加所述垫氧化层的厚度形成第一氧化层，以及采用化学气相沉积工艺在所述第一氧化层上沉积形成第二氧化层。
2.如权利要求1所述的半导体器件的制作方法，其特征在于，所述化学气相沉积工艺包括等离子体增强化学气相沉积工艺或低压化学气相沉积工艺。
3.如权利要求1所述的半导体器件的制作方法，其特征在于，所述垫氧化层的厚度为200埃~300埃。
4.如权利要求1所述的半导体器件的制作方法，其特征在于，所述埋层所在区域的基底上，所述第一氧化层的厚度为1450埃~1550埃；与所述埋层所在区域邻接区域的基底上，所述第一氧化层的厚度为1200埃~1300埃。
5.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第二氧化层的厚度为1800埃~2200埃。
6.如权利要求1所述的半导体器件的制作方法，其特征在于，所述垫氧化层、所述第一氧化层和所述第二氧化层的材料均包括氧化硅。
7.如权利要求1所述的半导体器件的制作方法，其特征在于，所述离子注入工艺注入的掺杂剂包括锑或砷。
8.如权利要求1所述的半导体器件的制作方法，其特征在于，所述外延层的厚度为2.5微米~4微米。
9.如权利要求1所述的半导体器件的制作方法，其特征在于，采用包括氢氟酸的刻蚀液刻蚀去除所述扩散覆盖层。
10.一种半导体器件，其特征在于，利用如权利要求1至9任意一项所述的制作方法制成。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102386056A (zh) * 2010-09-01 2012-03-21 无锡华润上华半导体有限公司 半导体器件及其制造方法
CN102479677A (zh) * 2010-11-29 2012-05-30 无锡华润上华半导体有限公司 半导体器件及其制造方法
CN106206724A (zh) * 2015-05-08 2016-12-07 北大方正集团有限公司 一种高频水平双扩散氧化物半导体器件及其制作方法
CN110752215A (zh) * 2019-11-29 2020-02-04 上海华力微电子有限公司 Sonos存储器的制作方法
CN111276389A (zh) * 2020-02-14 2020-06-12 上海华虹宏力半导体制造有限公司 Bcd工艺中形成衬垫氧化层的方法
CN113345834A (zh) * 2021-08-06 2021-09-03 晶芯成(北京)科技有限公司 低压器件及其制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102386056A (zh) * 2010-09-01 2012-03-21 无锡华润上华半导体有限公司 半导体器件及其制造方法
CN102479677A (zh) * 2010-11-29 2012-05-30 无锡华润上华半导体有限公司 半导体器件及其制造方法
CN106206724A (zh) * 2015-05-08 2016-12-07 北大方正集团有限公司 一种高频水平双扩散氧化物半导体器件及其制作方法
CN110752215A (zh) * 2019-11-29 2020-02-04 上海华力微电子有限公司 Sonos存储器的制作方法
CN111276389A (zh) * 2020-02-14 2020-06-12 上海华虹宏力半导体制造有限公司 Bcd工艺中形成衬垫氧化层的方法
CN113345834A (zh) * 2021-08-06 2021-09-03 晶芯成(北京)科技有限公司 低压器件及其制作方法

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