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CN114899226A - 具有增强的高频性能的金属氧化物半导体场效应晶体管及其制造方法 - Google Patents

具有增强的高频性能的金属氧化物半导体场效应晶体管及其制造方法 Download PDF

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CN114899226A
CN114899226A CN202210403499.5A CN202210403499A CN114899226A CN 114899226 A CN114899226 A CN 114899226A CN 202210403499 A CN202210403499 A CN 202210403499A CN 114899226 A CN114899226 A CN 114899226A
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时磊
吴健
樊航
宋璐瑶
许曙明
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Shanghai Bright Power Semiconductor Co Ltd
Original Assignee
Lilaito Semiconductor Shanghai Co ltd
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Abstract

本发明为具有增强的高频性能的金属氧化物半导体场效应晶体管及其制造方法。一种具有增强的高频性能的横向扩散金属氧化物半导体(LDMOS)器件，包括具有第一导电类型的半导体衬底、在衬底上形成的具有第二导电类型的掺杂漂移区、在掺杂漂移区内形成的具有第一导电类型的体区域。具有第二导电类型的源极区域和漏极区域分别形成为靠近该体区域和掺杂漂移区的上表面，并相互横向隔开。第一绝缘层形成于该体区域和掺杂漂移区上。包含多个栅极段的栅极区域形成于该第一绝缘层上。每个栅极段通过布置在相邻栅极段之间的第二层绝缘层彼此横向隔开。相邻栅极段之间的间距控制为第二绝缘层厚度的因变量，且第一和第二绝缘层的厚度被独立地控制。

Description

具有增强的高频性能的金属氧化物半导体场效应晶体管及其 制造方法
技术领域
本发明总体上涉及电气、电子和计算机领域，更具体地，涉及金属氧化物半导体场效应晶体管器件和制造方法。
背景技术
现代无线通信电路和其他高速系统对例如在微波频率下工作的功率放大器和开关电路的功率和线性性能提出了极其苛刻的要求。这些日益严格的功率和线性要求使得高频、大功率电路元件的设计具有挑战性。硅横向扩散金属氧化物半导体(LDMOS)功率晶体管在过去几年中在此类应用中占据主导地位。然而，随着此类器件的可操作性日益接近极限，亟需其他半导体材料和/或器件结构来满足下一代无线技术的高功率和高线性要求。
众所周知，在LDMOS器件中采用场板结构。场板本质上是所述栅极在LDMOS器件中漂移区上的延伸。通常由多晶硅形成的场板不仅可以提高LDMOS器件的击穿电压，而且可以抑制表面状态，这可显著作用于器件的功率性能。大的栅极多晶硅面积还有助于在LDMOS器件的导通状态期间在场板下方的漂移区中积累电子，从而降低器件中的导通电阻(RDSon)。
遗憾的是，尽管传统MOSFET器件中的场板结构有助于改善某些器件性能指标(例如，通过局部调制电场来提高器件的击穿电压)，但器件的栅极和漂移区之间增加的重叠会引入不受欢迎的从漏极到栅极的寄生反馈电容(Cgd)，也称为米勒电容。更具体地说，从电路的角度来看，场板充当栅极到漏极的反馈电容器，该反馈电容器在器件的输入和输出端提供额外的信号调制。这种寄生反馈电容不受欢迎地影响器件的整体高频性能，特别是在高速开关应用中，这至少部分是由于通过反馈路径提供的额外相位变化，并且还导致器件中的大功率损耗。因此，高频应用要求LDMOS器件具有尽可能小的栅漏电容Cgd。
发明内容
本发明如一个或多个实施方式所示，有益地提供了一种用于高频LDMOS器件的增强型栅极结构，以及制造这种器件的方法。这种栅极结构有利地与现有的互补金属氧化物半导体(CMOS)制造技术兼容，并且不依赖于使用昂贵且复杂的工艺或深奥的材料，例如以双硅化物栅极结构为例，以实现器件的高频性能的显著提高。此外，本发明的实施方式有利地实现增强的高频性能，例如通过降低栅极电荷(Qg)和/或降低栅极-漏极电容(Cgd)，而同时不会明显降低器件中的击穿电压和/或导通电阻(RDSon)。
根据本发明的一个实施方式，一种具有增强的高频性能的LDMOS器件包括具有第一导电类型的半导体衬底、具有第二导电类型的掺杂漂移区，形成于至少一部分衬底上；具有第一导电类型的体区域，形成于所述掺杂漂移区中且靠近所述掺杂漂移区的上表面。所述第二导电类型在极性上与所述第一导电类型相反。具有第二导电类型的源极区域和漏极区域，各自形成于靠近所述体区域和掺杂漂移区的上表面并且彼此横向间隔开。第一绝缘层形成于至少一部分的所述体区域的上表面和所述掺杂漂移区的上表面上。所述LDMOS器件还包括栅极结构，包括形成于所述第一绝缘层的上表面上的多个栅极段。每个所述栅极段通过设置在相邻栅极段之间的第二绝缘层彼此横向隔开。相邻栅极段之间的间距控制为所述第二绝缘层厚度的因变量，且所述第一和第二绝缘层的厚度被独立地控制。
根据本发明的一个实施方式，一种制造具有增强的高频性能的LDMOS器件的方法包括：形成具有第一导电类型的半导体衬底；在至少一部分衬底上形成具有第二导电类型的掺杂漂移区，所述第二导电类型在极性上与所述第一导电类型相反；在掺杂漂移区中靠近掺杂漂移区上表面处形成具有第一导电类型的体区域；在靠近所述体区域和所述掺杂漂移区的上表面处各自形成具有第二导电类型的源极区域和漏极区域，并且彼此横向间隔开；在至少一部分所述体区域的上表面和所述掺杂漂移区的上表面上形成第一绝缘层；在所述第一绝缘层的上表面上形成包括多个栅极段的栅极结构，每个所述栅极段通过设置在相邻栅极段之间的第二绝缘层彼此横向隔开；和根据所述第二绝缘层的厚度控制相邻栅极段之间的间距，所述第一和第二绝缘层的厚度被独立地控制。
本发明的技术可以提供实质性的有益的技术效果。仅作为示例而非限制地，根据本发明的一个或多个实施方式的LDMOS器件可以提供以下优点中的至少一个或多个：
·较低的通态电阻RDS-on；
·降低寄生电容，包括栅极到漏极电容Cgd；
·降低开关损耗；
·更高频率的应用；
·兼容标准的CMOS制造工艺技术和材料；
·Cgd的降低得到较低的栅极噪声，因此更好地降低了穿通风险。
下面结合附图对示意性实施方式进行详细说明，对本发明的特性和优点予以进一步阐明。
附图说明
以下附图仅作为示例且不受限制进行示出，其中类似的附图标记(当使用时)在多个视图中始终指示相应的元件，并且其中：
图1的截面图示出了至少一部分示例性的横向扩散金属氧化物半导体(LDMOS)器件，包括具有场板延伸部的栅极；
图2的截面图从构思上示出至少一部分的示例性LDMOS器件，根据本发明的一个或多个实施方式，包括具有降低的寄生电容的优化栅极结构；
图3A和3B的截面图示出至少一部分的示例性LDMOS器件，根据本发明的一个或多个实施方式，分别包括与图2所示的示例性LDMOS器件相比具有减少的栅极段数量的栅极结构，和LDMOS器件的示例性的偏置布置；
图3C的截面图示出至少一部分图3A所示的示例性LDMOS器件，根据本发明的一个或多个实施方式，包含其中包括具有不同高度的栅极段的栅极结构；
图4的横截面图示出至少一部分示例性的LDMOS器件，根据本发明的一个或多个实施方式，包括具有降低的寄生电容并针对低电压应用进行了优化的栅极结构；
图5-7的截面图示出根据本发明实施方式的包括不同隔离结构布置的至少一部分的示例性LDMOS器件；
图8A-8F的截面图示出至少一部分制造示例性LDMOS器件的示例性中间处理步骤，根据本发明的一个或多个实施方式，该示例性器件具有五个栅极段(即，一个控制栅极和四个超级栅极)；和
图9的工艺流程图示出在制造如图8A-8F所示的示例性的LDMOS器件中执行的示例性方法步骤的至少一部分，根据本发明的一个或多个实施方式。
应当理解的是，附图中要素的绘制是为了简单和清楚的表达。尽管对于在商业上可行的实施方式可能是有用或必要的，有些常见但被充分理解的元件可能没有示出，以便于对所示实施方式进行较少阻碍的查看。
具体实施方式
如在一个或多个实施方式中所表明的，本文将结合多种的说明性横向扩散金属氧化物半导体(LDMOS)器件和用于制造LDMOS器件的方法的上下文中描述本发明的原理，该器件具有独特地配置为增强高频性能的栅极结构，而不会显著降低器件的功率和线性性能。然而，应当理解，本发明不限于本文中图示和描述的特定装置和/或方法。相反，在本领域技术人员看来，根据本文的教导，可以对所述发明范围内的实施例进行多种修改。也就是说，针对本文所示和描述的实施例的限制不是有意的，也不应该被推断出来。
出于描述和要求保护本发明的实施方式的目的，如本文所用的术语“LDMOS”旨在广义地解释并涵盖任何类型的金属绝缘体半导体器件。例如，术语LDMOS旨在涵盖使用氧化物材料作为其栅极电介质的半导体场效应晶体管，以及那些不使用氧化物材料的半导体场效应晶体管。此外，尽管在首字母缩略词LDMOS中提到了术语“金属”，但术语LDMOS还旨在涵盖半导体场效应晶体管，其中栅极包括例如更常用于集成电路(IC)制造的多晶硅的非金属材料。
尽管整体上制造方法和由此形成的结构是全新的，根据本发明一个或多个实施方式的方法的一部分或多部分所需的某些单独的处理步骤可以利用常规半导体制造技术和常规的半导体工艺设备。这些技术和工艺设备对于具有相关领域技艺的技术人员来说是熟悉的。此外，许多用于制造半导体器件的加工步骤和工艺设备也在一些现成出版物中进行了说明并可通过引用将其纳入整体，包括：P.H.Holloway等人的《复合半导体手册：生长、加工、特性和器件》，剑桥大学出版社，2008；和R.K.Willardson等人的《复合半导体的加工和性能》，学术出版社，2001。需要强调的是，虽然本文阐述了一些单独的处理步骤，但这些步骤只是说明性的，本领域的技术人员熟悉若干同样适合的替代方案，这些替代方案也属于本发明的范围。
应理解，附图所示的各个层和/或区域不一定是按照比例绘制。此外，为了更精简地进行描述，在给定的图中可能没有明确地示出这种集成电路器件中常用的一种或多种类型的半导体层。然而，这并不意味着在实际集成电路器件中省略未明确示出的半导体层。
图1是示出包括具有场板延伸部的栅极的示例性LDMOS器件100的至少一部分的截面图。具体地，LDMOS器件100包括可以由单晶硅或其他半导体材料形成的衬底102。优选通过添加杂质或掺杂剂(例如硼、磷、砷等)来改变衬底102以改变材料的导电率(例如n型或p型)。在该示例中，由于LDMOS器件100是n型晶体管，衬底102具有p型导电类型并且因此可以被称为p衬底(P-SUB)。
在该实施方式中具有p型导电类型(p-body)的体区域104形成于衬底102的上表面附近，从器件的源极侧向漏极侧横向延伸。轻掺杂漂移(LDD)区106形成于衬底102的上表面附近并且横向邻近体区域104。LDD区106具有与体区域104相反的导电类型，在该示例中也即n型导电类型，因此在本文中被称为n型漏极漂移(NDD)区。
LDMOS晶体管100包括源极(S)区域108、漏极(D)区域110和栅极(G)112。源极区域和漏极区域108和110分别形成于靠近衬底102的上表面，并且彼此横向隔开。源极区域和漏极区域108、110优选地例如通过常规注入步骤掺杂有已知浓度水平的杂质，以根据需要选择性地改变材料的导电类型。在该示例中，源极区域和漏极区域108、110具有n型导电类型(N+)。
源极区域108形成于至少一部分的体区域104中，并且漏极区域110形成于至少一部分的NDD区域106中。重掺杂区域114具有与体区域104相同的导电类型区域(即，在该示例中为p型(P+))，并形成于衬底102的上表面附近，横向邻近源极区域108并且处于体区域内，以形成LDMOS器件100的体接触。源极区域108电连接到体接触114。
栅极112形成于源极和漏极区域108、110之间以及至少一部分的体区域104之上。薄氧化物层116(例如二氧化硅(SiO2))在本文被称为栅极氧化物，形成于栅极112下方，用于将栅极与LDMOS器件100中的源极区域和漏极区域108、110电隔离。如本领域技术人员所熟知的，施加到栅极的偏压会诱导栅极下方的体区域104中形成沟道，用于控制源极区域108和漏极区域110之间的电流流动。
从图1可以了解，栅极112被配置为部分在NDD区域106上方横向延伸并在漏极区域110之前终止。栅极112在NDD区域106上方的这种延伸，形成于介电层118上，且该介电层具有相比栅极氧化层116的厚度更大的厚度，这通常称为场板。该场板在该示例中为栅极112的连续延伸，用于调制LDMOS器件100中的电场，这增加了器件的击穿电压。场板还在LDMOS器件100的导通状态期间(即，当器件导通时)诱导电子在NDD区106的上表面附近聚集，这降低了LDMOS器件的导通电阻(RDS-on)。
如前所解释的，LDMOS功率晶体管在过去几年中一直主导着高功率应用，尤其是在无线通信系统中使用的功率放大器应用。虽然众所周知，在MOSFET器件中采用场板结构来通过局部调制电场来提高器件的击穿电压，但标准场板结构引入额外的寄生反馈电容，会对整体高频产生不利影响，使得该器件的性能在未使用深奥且昂贵的材料和/或制造工艺的情况下不适合高频应用。
为了满足现代高频应用的频率性能标准，需要降低寄生栅极到漏极电容Cgd。通常，平行板电容器的电容C由以下表达式定义：
Figure BDA0003601301680000051
其中ε0是绝对电容率(即真空的电容率ε0＝8.854×10－12F/m)，εr是平行板之间的介质或介电材料的相对电容率(即介电常数)，A是每个平行板一侧的表面积，并且d是板之间的距离(即，板之间的介电材料的厚度)。因此，为了降低电容，可以增加板之间的介电材料的厚度和/或可以减小一个或两个板的表面积。
为了在LDMOS器件中实现增强的高频性能而不显著影响器件中的功率和线性性能，本发明如在一个或多个实施方式中所证实地涉及一种包括栅极的LDMOS器件，该栅极被分成多个段，从而提供了一种独特的结构，该结构在栅极段之间具有可调节的间距，而没有任何工艺限制。该新栅极结构被配置为减小栅极和漏极/漂移区域之间的重叠区域的面积，从而有利地降低器件中的栅极到漏极寄生电容(Cgd)。
图2的截面图从构思上示出至少一部分的示例性LDMOS器件200，根据本发明的一个或多个实施方式，包括具有降低的寄生电容的优化栅极结构。更具体地，参考图2，LDMOS器件200包括半导体衬底202。在一个或多个实施方式中，衬底202由单晶硅(例如，具有<100>或<111>晶向)形成，尽管合适的替代半导体材料也可以使用，例如但不限于锗、硅锗化合物、碳化硅、砷化镓、氮化镓等。此外，在一个或多个实施方式中，优选地通过添加杂质或掺杂剂(例如硼、磷、砷等)来改变衬底202以改变材料的导电率(例如n型或p型)。在一个或多个实施方式中，衬底202具有p型导电类型并且因此可以在本文中被称为p衬底(P-SUB)。可以通过向衬底材料添加规定浓度水平(例如，每立方厘米约1014至约1018个原子)的p型杂质或掺杂剂(例如，III族元素，例如硼)来形成p衬底，例如通过使用扩散或注入步骤，以根据需要改变材料的导电类型。可选地，在一个或多个实施方式中，可以通过向衬底材料添加规定浓度水平的n型杂质或掺杂剂(例如，V族元素，例如磷)来形成n型衬底。
轻掺杂漏极漂移或漏极延伸区204形成于至少一部分的衬底202上，靠近其上表面。漏极漂移区204优选地具有极性与衬底202的导电类型相反的导电类型。在一个或多个实施方式中，当使用p型衬底202时，漏极漂移区204具有n型导电类型，这可以通过使用标准CMOS制造技术将n型杂质(例如磷)注入到衬底的限定区域中来形成，因此在本文中称为n型漏极漂移(NDD)区。
NDD区域204的掺杂浓度与LDMOS器件200的击穿电压密切相关，因此通过控制NDD区域204的掺杂水平等因素，可以在器件中达到所需的击穿电压。在一个或多个实施方式中，可以通过选择性地调整NDD区域204的掺杂浓度分布来优化击穿电压，因此掺杂浓度可以在整个NDD区域中不均匀(例如，渐变分布等)。
局部低电阻体区域206形成于至少一部分的NDD区域204中。体区域206具有与漏极漂移区204的导电类型相反的导电类型。在一个或多个实施方式中，体区域206包括靠近NDD区域204的上表面设置的p型阱(或p阱)。体区域206在该示例性实施方式中通过采用标准CMOS制造技术将p型杂质(例如硼)注入到限定NDD区域204，因此可以称为P-体区域。体区域206虽然与衬底202具有相同的导电类型，但优选地相对于衬底的掺杂水平更重地进行掺杂，使得体区域具有比衬底更低的电阻率(例如，约0.01至0.3欧姆-厘米)。在采用n型衬底202的一个或多个可选的实施方式中，体区域206可以包括采用类似CMOS制造技术而形成的n型阱。
与衬底202具有相反导电类型/极性(例如n型)的第一和第二重掺杂区形成于LDMOS器件200的上表面附近，并分别限定LDMOS器件的源极区域208和漏极区域210；源极区域形成于体区域206中并且漏极区域形成于NDD区域204中。在一个或多个实施方式中，源极区域和漏极区域208、210包括重掺杂n型材料，重掺杂n型材料由标准注入过程得到。具体而言，标准CMOS制造技术可以将n型材料注入源极区域208和漏极区域210以形成对应于源极区域208的第一n+区域和对应于漏极区域210的第二n+区域。n类型材料包括供体类型的杂质原子，例如但不限于磷、砷、锑等以及其他能够提供电子的供体。用n型材料注入源极区域208和/或漏极区域210使得源极区域208和/或漏极区域210中的载流子电子密度超过载流子空穴密度。
重掺杂区211具有与体区域206相同的导电类型(在此示例中为p型),仅此具有比体区域更高的掺杂剂水平,且重掺杂区211形成于体区域中,靠近其上表面并与源极区域208横向上相邻，以形成LDMOS器件200的体接触。源极区域208例如在随后的金属化步骤期间电连接到重掺杂区/体接触211，并形成LDMOS器件200的源极(S)端子。类似地，例如在金属化步骤期间形成漏极(D)端子，以提供到漏极区域210的电连接。
从图2可以了解，栅极结构形成于至少一部分的体区域206和NDD区域204上，靠近LDMOS器件200的上表面并且处于源极和漏极区域208、210之间。在一个或多个实施方式中，栅极结构分为多个段，包括第一栅极段(G1)212、第二栅极段(G2)214、第三栅极段(G3)216、第四栅极段(G4)218、第(n-2)栅极段(Gn-2)220、第(n-1)栅极段(Gn-1)222和第n栅极段(Gn)224，其中n是大于或等于2的整数。栅极段的数量和每个栅极的长度由器件中漂移区(例如，NDD区域204)中的电场确定；较大击穿电压的器件将具有较长的漂移区，从而有更多机会调整栅极段的数量和栅极长度。然而，应当理解，本发明的实施方式不限于所采用的任何特定数量的栅极段。
栅极结构包括栅极段212至224，通过设置在形成栅极结构的晶片的上表面上的薄绝缘(即电介质)层226，与NDD区域204和体区域206电隔离。薄绝缘层226在一些实施方式中可以由氧化物(例如，二氧化硅)形成，因此在本文中被称为栅极氧化物层。此外，薄介电层228优选地在相邻的栅极段212到224之间形成。介电隔离物230在该说明性实施方式中可以在外(即端部)栅极段212和224的侧壁上形成，用于将栅极结构从可能在同一晶片上制造的相邻结构电隔离。绝缘介质层232优选地形成(例如，通过标准氧化物沉积等)于晶片的上表面上，以在随后的金属化或其他后端期间(BEOL)将形成于晶片上的器件元件和/或连接彼此电隔离。
在一个或多个实施方式中，分隔相邻栅极段的介电层228是在与绝缘层226不同的工艺步骤期间形成的(即，使用不同的光刻掩模层)，因此绝缘层226和介电层228的特性(例如，材料类型、厚度等)可以独立控制。例如，电介质层228可以由与绝缘层226(例如，氧化物)不同的材料(例如，氮化物)形成和/或以与绝缘层226不同的厚度形成，尽管在一些实施方式中两层226、228可以形成为相同的材料和/或厚度。
有利地，根据本发明的各个方面，相邻栅极段之间的间距K可以进行选择性地控制而没有任何工艺限制(例如，最小工艺尺寸的限制)并且与绝缘层226的厚度独立。如果所有栅极段是使用一个掩模形成的，则间距K将受到多晶硅栅极光刻限制(例如，对于110-nm节点技术为110nm)。本发明的实施方式不具有这种限制，因为栅极段G2 214、G4 218和Gn-1222在与栅极段G1 212、G3 216、Gn-2 220和Gn 224不同的工艺步骤中形成。例如，栅极段G2214和G4 218之间的光刻间距限制为(2·K+WG3)，其中K是间距，WG3是栅极段G3的宽度(横向)。
继续参考图2，设置在体区域206上方的第一栅极段212被定义为控制栅极(即，“真实”栅极)，其控制沟道的形成和/或在第一栅极段212下方的体区域中的沟道宽度的调制，用于控制LDMOS器件200中的漏极区域210和源极区域208之间的电流流动。沟道的电流流过漏极和源极区域210、208之间，与施加到控制栅极212的输入电压电势成比例。更具体地，如本领域技术人员将理解的，当在控制栅极段212和源极区域208之间施加偏置电压时，在栅极氧化物层226下方的体区域206中通过场效应原理诱导出反型层(inversion layer)或沟道。该沟道用以促进在LDMOS器件200的源极区域208和漏极区域210之间的电流流动，电流的幅度被控制为所施加电压的因变量。其余栅极段G2到Gn(在本文中称为“超级”栅极)分布在NDD区域204的上表面上，可以根据预期的功能而各自在不同的电压电势下偏置。
例如，当超级栅极段214到224中的给定一个栅极被偏置在与源极区域208相同的电压电势(例如，地电位)时，该给定的超级栅极段起到屏蔽栅极到漏极寄生电容Cgd(即，米勒电容)的作用，从而有益地减少寄生电容并提高LDMOS器件200的高频性能。类似地，当超级栅极段214至224中的给定一个被偏置在与控制栅极段212相同的电压电势时，给定的超级栅极段用于在LDMOS器件200的导通状态期间帮助在NDD区域204(在给定的超级栅极段之下)累积电子，从而有利地降低LDMOS器件中的导通状态电阻。
在制造期间，栅极段212至224优选地使用至少两个不同的光刻掩模来形成。在一个或多个实施方式中，第一掩模(掩模-A)用于形成奇数栅极段，包括栅极段212、216、220和224，并且第二掩模(掩模-B)用于形成偶数-编号的栅极段，包括栅极段214、218和222；也就是说，交替的相邻栅极段是使用不同的掩模形成的。
栅极段212、214、216、218、220和224共同限定LDMOS器件200中的栅极结构，优选地由重掺杂多晶硅形成，尽管形成栅极的其他材料(例如金属)也可以考虑。用于掩模-A和掩模-B处理的材料和/或注入成分(例如，多晶硅、n型或p型掺杂的多晶硅、金属等)可以相同或不同。例如，n型多晶硅可用于掩模A和掩模B栅极段，或n型多晶硅用于掩模A栅极段、p型多晶硅用于掩模B栅极段，或金属用于掩模A栅极段、多晶硅用于掩模-B栅极段等。本发明的实施方式不限于用于形成栅极段212、214、216、218、220和224的任何特定材料和/或材料组合。
在一些实施方式中，例如中压应用，仅超级栅极段的一小部分分组(例如，两个或三个)就足以实现所需的LDMOS器件性能方面的增强。(如本文所用，虽然“中压”没有严格的定义，但术语“低电压”通常是指低于约30伏的击穿电压，“中压”通常是指介于30-100伏之间的击穿电压和“高电压”通常是指高于100伏的击穿电压。)仅作为说明而非限制，图3A和3B的截面图示出至少一部分的示例性LDMOS器件300，根据本发明的一个或多个实施方式，分别包括与图2所示的示例性LDMOS器件200相比减少的栅极段数量的栅极结构，和示例性的偏置布置。参考图3A，LDMOS器件300包括半导体衬底302，在一个或多个实施方式中，该半导体衬底302由单晶硅(例如，具有<100>或<111>晶向)形成，尽管合适的替代的半导体材料也可以使用(例如，锗、硅锗化合物、砷化镓等)。如前所述，衬底302优选地通过添加杂质或掺杂剂(例如硼、磷、砷等)来调节以改变材料的电导率。在该说明性的实施方式中，衬底302具有p型导电类型并且因此在本文中被称为p衬底(P-SUB)。
轻掺杂漏极漂移或漏极延伸区304形成于至少一部分衬底302上，靠近其上表面。在一个或多个实施方式中，当使用p型衬底302时，漏极漂移区304具有n型导电类型，因此在本文中被称为n型漏极漂移(NDD)区。类似于图2所示的LDMOS器件200，NDD区域304的掺杂浓度与LDMOS器件300的击穿电压密切相关，因此通过控制NDD区域304的掺杂水平等因素，可以选择性地控制器件中的击穿电压。应当理解，在一个或多个实施方式中，掺杂浓度可以在整个NDD区域304中是不均匀的(例如，渐变的浓度等)。
局部低电阻体区域306形成于至少一部分的NDD区域304中。体区域306具有与漏极漂移区204相反的导电类型。在一个或多个实施方式中，体区域306具有设置在靠近NDD区域304的上表面的p型阱(或p阱)。体区域306在该示例性实施方式中通过使用标准CMOS制造技术将p型杂质(例如硼)注入到限定的NDD区域304的区域中来形成，因此可以称为P-体区域。体区域306优选地相对于衬底的掺杂水平为更重的掺杂，使得体区域具有比衬底更低的电阻率(例如，大约0.01到0.3Ω-cm)。在一个或多个采用n型衬底302的可选实施方式中，体区域306可以包括使用类似CMOS制造技术形成的n型阱。
第一和第二重掺杂区相对于衬底302具有相反的导电类型/极性(例如，n型)，形成于LDMOS器件300的上表面附近并且分别限定LDMOS器件的源极区域308和漏极区域310；源极区域形成于体区域306中，漏极区域形成于NDD区域304中。在一个或多个实施方式中，源极区域和漏极区域308、310由使用标准注入过程而形成的重掺杂n型材料组成。用n型材料注入源极区域308和/或漏极区域310导致源极区域308和/或漏极区域310中的载流子电子密度超过载流子空穴密度。
重掺杂区312具有与体区域306相同的导电类型(在该示例中为p型)，仅此具有比体区域更高的掺杂剂水平，该重掺杂区312形成于体区域中，靠近其上表面，并且与源极区域308横向相邻，以形成LDMOS器件300的体接触。源极区域308例如在随后的金属化步骤期间电连接到重掺杂区/体接触312，并形成LDMOS器件300的源极(S)端子。类似地，在例如金属化步骤期间形成漏极(D)端子，以提供到漏极区域310的电连接。
栅极结构形成于至少一部分的体区域306和NDD区域304之上，靠近LDMOS器件300的上表面并且处于源极区域和漏极区域308、310之间。如之前结合如图2所示的LDMOS器件所描述的，栅极结构被制造为多个段。在示例性的LDMOS器件300中，该栅极结构包括第一栅极段(G1)314、第二栅极段(G2)316和第三栅极段(G3)318。
栅极段314、316和318通过设置在形成该栅极结构的晶片的上表面上的薄绝缘(即电介质)层320从NDD区域304和体区域306电隔离。薄绝缘层320在一些实施方式中可以由氧化物(例如二氧化硅)形成，因此在本文中被称为栅极氧化物层。此外，薄介电层322优选在相邻栅极段314、316、318之间形成。可选地，介电间隔物324在该说明性实施方式中可以形成于外部(即端部)栅极段314和318的侧壁上，用于将栅极结构从可在相同晶片上制造的相邻结构电隔离。
如前所述，介电层322分隔相邻栅极段(例如，314和316，或316和318)，优选地在与栅极氧化物层320不同的工艺步骤期间形成(即，使用不同的光刻掩模)，因此可以独立控制栅极氧化层320和介电层322的特性(例如，材料类型、厚度等)。例如，介电层322在一个或多个实施方式中可以由与栅极氧化物层320相比不同的材料(例如，氮化物)和/或厚度形成。采取这种方式，相邻栅极段之间的间距可以选择性地进行控制而没有任何工艺限制，并且独立于栅极氧化层320的厚度。
继续参考图3A，第一栅极段314设置在体区域306上方，被定义为控制栅极(即，“真实”栅极)，其控制所述第一栅极段314下方的体区域中的沟道的形成和/或沟道宽度的调制，以控制LDMOS器件300中的漏极区域310和源极区域308之间的电流流动。以类似于图2所示的LDMOS器件200的方式，流经LDMOS器件300中漏极区域和源极区域310、308之间的沟道的电流与施加到控制栅极段314的输入电压电势成比例。其余的栅极段316和318在本文中被称为超级栅极，其分布在NDD区域304的上表面上。超级栅极316、318中的每一个栅极可以根据预期的功能自由地偏置到任何电压电势。
仅作为说明而非限制地，图3B的截面图示出如图3所示的LDMOS器件300的至少一部分，根据本发明的一个或多个实施方式，LDMOS器件300连接示例性的偏置装置。从图3B可以了解，超级栅极G3 318连接到LDMOS器件300的漏极端子，并且超级栅极G2 316通过开关350连接到控制栅极G1 314，开关350象征性地表示为单刀单掷(SPST)开关。当LDMOS器件300开启时开关350关闭(即，“开启”)，从而用作低阻抗元件(例如，大约10-3欧姆)；理想地，接近零电阻更佳。当LDMOS器件300关闭时开关350断开(即“关闭”)，从而用作高阻抗元件(例如，大约106欧姆)；理想地，接近无限大电阻。
尽管图3A中所示的LDMOS器件300的栅极段314、316和318都具有相同的垂直高度，但本发明的实施方式可以考虑具有不同高度的栅极段。仅作为示例而非限制地，图3C的截面图是示出至少一部分示例性LDMOS器件350，根据本发明的一个或多个实施方式，包括具有不同高度的栅极段的栅极结构。从图3C可以了解，LDMOS器件350与图3A所示的示例性LDMOS器件300基本相同，除了第一分组栅极段的垂直(即，横截面)高度h1大于第二分组栅极段的高度h2，第一分组栅极段包括栅极段314(G1)和318(G3)，第二分组栅极段包括栅极段316(G2)。可选地，在一个或多个其他实施方式中，栅极段的第二分组的栅极段的高度h2可以大于第一分组的栅极段的高度h1。
其他可选的实施方式中可能非常适合在较低电压应用中使用，此时仅采用两个栅极段。图4的截面图示出至少一部分的示例性LDMOS器件400，根据本发明的一个或多个实施方式，该器件包括的栅极结构具有减小的寄生电容并且针对较低电压应用进行了优化。LDMOS器件400与图3A所示的示例性LDMOS器件300基本相同，除了栅极结构已被调整以用于较低电压的应用之外。
具体地，在LDMOS器件400中，栅极结构形成于至少一部分的体区域306和NDD区域304之上，靠近LDMOS器件300的上表面并且处于源极区域和漏极区域308、310之间。在示例性的实施方式中，栅极结构被制造为具有两个栅极段，即第一栅极段(G1)402和第二栅极段(G2)404，从而省略了如图3A所示的LDMOS器件300中栅极结构中包括的第三栅极段318。第一栅极段G1 402设置在体区域306上方，被定义为控制栅极(即，“真实”栅极)，其控制第一栅极段402下方的体区域中沟道的形成和/或沟道宽度的调制，用于控制LDMOS器件400中的漏极区域310和源极区域308之间的电流流动。第二栅极段G2 404设置在NDD区域304上方，在本文中被称为超级栅极。
控制栅极段402在一个或多个实施方式中由与超级栅极段404不同的光刻掩模形成。通过这种方式，栅极段402、404之间的间距将是电介质层(图3A中的322)的厚度的因变量，可以独立于栅极氧化层(图3A中的320)来控制并且不限于所采用的IC制造工艺技术的最小尺寸和间距参数。超级栅极404类似于图3A所示的LDMOS器件300中的超级栅极316和318，可以自由地偏置到任何电压电势，这取决于预期的功能。
在一些实施方式中，为了提高LDMOS器件中的击穿电压性能，在器件中还可以包括隔离结构。隔离结构可以以浅沟槽隔离(STI)结构、硅局部氧化(LOCOS)结构、阶梯氧化物(step oxide)等形式实施，从而被配置为增加了LDMOS器件中超级栅极段和NDD区域之间的垂直间距，将在下文结合图5-7进一步描述。
仅作为示例而非限制地，图5-7的截面图示出根据本发明实施方式的至少一部分示例性LDMOS器件，包括不同隔离结构的布置。图5-7所示的每个示例性的LDMOS器件400基本上与图4所示的示例性LDMOS器件400相同，除了增加如前所述的隔离结构以提高器件中的击穿电压。具体而言，图5示出了示例性LDMOS器件500，包括LOCOS隔离结构；图6示出了例性LDMOS器件600，包括阶梯氧化物隔离结构；图7示出了示例性LDMOS器件700，包括STI结构。
参考图5，LDMOS器件500包括LOCOS结构502，形成于NDD区域304中，将超级栅极G2404从NDD区域隔离。LOCOS结构502可以由氧化物(例如二氧化硅)形成，可使用本领域技术人员已知的标准LOCOS隔离技术形成。至少一部分的超级栅极G2 404形成于LOCOS结构502的上表面上，使得与超级栅极G2的靠近控制栅极G1 402的一端相比，超级栅极G2的向漏极区域310延伸的一端被设置为在NDD区域304上方更大的距离。
现在参考图6，LDMOS器件600包括阶梯氧化物结构602，形成于NDD区域304的上表面上，从分隔栅极段402、404的介电层(图3A中的322)延伸到漏极区域310。阶梯氧化物结构602在一个或多个实施方式中包括二氧化硅或类似的氧化物材料，其在向漏极区域310延伸的一端处的厚度与其在向源极区域308延伸的另一端处的厚度相比更大。超级栅极G2 404形成于阶梯氧化物结构602的上表面上，使得如图5所示的LDMOS器件500中那样，与邻近控制栅极G1 402的超级栅极G2的一端相比，向漏极区域310延伸的超级栅极G2的一端设置在NDD区域304上方的更大高度。
如图7所示，LDMOS器件700包括STI结构702，形成于至少一部分的NDD区域304中、靠近其上表面。STI结构702在一些实施方式中可以不必与NDD区域304的上表面齐平，而是可以在NDD区域的上表面上方稍微延伸。STI结构702从分隔栅极段402、404的介电层(图3A中的322)延伸到漏极区域310，可以使用本领域技术人员已知的标准STI制造技术来形成。STI结构702在一个或多个实施方式中包括二氧化硅，但本发明的实施方式不限于用于形成STI结构的任何特定材料。STI结构702在向漏极区域310延伸的一端的厚度大于其在向源极区域308延伸的另一端的厚度。超级栅极G2 404形成于STI结构702的上表面上，使得与图5和6各自所示的LDMOS器件500和600一样，与超级栅极G2的与控制栅极G1 402相邻的端部相比，向漏极区域310延伸的超级栅极G2的端部在NDD区域304上方的高度更大。
有利地，高频LDMOS器件根据本发明的实施方式与标准CMOS制造工艺技术和材料完全兼容。仅作为示例而非限制地，图8A-8F的截面图示出在制造示例性LDMOS器件中至少一部分的示例性中间处理步骤800A-800F，根据一个或多个本发明的实施方式，该示例性LDMOS器件具有五个栅极段(即，一个控制栅极和四个超级栅极)参考图。
参考图8A，说明性的制造工艺步骤800A从衬底802开始，衬底802在一个或多个实施方式中包括单晶硅或替代的半导体材料，例如但不限于锗、硅锗化合物、碳化硅、砷化镓、氮化镓等。在该说明性实施方式中，衬底802掺杂有p型杂质或掺杂剂(例如硼、磷、砷等)以形成p型导电衬底或p衬底(P-SUB)。本发明的实施方式还可以构思为采用n型导电衬底。NDD区域804形成于至少一部分的衬底802的上表面上，例如通过用n型掺杂剂掺杂衬底的限定区域(例如，通过光刻图案化)。NDD区域804在一个或多个实施方式中优选地使用注入工艺形成，例如离子注入。
掺杂体区域806形成于一部分的NDD区域804中，靠近NDD区域的上表面。在该实施例中，体区域806掺杂有具有与NDD区域的导电类型相反的导电类型的杂质(即，p型杂质)，从而形成LDMOS器件的p-体区域。体区域806优选使用注入工艺形成，例如离子注入，通常随后在规定温度下退火以驱动和分散NDD区域804中的杂质。
薄绝缘(栅极氧化物)层808形成于晶片的上表面上，例如通过氧化该晶片。薄绝缘层808在一个或多个实施方式中优选地包括二氧化硅(SiO 2)，从而用作栅极氧化层。NDD区域804和体区域806中的氧和硅之间的化学反应将产生SiO2形成栅极氧化层808，通常由高温环境(例如，大约800摄氏度(℃)到1200℃)驱动；然而，即使在室温下，自然氧化物的浅层(例如，约1纳米(nm)厚)也会在空气环境中形成。为了在受控的环境中生长较厚的氧化物，可以使用几种已知的方法，例如等离子体增强化学气相沉积(PECVD)。
反型层或沟道建立于LDMOS器件的栅极氧化层808下方的体区域806，通过在LDMOS器件的栅极和源极区域(随后形成)之间施加规定的偏置电压(例如，至少等于LDMOS器件的阈值电压Vt)后建立。沟道可用作促进LDMOS器件中的源极和漏极区域(例如，分别如图2中的208和210)之间的电流流动，作为所施加的偏置电压的函数。
然后一层多晶硅沉积在至少一部分栅极氧化层808的上表面上。多晶硅层在光刻图案化和蚀刻之后形成多个栅极段810、812和814，它们将成为较多数的栅极段的第一分组，随多后形成LDMOS器件的栅极结构，如之前结合图2所描述的。栅极段810、812、814在本文中可以称为第一栅极段，多晶硅层可以称为第一栅极材料层，因为该材料层并不一定限于多晶硅。
现在参考图8B，说明性的工艺步骤800B涉及在晶片的上表面上形成介电层816，包括栅极氧化层808的暴露部分的上表面，并覆盖图案化的多晶硅栅极段810、812、814的侧壁和上表面。在一个或多个实施方式中，介电层816包括氧化物(例如，SiO 2)，但本发明的实施方式不限于氧化物。介电层816在一些实施方式中可以通过沉积或热处理(例如，热氧化)形成。介电层816的厚度如前所述被选择性地控制并独立于栅极氧化层808的厚度，并且不限于制造工艺的最小线尺寸。在一个或多个实施方式中介电层816的厚度约为2-50纳米(nm)。
图8C示出了根据本发明的一个或多个实施方式的示例性LDMOS器件的制造中的工艺步骤800C。在步骤800C中，第二栅极材料层818沉积于至少一部分的介电层816的上表面上。第二栅极材料层818在一个或多个实施方式中可以使用标准沉积工艺形成。如前所述，第二栅极材料层818不必由与形成栅极段810、812和814的材料相同的材料和/或注入类型形成。例如，栅极段810、812、814可以包括多晶硅，第二栅极材料层818可以包括金属、多晶硅(掺杂有n型或p型注入，或未掺杂/中性)等。在一个或多个实施方式中，第二栅极材料层818包括p型多晶硅，这有益地有助于耗尽NDD区域804。
第二栅极材料层818在工艺步骤800D中被平坦化，如图8D所示。在一个或多个实施方式中，化学机械抛光(CMP)用于平坦化第二栅极材料层818。本领域技术人员知道，CMP是通过施加化学力和机械力来平滑表面的工艺。介电层816优选在CMP工艺期间用作停止层(stop layer)。在可选的实施方式中，选择性蚀刻可用于平坦化第二栅极材料层818，其中介电层816用作蚀刻停止层。
参考图8E，工艺步骤800E涉及在晶片上形成光刻胶层820，包括在介电层816的至少一部分上表面上和在NDD区域804上方的第二栅极材料层818的一部分上表面上。未被光刻胶层820(在外栅极段810和814之外)保护的第二栅极材料层(图8D中的818)的部分使用后续蚀刻工艺去除。用于蚀刻工艺的蚀刻剂优选地对用于形成第二栅极材料层(图8D中的818)的材料具有选择性。在蚀刻之后，第二栅极材料层将形成多个栅极段821和822，它们将成为较多个栅极段的第二分组。栅极段的第二分组821、822插入栅极段的第一分组810、812和814之间，共同形成LDMOS器件的栅极结构。
在图8F中所示的处理步骤800F中，去除光刻胶层820，例如通过蚀刻或平坦化(例如，CMP)。部分介电层816的覆盖栅极段810、812、814、821和822的上表面，这部分也被去除，例如通过使用蚀刻或平坦化工艺从而使得各个栅极段的上表面暴露。第一和第二重掺杂区相对于衬底802具有相反导电类型/极性(例如n型)，形成于LDMOS器件的上表面附近，并分别限定了LDMOS器件的源极区域824和漏极区域826；源极区域形成于体区域806中，漏极区域形成于NDD区域804中。
在一个或多个实施方式中，源极和漏极区域824、826由使用标准注入工艺形成的重掺杂n型材料组成。具体而言，标准CMOS制造技术可以将n型材料注入源极区域824和漏极区域826，以形成对应于源极区域824的第一n+区和对应于漏极区域826的第二n+区。该n型材料包括供体类型的杂质原子，例如但不限于磷、砷、锑等能够提供电子的供体类型。
重掺杂区828具有与体区域806相同的导电类型(在此示例中为p型)，仅此具有比体区域更高的掺杂剂水平，形成于体区域中靠近其上表面并且横向上邻近源极区域824，以形成LDMOS器件的体接触。源极区域824例如在随后的金属化步骤期间电连接到重掺杂区/体接触828，并形成LDMOS器件的源极(S)端子。类似地，漏极(D)端子例如在金属化步骤期间形成，以提供到漏极区域826的电连接。
继续参考图8F，在该说明性实施方式中，介电间隔物830可以形成于外部(即端部)栅极段810和814的侧壁上，用于将栅极结构从可以制造在相同晶片上的相邻结构电隔离。
可选地，硅化物层(未明确示出，但暗示)可以在源极和漏极区域824、826的上表面形成，以及在各自的栅极段810、812、814、821和822的上表面上形成。硅化物层可以使用如本领域技术人员所知的标准的硅化物形成技术来形成。硅化物是硅和金属的化合物，优选形成于栅极段810、812、814、821、822以及源极和漏极区域824、826上，以降低在BEOL处理期间随后形成的金属布线层的接触电阻。这种硅化物的形成还具有有利地降低LDMOS器件中每个电极的电阻的效果。
绝缘封装层832(例如，通过标准氧化物沉积等)优选在晶片的上表面上形成，以在随后的金属化或其他BEOL处理期间将形成于晶片上的器件元件和/或连接彼此电隔离。
图9的工艺流程图示出用于制造具有增强的高频性能的LDMOS器件的至少一部分的示例性方法900，对应于图8A-8F所示的根据本发明的一个或多个实施方式的说明性的工艺步骤。方法900开始于步骤902，步骤902被认为是初始化或启动过程。步骤904涉及执行初步工艺步骤，包括形成漂移区(804)、体区域(806)和第一栅极材料层(例如，多晶硅)，其最终将形成LDMOS器件的栅极结构中栅极段的第一分组(810、812、814),其示例如图8A所示。第一栅极材料层可以在步骤904中使用如前所述标准沉积工艺形成。
在步骤906中，介电层(816)在栅极段的第一分组周围形成，其示例在图8B中示出。第二栅极材料层(818)的沉积最终将形成LDMOS器件的栅极结构中的栅极段的第二分组，在步骤908中在至少一部分的介电层(816)的上表面上实行，其示例在图8C中示出。第二栅极材料层(818)在步骤908中可以在一个或多个实施方式中使用标准沉积工艺形成。第二栅极材料层在步骤910中被平面化(即，平坦化)，例如通过使用CMP或回蚀工艺，其示例在图8D中示出。步骤906中形成的介电层(816)可用作平坦化的停止层，但应理解第二栅极材料层的高度在一个或更多实施方式可不同于第一栅极材料层的高度。
在步骤912中，实行掩模图案化以限定栅极段的第二分组(821、822)，其示例在图8E中示出。BEOL和层间电介质(ILD)处理接着在步骤914中实行以完成LDMOS器件(形成源极和漏极区域、金属连接等)，其示例在图8F中示出。LDMOS制造方法900在步骤916结束。
本发明的至少部分技术可以在集成电路中实现。在形成集成电路时，通常是在半导体晶片表面上以重复的图案制造相同的管芯。每个管芯包括本文描述的器件，并且还可能包括其它结构和/或电路。单个管芯从晶片上切割下来，然后封装为集成电路。本领域技术人员将知道如何切割晶片并封装管芯以形成集成电路。附图中所示的任何示例性结构或电路，或者其一部分，都可以是集成电路的一部分。如此制造的集成电路制造也被认为是本发明的一部分。
本领域技术人员应当理解，受益于本发明的一个或多个实施方式中集成电容器的高密度半导体器件，上述示例性的结构，可以原始形式(即具有多个未封装芯片的单个晶片)、裸芯片、或以封装形式，或作为中间产品或终端产品的组成部分应用于不同产品中，例如射频(RF)功率放大器、电源管理IC等。
符合本发明所公开的集成电路可用于任何高频、高功率应用和/或电子系统。适用于实施本发明各实施方式的系统可以包括，但不限于，RF功率放大器、功率管理IC等。用于实现本发明实施方式的系统可以包括但不限于DC-DC转换器。包含这种集成电路的系统被认为是本发明的一部分。鉴于本文所提供的本发明的启示，本领域普通技术人员将能够考虑到本发明实施例的其它实现与应用。
本文中对于本发明的实施方式的示例旨在对多个实施方式提供总体上的理解，并非是对可使用本发明的电路和技术之装置和系统的所有元素和特征的完整描述。基于本文的启示，对于本领域技术人员而言，许多其它实施例将变得显而易见，或由此派生出来，这样就可以在不偏离本发明所披露的范围的情况下，进行结构和逻辑上的替换和更改。附图也仅具有代表性，而并不是按比例绘制的。因此，说明书和附图都应被视为说明性的，而非限制性的。
本文所列举的本发明的各实施方式，单独和/或共同地提及“实施方式”一词，“实施方式”仅仅是为了方便，而不是将本发明的应用的范围限制在任何单一的或几个实施方式或发明概念上。因此，虽然在本文中对具体实施方式进行了说明和描述，但应理解的是，实现相同发明目的的安排可以取代所示的具体实施方式；也就是说，本公开旨在涵盖各种实施方式的任何和所有适应或变化。对于本领域技术人员而言，上述实施方式的组合，以及在这里没有具体描述的其它实施方式，也将是明显的。
本文所使用的术语仅用于描述特定实施方式，而不是对于本发明的限制。如本文所使用的冠词单数形式也可包括复数形式，除非上下文清楚地表示另一种情况。进一步的，在本文说明书中所使用的“包括”和/或“组成”时，仅指定存在所述特征、步骤、操作、元素和/或组件的存在，而不排除存在或添加一个或多个其它的特征、步骤、操作、元素、组件和/或其组件。而诸如“之上”，“之下”，“上面”和“下面”等术语被用来表示元素或结构之间的相对位置关系，而不是绝对位置。因此，当结构相对于其初始位置倒置定向时，本文称为结构的“上”表面的表面可以变成“下”表面，反之亦然。
权利要求中相应的结构、材料、行为和所有方法或功能性限定的步骤等元素的等价物旨在包括用于与其他具体权利要求的元素结合执行功能的任何结构、材料或行为。对各种实施方式的描述是为了说明和描述的目的而提出的，但并不打算详尽无遗或限于所披露的形式。在不脱离本发明的范围和精神的情况下，许多修改和变化对本领域的普通技术人员来说是显而易见的。选择和描述这些实施方式例是为了最好地解释本发明的原理和实际应用，并使本领域的普通技术人员能够理解各种实施方式，并对其进行适合于所设想的特定用途的各种修改。
提交摘要的目的是使读者迅速确定技术公开的性质。提交本摘要的前提是它不应被用来解释或限制权利要求的范围或含义。此外，在前面的详细描述中，可以看出，为了简化公开的目的，各种特征被归纳在一个实施方式中。这种公开方法不应解释为反映了一种意图，也即所要求的实施方式比每项权利要求中明确叙述的需要更多的特征。相反，正如所附的权利要求书所反映的，创造性的主题不在于单个实施方式的所有特征。因此，权利要求特此并入说明书中，每项权利要求作为单独的要求保护的主题而独立存在。
基于本发明各实施方式的启示，本领域普通技术人员能够考虑到本发明实施方式技术的其它实现和应用。虽然本发明的说明性实施方式已在本文中参照附图进行了描述，但应理解的是，本发明的实施方式并不限于这些精确的实施方式，在不偏离权利要求的范围的情况下，本领域技术人员可以对其中的实施方式进行各种其它的变化和修改。

Claims (20)

1.一种具有增强的高频性能的横向扩散金属氧化物半导体(LDMOS)器件，包括：
具有第一导电类型的半导体衬底；
具有第二导电类型的掺杂漂移区，形成于至少一部分衬底上，且所述第二导电类型在极性上与所述第一导电类型相反；
具有第一导电类型的体区域，形成于所述掺杂漂移区中且靠近所述掺杂漂移区的上表面；
具有第二导电类型的源极区域和漏极区域，各自形成于靠近所述体区域和掺杂漂移区的上表面并且彼此横向间隔开；
第一绝缘层，形成于至少一部分的所述体区域的上表面和所述掺杂漂移区的上表面上；和
栅极结构，包括形成于所述第一绝缘层的上表面上的多个栅极段，每个所述栅极段通过设置在相邻栅极段之间的第二绝缘层彼此横向隔开，相邻栅极段之间的间距控制为所述第二绝缘层厚度的因变量，且所述第一和第二绝缘层的厚度被独立地控制。
2.根据权利要求1所述的LDMOS器件，其中，所述多个栅极段中的第一个栅极段设置为覆盖于至少一部分所述体区域上，并且其余的栅极段设置为覆盖于所述掺杂漂移区之上，所述第一栅极段形成所述LDMOS器件的控制栅极，被配置为控制所述第一栅极段下方的体区域中沟道的形成和/或沟道宽度的调制，从而控制所述LDMOS器件中所述漏极区域和源极区域之间的电流。
3.根据权利要求1所述的LDMOS器件，其中，还包括在所述栅极结构的外栅极段的侧壁上形成的介电隔离物，用于将所述栅极结构从所述相同衬底上制造的相邻结构电隔离。
4.根据权利要求1所述的LDMOS器件，其中，所述栅极结构包括包含第一材料的第一分组栅极段和包含第二材料的第二分组栅极段，所述第一材料和所述第二材料彼此不同。
5.根据权利要求1所述的LDMOS器件，其中，所述栅极结构包括包含第一材料的第一分组栅极段和包含第二材料的第二分组栅极段，所述第一材料和所述第二材料相同。
6.根据权利要求1所述的LDMOS器件，其中，所述栅极结构的所述多个栅极段中每一个栅极段的上表面基本上为平面。
7.根据权利要求1所述的LDMOS器件，其中，所述栅极结构包括具有第一横截面高度的第一分组的栅极段和具有第二横截面高度的第二分组的栅极段，所述第一横截面高度和所述第二横截面高度相同。
8.根据权利要求1所述的LDMOS器件，其中，所述栅极结构包括具有第一横截面高度的第一分组的栅极段和具有第二横截面高度的第二分组的栅极段，所述第一横截面高度和第二横截面高度彼此不同。
9.根据权利要求1所述的LDMOS器件，其中，相邻栅极段之间的间距在约2纳米(nm)至约50nm之间调整。
10.根据权利要求1所述的LDMOS器件，其中，相邻栅极段之间的间距可在约2纳米(nm)至约250nm之间调整。
11.一种制造具有增强的高频性能的横向扩散金属氧化物半导体(LDMOS)器件的方法，该方法包括：
形成具有第一导电类型的半导体衬底；
在至少一部分衬底上形成具有第二导电类型的掺杂漂移区，所述第二导电类型在极性上与所述第一导电类型相反；
在掺杂漂移区中靠近掺杂漂移区上表面处形成具有第一导电类型的体区域；
在靠近所述体区域和所述掺杂漂移区的上表面处各自形成具有第二导电类型的源极区域和漏极区域，并且彼此横向间隔开；
在至少一部分所述体区域的上表面和所述掺杂漂移区的上表面上形成第一绝缘层；
在所述第一绝缘层的上表面上形成包括多个栅极段的栅极结构，每个所述栅极段通过设置在相邻栅极段之间的第二绝缘层彼此横向隔开；和
根据所述第二绝缘层的厚度控制相邻栅极段之间的间距，所述第一和第二绝缘层的厚度被独立地控制。
12.根据权利要求11所述的方法，其中，还包括：
在至少一部分的所述体区域上形成多个栅极段的控制栅极；和
在所述掺杂漂移区上方形成多个栅极段的其余栅极段；
其中，所述控制栅极被配置为控制所述控制栅极下方的体区域中沟道的形成和/或沟道宽度的调制，从而控制所述LDMOS器件中所述漏极区域和源极区域之间的电流。
13.根据权利要求11所述的方法，其中，还包括在所述栅极结构的外栅极段的侧壁上形成介电隔离物，用于将所述栅极结构从所述相同衬底上制造的相邻结构电隔离。
14.根据权利要求11所述的方法，其中，形成所述栅极结构，包括形成包含第一材料的第一分组栅极段，以及形成包含第二材料的第二分组栅极段，所述第一材料和所述第二材料彼此不同。
15.根据权利要求11所述的方法，其中，形成所述栅极结构，包括形成包含第一材料的第一分组栅极段，以及形成包含第二材料的第二分组栅极段，所述第一材料和所述第二材料相同。
16.根据权利要求11所述的方法，其中，所述栅极结构的所述多个栅极段中的每一个栅极段的上表面基本上为平面。
17.根据权利要求11所述的方法，其中，形成所述栅极结构，包括形成具有第一横截面高度的第一分组栅极段，以及形成具有第二横截面高度的第二分组栅极段，所述第一横截面高度和所述第二横截面高度相同。
18.根据权利要求11所述的方法，其中，形成所述栅极结构包括形成具有第一横截面高度的栅极段的第一子组，以及形成具有第二横截面高度的栅极段的第二子组，所述第一和第二横截面高度彼此不同。
19.根据权利要求11所述的方法，其中，控制相邻栅极段之间的间距，包括将相邻栅极段之间的所述间距调整为大约2纳米(nm)至大约50nm。
20.根据权利要求11所述的方法，其中，控制相邻栅极段之间的间距，包括将相邻栅极段之间的所述间距调整为大约2纳米(nm)至大约250nm。
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