[go: up one dir, main page]

CN114883275A - 一种多种类芯片集成封装结构及其制造方法 - Google Patents

一种多种类芯片集成封装结构及其制造方法 Download PDF

Info

Publication number
CN114883275A
CN114883275A CN202210639020.8A CN202210639020A CN114883275A CN 114883275 A CN114883275 A CN 114883275A CN 202210639020 A CN202210639020 A CN 202210639020A CN 114883275 A CN114883275 A CN 114883275A
Authority
CN
China
Prior art keywords
chip
layer
finished product
semi
plastic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210639020.8A
Other languages
English (en)
Inventor
马书英
刘吉康
付东之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huatian Technology Kunshan Electronics Co Ltd
Original Assignee
Huatian Technology Kunshan Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huatian Technology Kunshan Electronics Co Ltd filed Critical Huatian Technology Kunshan Electronics Co Ltd
Priority to CN202210639020.8A priority Critical patent/CN114883275A/zh
Publication of CN114883275A publication Critical patent/CN114883275A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明公开了一种多种类芯片集成封装结构及其制造方法，该封装结构包括透光半成品，透光半成品上设若干相同功能或不同功能的芯片，与透光半成品相接触的芯片上设第一塑封层和重布线层，远离透光半成品的芯片上设第二塑封层、线路层和绝缘层；该方法包括：在承载片上设透光半成品，将芯片Ⅰ正面朝下放于其上；将芯片Ⅰ背面塑封并减薄；在芯片Ⅰ背面且与其电性导出结构Ⅰ位置相适配处形成直孔结构，在直孔结构和芯片Ⅰ背面形成重布线层；在芯片Ⅰ上设芯片Ⅱ；对芯片Ⅱ进行塑封，在芯片Ⅱ表面完成多层线路层并植球，拆除承载片。本发明能满足多种类芯片集成、多功能、小尺寸、高效能及低成本等发展要求，通过塑封等工艺实现了对芯片的多重保护。

Description

一种多种类芯片集成封装结构及其制造方法
技术领域
本发明属于半导体芯片封装技术领域，具体涉及一种多种类芯片集成封装结构及其制造方法。
背景技术
随着现代电子技术的高速发展，人们对移动消费性电子产品的需求愈加多样化，电子产品越来越趋向追求多功能、高效能、薄型化、低制造成本等。多芯片集成封装结构能有效减轻芯片互连所带来的延迟问题，当减小芯片面积时，能通过短的垂直互连方式来取代在二维结构中所需要的大量长的互连，这将极大地提高逻辑电路的特性，促进电子产品功能的多样化。但是目前电子产品主要采用单一的芯片种类集成封装，已不能满足实际使用需要，如何将不同种类的芯片有效的整合封装在同一个集成结构里已成为封装行业里亟待解决的问题。
发明内容
为解决现有技术中存在的技术问题，本发明的目的在于提供一种多种类芯片集成封装结构及其制造方法。
为实现上述目的，达到上述技术效果，本发明采用的技术方案为：
一种多种类芯片集成封装结构，包括透光半成品，所述透光半成品上由下至上依次设置有若干个相同功能或不同功能的芯片，与透光半成品相接触的芯片上设置有第一塑封层和重布线层，远离透光半成品的芯片上设置有第二塑封层、线路层和绝缘层。
进一步的，所述透光半成品上由下至上依次设置有芯片Ⅰ和芯片Ⅱ两个芯片，与透光半成品相接触的芯片Ⅰ上设置有第一塑封层和重布线层，远离透光半成品的芯片Ⅱ上设置有第二塑封层、线路层和绝缘层。
进一步的，所述透光半成品上表面的凹槽结构内通过粘合胶层固定有芯片Ⅰ，所述芯片Ⅰ与粘合胶层之间设置有与芯片Ⅰ适配的电性导出结构Ⅰ，所述粘合胶层与电性导出结构Ⅰ封装于所述第一塑封层内。
进一步的，所述芯片Ⅰ上表面且与其电性导出结构Ⅰ对应位置处形成直孔结构，直孔结构上设置有重布线层，电性导出结构Ⅰ与重布线层电性连接。
进一步的，所述芯片Ⅱ通过粘贴膜粘贴在芯片Ⅰ上，所述芯片Ⅱ上设置有与其适配的电性导出结构Ⅱ，所述芯片Ⅱ与重布线层封装于所述第二塑封层内。
进一步的，所述芯片Ⅱ上由下至上依次设置有第二塑封层和绝缘层且二者之间设置有线路层，所述第二塑封层上设置有第一电性导出通孔和第二电性导出通孔，与第一电性导出通孔和第二电性导出通孔位置相适配处设置有线路层。
一种多种类芯片集成封装结构的制造方法，包括以下步骤：
步骤一：在承载片上设置带凹槽结构的透光半成品；
步骤二：将芯片Ⅰ正面朝下放置在步骤一所得透光半成品上表面，所述芯片Ⅰ与粘合胶层之间设置有适配的电性导出结构Ⅰ；
步骤三：将步骤二所得封装结构的芯片Ⅰ背面进行塑封并减薄；
步骤四：在芯片Ⅰ背面且与电性导出结构Ⅰ位置相适配处形成直孔结构；
步骤五：在直孔结构和芯片Ⅰ背面形成重布线层，重布线层与电性导出结构Ⅰ电性连接；
步骤六：在芯片Ⅰ上同轴设置与相同功能或不同功能的芯片Ⅱ，芯片Ⅱ上形成电性导出结构Ⅱ；
步骤七：对步骤六所得芯片Ⅱ进行塑封；
步骤八：在芯片Ⅱ表面完成多层线路层并植球；
步骤九：拆除承载片。
进一步的，步骤一中，所述承载片的表面通过粘合层将带凹槽结构的透光半成品粘贴固定，所述承载片采用硅、玻璃、金属、有机材料中的一种或几种的组合，形状为圆形或方形；步骤二中，所述芯片Ⅰ通过粘合胶层固定在步骤一得到的半成品上表面，所述电性导出结构Ⅰ为焊球、金属凸点、导电胶中的一种。
进一步的，步骤三中，所述承载片表面形成包覆芯片Ⅰ和透光半成品的第一塑封层并减薄至所需厚度，所述第一塑封层采用无机材料或有机材料；步骤五中，所述重布线层采用单一金属或两种以上金属。
进一步的，步骤七中，所述芯片Ⅱ表面形成包覆芯片Ⅱ和重布线层的第二塑封层，所述电性导出结构Ⅱ和重布线层的相适配位置处分别形成第一电性导出通孔和第二电性导出通孔；步骤八中，通过再布线工艺在包覆芯片Ⅱ和重布线层的第二塑封层上形成两层线路层，所述第二塑封层上形成第一线路层，第一线路层与第一电性导出通孔和第二电性导出通孔位置相适配，第二塑封层上形成覆盖第二塑封层和第一线路层的绝缘层，绝缘层上设置有第二线路层，第二线路层上形成电性导出结构Ⅲ，第一线路层与电性导出结构Ⅱ和电性导出结构Ⅲ电性连接。
与现有技术相比，本发明的有益效果为：
1)将两种功能不同的芯片集成在一起，实现不同种类芯片的有效集成封装，能有效的实现多功能、高效能及低成本等发展要求；
2)在形成多种类芯片集成封装结构的过程中，通过将不同种类芯片在竖直方向叠加能够获得小尺寸封装结构；
3)通过塑封等工艺实现了对芯片的多重保护，特别是对芯片侧壁的多重保护。
附图说明
图1为本发明的制造方法在步骤一之后的结构示意图；
图2为本发明的制造方法在步骤二之后的结构示意图；
图3为本发明的制造方法在步骤三之后的结构示意图；
图4为本发明的制造方法在步骤四之后的结构示意图；
图5为本发明的制造方法在步骤五之后的结构示意图；
图6为本发明的制造方法在步骤六之后的结构示意图；
图7为本发明的制造方法在步骤七之后的结构示意图；
图8为本发明的制造方法在步骤八之后的结构示意图；
图9为本发明的制造方法在步骤九之后的结构示意图；。
具体实施方式
下面对本发明进行详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围做出更为清楚明确的界定。
以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。
实施例1
如图1-9所示，一种多种类芯片集成封装结构的制造方法，包括以下步骤：
步骤一：取一承载片10，在该承载片10的表面通过粘合层11将带凹槽结构201的透光半成品12粘贴固定，得到如图1所示的半成品。其中，该承载片10的材料可以为硅、玻璃、金属或有机材料中的一种或其中的多种材料的组合，形状可以为圆形(如晶圆)，也可以为方形(如基板等)；承载片10优选为硅基；该透光半成品可以采用玻璃或塑料等高透光率材质制成，透光半成品12优选采用玻璃；
步骤二：将芯片Ⅰ15通过粘合胶层13固定在步骤一得到的透光半成品12上表面，得到如图2所示结构，芯片Ⅰ15与粘合胶层13之间设置有与芯片Ⅰ15适配的电性导出结构Ⅰ14，电性导出结构Ⅰ14可为焊球、金属凸点、导电胶等中的一种；
步骤三：在芯片Ⅰ15和粘合层11表面形成第一塑封层16并减薄至一定厚度，得到如图3所示结构。其中，第一塑封层16采用无机材料或有机材料，第一塑封层16优选采用环氧树脂；
步骤四：在芯片Ⅰ15上表面(背面)且与其电性导出结构Ⅰ14对应位置处形成直孔结构202，得到如图4所示结构；
步骤五：在直孔结构202和芯片Ⅰ15上表面(背面)形成重布线层17，得到结构如图5所示结构，电性导出结构Ⅰ14与重布线层17电性连接，重布线层17可以是铝、铜、镍、金等不同金属及多种金属搭配组合；
步骤六：将芯片Ⅱ19通过粘贴膜18粘贴在芯片Ⅰ15上表面(背面)，得到结构如图6所示结构，芯片Ⅱ19上表面设置有与其适配的电性导出结构Ⅱ20；
步骤七：在芯片Ⅱ19、第一塑封层16和重布线层17表面形成第二塑封层21，并形成第一电性导出通孔203和第二电性导出通孔204，得到如图7所示结构；
步骤八：通过再布线工艺在第二塑封层21上形成多层线路层；
以两层线路为例，如图8所示，第一线路层22设置于第二塑封层21上，第一线路层22与第一电性导出通孔203和第二电性导出通孔204位置相适配，第一线路层22与电性导出结构Ⅱ20电性连接，在第二塑封层21和第一线路层22上表面形成绝缘层23，在第二线路层24(焊盘)上形成电性导出结构Ⅲ25，电性导出结构Ⅲ25可以为焊球、金属凸点、导电胶等中的一种，电性导出结构Ⅲ25通过第二线路层24与第一线路层22电性连接；
步骤九：通过拆键合工艺去除承载片10和粘合层11，得到如图9所示结构，即为所需多种类芯片集成封装结构。
芯片Ⅰ15和芯片Ⅱ19属于两种功能不同的芯片，通过本发明的制造方法可以将两种功能不同的芯片封装在同一个结构内，并通过不同的线路层将各自的信号导出，实现多种芯片封装的多功能化特点。
采用上述制造方法制成的多种类芯片集成封装结构，包括透光半成品12，透光半成品12上表面通过粘合胶层13粘结有芯片Ⅰ15和电性导出结构Ⅰ14，芯片Ⅰ15、粘合胶层13和透光半成品12塑封在第一塑封层16内，在芯片Ⅰ15上表面且与其电性导出结构Ⅰ14对应位置处形成直孔结构202，直孔结构202和芯片Ⅰ15背面形成重布线层17，芯片Ⅰ15上表面通过粘贴膜18粘结有芯片Ⅱ19，第二塑封层21将芯片Ⅱ19和重布线层17塑封在其内，芯片Ⅱ19上表面设置有适配的电性导出结构Ⅱ20，第二塑封层21上形成第一电性导出通孔203和第二电性导出通孔204，第一线路层22设置于第二塑封层21上，第一线路层22与第一电性导出通孔203和第二电性导出通孔204位置相适配，在第二塑封层21和第一线路层22上表面形成绝缘层23，在第二线路层24(焊盘)上形成电性导出结构Ⅲ25，重布线层17与电性导出结构Ⅰ14电性连接，第一线路层22与电性导出结构Ⅱ20电性连接，电性导出结构Ⅲ25通过第二线路层24与第一线路层22电性连接。
本发明未具体描述的部分或结构采用现有技术或现有封装结构即可，在此不做赘述。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种多种类芯片集成封装结构，其特征在于，包括透光半成品，所述透光半成品上由下至上依次设置有若干个相同功能或不同功能的芯片，与透光半成品相接触的芯片上设置有第一塑封层和重布线层，远离透光半成品的芯片上设置有第二塑封层、线路层和绝缘层。
2.根据权利要求1所述的一种多种类芯片集成封装结构，其特征在于，所述透光半成品上由下至上依次设置有芯片Ⅰ和芯片Ⅱ两个芯片，与透光半成品相接触的芯片Ⅰ上设置有第一塑封层和重布线层，远离透光半成品的芯片Ⅱ上设置有第二塑封层、线路层和绝缘层。
3.根据权利要求2所述的一种多种类芯片集成封装结构，其特征在于，所述透光半成品上表面的凹槽结构内通过粘合胶层固定有芯片Ⅰ，所述芯片Ⅰ与粘合胶层之间设置有与芯片Ⅰ适配的电性导出结构Ⅰ，所述粘合胶层与电性导出结构Ⅰ封装于所述第一塑封层内。
4.根据权利要求2所述的一种多种类芯片集成封装结构，其特征在于，所述芯片Ⅰ上表面且与其电性导出结构Ⅰ对应位置处形成直孔结构，直孔结构上设置有重布线层，电性导出结构Ⅰ与重布线层电性连接。
5.根据权利要求2所述的一种多种类芯片集成封装结构，其特征在于，所述芯片Ⅱ通过粘贴膜粘贴在芯片Ⅰ上，所述芯片Ⅱ上设置有与其适配的电性导出结构Ⅱ，所述芯片Ⅱ与重布线层封装于所述第二塑封层内。
6.根据权利要求2所述的一种多种类芯片集成封装结构，其特征在于，所述芯片Ⅱ上由下至上依次设置有第二塑封层和绝缘层且二者之间设置有线路层，所述第二塑封层上设置有第一电性导出通孔和第二电性导出通孔，与第一电性导出通孔和第二电性导出通孔位置相适配处设置有线路层。
7.根据权利要求1-6任一所述的一种多种类芯片集成封装结构的制造方法，其特征在于，包括以下步骤：
步骤一：在承载片上设置带凹槽结构的透光半成品；
步骤二：将芯片Ⅰ正面朝下放置在步骤一所得透光半成品上表面，所述芯片Ⅰ与粘合胶层之间设置有适配的电性导出结构Ⅰ；
步骤三：将步骤二所得封装结构的芯片Ⅰ背面进行塑封并减薄；
步骤四：在芯片Ⅰ背面且与电性导出结构Ⅰ位置相适配处形成直孔结构；
步骤五：在直孔结构和芯片Ⅰ背面形成重布线层，重布线层与电性导出结构Ⅰ电性连接；
步骤六：在芯片Ⅰ上同轴设置与相同功能或不同功能的芯片Ⅱ，芯片Ⅱ上形成电性导出结构Ⅱ；
步骤七：对步骤六所得芯片Ⅱ进行塑封；
步骤八：在芯片Ⅱ表面完成多层线路层并植球；
步骤九：拆除承载片。
8.根据权利要求7所述的一种多种类芯片集成封装结构的制造方法，其特征在于，步骤一中，所述承载片的表面通过粘合层将带凹槽结构的透光半成品粘贴固定，所述承载片采用硅、玻璃、金属、有机材料中的一种或几种的组合，形状为圆形或方形；步骤二中，所述芯片Ⅰ通过粘合胶层固定在步骤一得到的半成品上表面，所述电性导出结构Ⅰ为焊球、金属凸点、导电胶中的一种。
9.根据权利要求7所述的一种多种类芯片集成封装结构的制造方法，其特征在于，步骤三中，所述承载片表面形成包覆芯片Ⅰ和透光半成品的第一塑封层并减薄至所需厚度，所述第一塑封层采用无机材料或有机材料；步骤五中，所述重布线层采用单一金属或两种以上金属。
10.根据权利要求7所述的一种多种类芯片集成封装结构的制造方法，其特征在于，步骤七中，所述芯片Ⅱ表面形成包覆芯片Ⅱ和重布线层的第二塑封层，所述电性导出结构Ⅱ和重布线层的相适配位置处分别形成第一电性导出通孔和第二电性导出通孔；步骤八中，通过再布线工艺在包覆芯片Ⅱ和重布线层的第二塑封层上形成两层线路层，所述第二塑封层上形成第一线路层，第一线路层与第一电性导出通孔和第二电性导出通孔位置相适配，第二塑封层上形成覆盖第二塑封层和第一线路层的绝缘层，绝缘层上设置有第二线路层，第二线路层上形成电性导出结构Ⅲ，第一线路层与电性导出结构Ⅱ和电性导出结构Ⅲ电性连接。
CN202210639020.8A 2022-06-08 2022-06-08 一种多种类芯片集成封装结构及其制造方法 Pending CN114883275A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210639020.8A CN114883275A (zh) 2022-06-08 2022-06-08 一种多种类芯片集成封装结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210639020.8A CN114883275A (zh) 2022-06-08 2022-06-08 一种多种类芯片集成封装结构及其制造方法

Publications (1)

Publication Number Publication Date
CN114883275A true CN114883275A (zh) 2022-08-09

Family

ID=82678804

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210639020.8A Pending CN114883275A (zh) 2022-06-08 2022-06-08 一种多种类芯片集成封装结构及其制造方法

Country Status (1)

Country Link
CN (1) CN114883275A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116299850A (zh) * 2023-05-15 2023-06-23 甬矽电子(宁波)股份有限公司 硅光子封装结构和硅光子封装结构的制备方法
WO2023206974A1 (zh) * 2022-04-26 2023-11-02 上海禾赛科技有限公司 封装结构及其封装方法、光电装置、接收单元、激光雷达

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023206974A1 (zh) * 2022-04-26 2023-11-02 上海禾赛科技有限公司 封装结构及其封装方法、光电装置、接收单元、激光雷达
CN116299850A (zh) * 2023-05-15 2023-06-23 甬矽电子(宁波)股份有限公司 硅光子封装结构和硅光子封装结构的制备方法
CN116299850B (zh) * 2023-05-15 2023-09-05 甬矽电子(宁波)股份有限公司 硅光子封装结构和硅光子封装结构的制备方法

Similar Documents

Publication Publication Date Title
CN103681607B (zh) 半导体器件及其制作方法
CN101989558B (zh) 半导体器件及其制造方法
US8872320B2 (en) Semiconductor device and method of forming overlapping semiconductor die with coplanar vertical interconnect structure
CN101996895B (zh) 半导体器件及其制造方法
US9324672B2 (en) Semiconductor device and method of forming dual-active sided semiconductor die in fan-out wafer level chip scale package
US8318541B2 (en) Semiconductor device and method of forming vertical interconnect in FO-WLCSP using leadframe disposed between semiconductor die
US8105915B2 (en) Semiconductor device and method of forming vertical interconnect structure between non-linear portions of conductive layers
TWI528465B (zh) 半導體元件和形成具有嵌入半導體晶粒的預先製備散熱框之方法
CN103383923A (zh) 用于应用处理器和存储器集成的薄3d扇出嵌入式晶片级封装(ewlb)
US8169071B2 (en) Semiconductor device having vertically offset bond on trace interconnects on recessed and raised bond fingers
CN103681468A (zh) 在Fo-WLCSP中形成双面互连结构的半导体器件和方法
CN102420180A (zh) 半导体器件及其制造方法
CN102254835A (zh) 半导体器件及其制造方法
CN114883275A (zh) 一种多种类芯片集成封装结构及其制造方法
CN114899155A (zh) 多种类多数量芯片三维堆叠集成封装结构及其制造方法
TWI559480B (zh) 藉由使用內部堆疊模組的可堆疊封裝
CN114023663B (zh) 一种三维板级扇出型封装结构及其制作方法
CN107452728A (zh) 集成图像传感器芯片及逻辑芯片的封装方法
CN203351587U (zh) 半导体器件
CN210692484U (zh) 天线封装结构
KR100673379B1 (ko) 적층 패키지와 그 제조 방법
CN217562551U (zh) 一种多种类芯片集成封装结构
CN212392241U (zh) 扇出型封装结构
CN103824820A (zh) 引线框区域阵列封装技术
CN210224005U (zh) 一种扇出型天线封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination