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CN114690593B - 一种制造集成电路的方法和系统 - Google Patents

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CN114690593B CN202011612527.1A CN202011612527A CN114690593B CN 114690593 B CN114690593 B CN 114690593B CN 202011612527 A CN202011612527 A CN 202011612527A CN 114690593 B CN114690593 B CN 114690593B
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Abstract

本发明涉及一种制造集成电路的方法及系统。所提出的方法包括：根据与晶圆上第一组标记相关联的第一量测数据及第一补偿数据、以及与所述晶圆上第二组标记相关联的第二量测数据及第二补偿数据而计算损失值；以及经由调整与所述第一补偿数据及所述第二补偿数据相关联的第一参数组，使所述损失值与目标损失值之间的差异小于损失临限值。

Description

一种制造集成电路的方法和系统
技术领域
本发明大体上涉及半导体技术领域，更具体地，涉及一种制造集成电路的方法和系统。
背景技术
在集成电路制造领域，光刻工艺是一种关键的工艺，其工艺质量直接影响集成电路的成品率、可靠性、芯片性能以及使用寿命等参数指标。光刻工艺的工艺质量改进与这些参数指标的稳定性息息相关。
一种类型的光刻工艺，称为光刻法，其通过将诸如紫外光的光线照射掩膜板，使得掩膜板上的图案曝光到晶圆上的光刻胶。光刻胶包括当暴露于紫外光照射时经历化学转变的一个或多个组件。因而光刻胶发生的特性变化允许选择性的去除光刻胶的曝光部分或者未曝光部分。这样，光刻工艺可将来自掩模版的图案转移到光刻胶，然后选择性的去除光刻胶以显露图案。此外，可以重复以上操作，以实现叠加多个图案层的光刻工艺。
随着半导体工艺技术的不断革新，如何对多个图案层的叠加偏差进行控制已经成为集成电路成品率的关键因素。如何改善叠加偏差已成为半导体行业面临的主要挑战之一。另一方面，由于掩膜板尺寸的限制，在CCD(电荷耦合器件)和CIS(CMOS成像传感器)制造中广泛采用拼接技术。如何控制拼接偏差是另一个挑战。
在高数值孔径EUV(极紫外光)光刻技术中引入了歪象校正透镜(Anamorphiclens)，以使图案层具有更高的分辨率。这项技术需要将掩膜板上的图形沿单一方向拉伸进行形变(例如沿着X方向)，掩膜板上经过形变的图形需多次曝光并经由拼接技术形成晶圆上的图案层。拼接偏差的控制在高数值孔径EUV光刻技术中亦显不可或缺。叠加偏差与拼接偏差的校正在光刻工艺中扮演了重要角色。
发明内容
本发明实施例的目的之一在于提供一种制造集成电路的方法，其对偏差的校正同时考虑了拼接偏差和叠加偏差，有效地改善了集成电路制造过程中的拼接偏差和叠加偏差。
本发明一实施例提供了一种制造集成电路的方法，其包括：根据与晶圆上第一组标记相关联的第一量测数据及第一补偿数据、以及与所述晶圆上第二组标记相关联的第二量测数据及第二补偿数据而计算损失值；以及经由调整与所述第一补偿数据及所述第二补偿数据相关联的第一参数组，使所述损失值与目标损失值之间的差异小于损失临限值。
本发明另一实施例提供了一种制造集成电路的方法，其包括根据以下公式计算损失值：L2系所述损失值；OVLi系与晶圆上第一组标记相关联的第一补偿数据；/>系与所述第一组标记相关联的第一量测数据；Stitchj系与所述晶圆上第二组标记相关联的第二补偿数据；/>系与所述第二组标记相关联的第二量测数据；α系第一加权值；且β系第二加权值。
本发明又一实施例还提供了一种用于制造集成电路的系统，其包括：处理器、存储有计算机可执行指令的非易失性计算机可读媒体以及处理台。存储有计算机可执行指令的非易失性计算机可读媒体耦合至所述处理器。处理台用以支撑晶圆。其中所述处理器可执行所述计算机可执行指令以在所述晶圆上实施根据前述实施例中所述的制造集成电路的方法。
附图说明
图1为根据本发明一实施例的晶圆的示意图。
图2(a)为根据本发明一实施例的晶圆上的某一区域的示意图。
图2(b)为根据本发明另一实施例的晶圆上的某一区域的示意图。
图3(a)说明了根据本发明一实施例的量测数据的示意图。
图3(b)说明了根据本发明一实施例的补偿数据的示意图。
图4为根据本发明一实施例的制造集成电路的方法流程图。
图5(a)为使用了图4所示的方法之后的叠加偏差向量图。
图5(b)为使用了图4所示的方法之后的拼接偏差向量图。
图6为根据本发明的比较实施例的制造集成电路的方法流程图。
图7为根据本发明的比较实施例的制造集成电路的方法流程图。
图8(a)为使用了图6所示的方法之后的叠加偏差向量图。
图8(b)为使用了图6所示的方法之后的拼接偏差向量图。
具体实施方式
为更好的理解本发明的精神，以下结合本发明的部分优选实施例对其作进一步说明。
以下详细地讨论本发明的各种实施方式。尽管讨论了具体的实施，但是应当理解，这些实施方式仅用于示出的目的。相关领域中的技术人员将认识到，在不偏离本发明的精神和保护范围的情况下，可以使用其他部件和配置。
图1为根据本发明一实施例的晶圆的示意图。
图1显示了晶圆W1的示意图。晶圆W1上可包含复数个区域10。每个区域10内可包含一个完整的半导体器件，例如芯片。晶圆W1上每个区域10内的器件，可经由半导体机台在晶圆基板上实施多个工序(包含但不限于：沉积、蚀刻、曝光、显影等等)逐渐完成。由半导体机台所实施的每一道工序可以在基板上形成数层微结构，最终形成所要制造的器件。
随着所制造的半导体器件的面积不同，区域10的面积可能大于半导体机台实施每道工序的尺寸限制。因此，在某些实施例中，半导体机台可以在区域10内界定数个子区域。经由对区域10内的各个子区域分别实施工序，最终在区域10内完成所要制造的器件。
在某些实施例中，区域10内可包含子区域10a、10b、10c、10d、10e、10f、10g、10h、及10i。在本发明其他一些实施例中，子区域的数量依照实际需要而定。例如，子区域的数量可大于9个或小于9个。
图2(a)为根据本发明一实施例的晶圆上的某一区域的示意图。如图2(a)所示，区域100分为中间区域102以及位于中间区域102之外的周缘区域104。
区域100包括第一子区域106a以及第二子区域106b。第一子区域106a以及第二子区域106b位于中间区域102之内。第二子区域106b邻近于第一子区域106a。在图2(a)中，第一子区域106a以及第二子区域106b的大小不同。然而，在本发明另一些实施例中，第一子区域106a以及第二子区域106b的大小也可以相同。
多个叠加标记(overlay marks)108可设置于区域100的周缘区域104。叠加标记108可用于校正晶圆当前层上的特定区域相对于前1或2层上该特定区域的位置。
在图2(a)中，叠加标记108的数量为6个。然而，在本发明其他一些实施例中，叠加标记108的数量依照实际需要而定。例如，叠加标记108的数量可大于6个或小于6个。另外，在本发明其他一些实施例中，也可以在周缘区域104的其他位置处设置叠加标记108。叠加标记108的设置位置并非局限于周缘区域104内。在本发明其他一些实施例中，叠加标记108可设置于区域100的任意位置。
第一子区域106a的尺寸可以小于或等于半导体机台(例如，光刻机)的曝光尺寸。第二子区域106b的尺寸可以小于或等于半导体机台(例如，光刻机)的曝光尺寸。区域100的尺寸大于半导体机台(例如，光刻机)的曝光尺寸。当需要制造的电子组件的尺寸大于半导体机台(例如，光刻机)的曝光尺寸时，可以使用拼接的方式生产该电子组件。也就是说，电子组件的不同区域可分别经由独立的曝光程序制造，最终形成完整的电子组件。
当电子组件的不同区域经由独立的曝光程序制造时，可在晶圆上设置拼接标记(stitching marks)，用于不同区域之间的校正。
举例言之，多个拼接标记110可设置于第一子区域106a与第二子区域106b之间的周缘区域104。多个拼接标记110可设置于第一子区域106a及第二子区域106b的交界100e的附近。多个拼接标记110可邻近于第一子区域106a及第二子区域106b的交界100e而设置。拼接标记可用于校正当前子区域相对于相邻子区域的位置。举例言之，拼接标记110可用于校正第一子区域106a相对于第二子区域106b的位置。
在图2(a)中，拼接标记110的数量为2个。然而，在本发明其他一些实施例中，拼接标记110的数量依照实际需要而定。例如，拼接标记110的数量可大于2个或小于2个。此外，在图2(a)中，拼接标记110设置于第一子区域106a与第二子区域106b之间的周缘区域104上。然而，在本发明其他一些实施例中，拼接标记110也可以设置于第一子区域106a与第二子区域106b之间的中间区域102内。在某些实施例中，拼接标记110也可以沿着交界100e设置于中间区域102内。
图2(b)为根据本发明另一实施例的晶圆上的某一区域的示意图。如图2(b)所示，区域200分为中间区域202以及位于中间区域202之外的周缘区域204。
区域200包括第一子区域206a、第二子区域206b以及第三子区域206c以及第四子区域206d。第一子区域206a、第二子区域206b、第三子区域206c以及第四子区域206d位于中间区域202之内。第二子区域206b位于第一子区域206a和第三子区域206c之间，第三子区域206c位于第二子区域206b和第四子区域206d之间。
多个叠加标记208设置于区域200的周缘区域204。叠加标记208可用于校正晶圆当前层上的特定区域相对于前1或2层上该特定区域的位置。在图2(b)中，叠加标记208的数量为8个。然而，在本发明其他一些实施例中，叠加标记208的数量依照实际需要而定。例如，叠加标记208的数量可大于8个或小于8个。另外，在本发明其他一些实施例中，也可以在周缘区域204的其他位置处设置叠加标记208。叠加标记208的设置位置并非局限于周缘区域204内。在本发明其他一些实施例中，叠加标记208可设置于区域200的任意位置。
多个拼接标记210可分别设置于第一子区域206a与第二子区域206b之间的周缘区域204上。多个拼接标记210可分别设置于第二子区域206b与第三子区域206c之间的周缘区域204上。且多个拼接标记210可分别设置于第三子区域206c与第四子区域206d之间的周缘区域204上。
拼接标记210可设置于第一子区域206a及第二子区域206b的交界200e1的附近。拼接标记210可邻近于第一子区域206a及第二子区域206b的交界200e1而设置。拼接标记210可设置于第二子区域206b及第三子区域206c的交界200e2的附近。拼接标记210可邻近于第二子区域206b及第三子区域206c的交界200e2而设置。拼接标记210可设置于第三子区域206c及第四子区域206d的交界200e3的附近。拼接标记210可邻近于第三子区域206c及第四子区域206d的交界200e3而设置。
拼接标记可用于校正当前子区域相对于相邻子区域的位置。举例言之，拼接标记210可用于校正第一子区域206a相对于第二子区域206b的位置。拼接标记210可用于校正第二子区域206b相对于第三子区域206c的位置。拼接标记210可用于校正第三子区域206c相对于第四子区域206d的位置。
在图2(b)中，拼接标记210的数量为6个。然而，在本发明其他一些实施例中，拼接标记210的数量依照实际需要而定。例如，拼接标记210的数量可大于6个或小于6个。此外，拼接标记210可设置于第一子区域206a与第二子区域206b之间的其他位置处。拼接标记210可设置于第二子区域206b与第三子区域206c之间的其他位置处。且拼接标记210可设置于第三子区域206c与第四子区域206d之间的其他位置处。在某些实施例中，拼接标记210也可以沿着交界200e1、200e2或200e3设置于中间区域202内。
应当理解：在本发明一些实施例中，区域100或区域200也可包括其他数量的子区域，例如：3个或5个以上。在本发明的一个具体实施例中，区域100或区域200可以是图1所示的区域10。多个叠加标记可设置于区域100或区域200的周缘区域。多个拼接标记可设置于各个子区域之间的周缘区域上。
在现有的集成电路制造方法中，拼接偏差和叠加偏差被视为两种不同类型的偏差，因此在校正时仅单独对拼接偏差进行校正，或者仅单独对叠加偏差进行校正。举例言之，半导体机台(例如，光刻机)可针对拼接标记上的偏差进行运算以获得用于校正拼接偏差的参数组。该参数组仅能用于拼接偏差的校正。若将该参数组用于校正叠加偏差则无法获得理想的效果。事实上，在现有的制造方法中，若根据用于校正拼接偏差的参数组而校正叠加偏差，将难以符合晶圆的制造规范。同样的，在现有的制造方法中，若根据用于校正叠加偏差的参数组而校正拼接偏差，亦难以符合晶圆的制造规范。
本发明提出了一种同时考虑叠加偏差与拼接偏差的校正方法，获得的参数组可由半导体机台(例如，光刻机)执行而在晶圆的制造过程中同时对叠加偏差与拼接偏差进行校正。本发明提出校正的方法可以基于以下公式：
在公式1中，L2代表一个损失值，公式1也可称为损失函数。OVLi代表与晶圆上的叠加标记相关联的补偿数据，代表与晶圆上的叠加标记相关联的量测数据，Stitchj代表与晶圆上的拼接标记相关联的补偿数据，/>代表与晶圆上的拼接标记相关联的量测数据。α及β分别代表加权值。n是一个正整数，代表晶圆上叠加标记的数量。m是一个正整数，代表晶圆上拼接标记的数量。
可以是一个包含了量值及方向的向量。/>可以代表每一个叠加标记上量测而得的偏差。/>可以是一个包含了量值及方向的向量。/>可以代表每一个拼接标记上量测而得的偏差。
针对每一叠加标记的补偿数据OVLi可以基于以下公式获得：
OVLi＝OVL_loci×t (公式2)
在公式2中，OVL_loci是每一叠加标记的坐标向量，晶圆上所有叠加标记的坐标向量可以形成一个坐标矩阵。t是一组参数，或可称为参数组。OVL_loci与t运算之后可以得到与每一叠加标记相关联的补偿数据。该补偿数据可以是包含了量值及方向的向量。
针对每一拼接标记的补偿数据Stitchj可以基于以下公式获得：
Stitchj＝Stitch_locj×t (公式3)
在公式3中，Stitch_locj是每一拼接标记的坐标向量，晶圆上所有拼接标记的坐标向量可以形成一个坐标矩阵。公式2与公式3中的t是同一组参数，或可称为参数组。Stitch_locj与t运算之后可以得到与每一拼接标记相关联的补偿数据。该补偿数据可以是包含了量值及方向的向量。
基于公式1、公式2以及公式3，可以运算并找到使损失值L2数值符合预设条件的参数组t。该参数组t可经由半导体机台(例如，光刻机)读取而在晶圆的制造过程中执行对叠加偏差与拼接偏差的校正。
在某些实施例中，可以藉由设定一个目标损失值Ltarget以及一个损失临限值Lthreshold来运算以获得参数组t。举例言之，获得的参数组t可符合以下条件：
在某些实施例中，运算而得的参数组t预期可以产生最小的损失值L2。在某些实施例中，损失临限值Lthreshold可以为0。
加权值α及β可以依据不同的晶圆制造要求进行设定。在某些实施例中，加权值α及β可以分别根据与晶圆制造相关联的控制规格而选择。在某些实施例中，公式1可以根据所选择的加权值α及β改写为以下公式：
公式5中，Svol系与晶圆的叠加偏差相关联的规格参数，而Sstitch系与所述晶圆上的拼接偏差相关联的规格参数。
在某些实施例中，加权值α及β可以进一步根据叠加标记与拼接标记的数量进行调整。在某些实施例中，公式5可以根据叠加标记与拼接标记的数量改写为以下公式：
在某些实施例中，加权值α及β可以进一步根据不同方向上(例如X方向及Y方向)的规格参数进行调整。在某些实施例中，在考虑了不同方向上的控制参数之后，公式1可改写为：
在公式7中，OVLXi系在X方向上与叠加标记相关联的补偿数据(向量)，系在X方向上与叠加标记相关联的量测数据(向量)，OVLYi系在Y方向上与叠加标记相关联的补偿数据(向量)，/>系在Y方向上与叠加标记相关联的量测数据(向量)。
StitchXj系在X方向上与拼接标记相关联的补偿数据(向量)，系在X方向上与拼接标记相关联的量测数据(向量)，StitchYj系在Y方向上与拼接标记相关联的补偿数据(向量)，/>系在Y方向上与拼接标记相关联的量测数据(向量)。
SvolX系在X方向上与叠加偏差相关联的规格参数，SvolY系在Y方向上与叠加偏差相关联的规格参数，SstitchX系在X方向上与拼接偏差相关联的规格参数，SstitchY系在Y方向上与拼接偏差相关联的规格参数。
图3(a)说明了根据本发明一实施例的量测数据的示意图。
图3(a)显示了与晶圆上的区域100相关联的量测数据的示意图。量测数据代表了晶圆制造过程中需要被校正/补偿的大小及方向。如图3(a)所示，区域100的周缘区域104设置有叠加标记108_1、108_2、108_3、108_4、108_5、及108_6。第一子区域106a与第二子区域106b的交界处设置有拼接标记110_1及110_2。
与叠加标记108_1相关联的量测数据以向量表示。与叠加标记108_2相关联的量测数据以向量/>表示。与叠加标记108_3相关联的量测数据以向量/>表示。与叠加标记108_4相关联的量测数据以向量/>表示。与叠加标记108_5相关联的量测数据以向量/>表示。与叠加标记108_6相关联的量测数据以向量/>表示。
与拼接标记110_1相关联的量测数据以向量表示。与拼接标记110_2相关联的量测数据以向量/>表示。
在某些实施例中，向量向量/>向量/>向量/>以及向量/>可以包含不同的方向以及量值。在某些实施例中，向量/>向量向量/>向量/>以及向量/>可以包含相同的方向以及量值。在某些实施例中，向量/>以及向量/>可以包含不同的方向以及量值。在某些实施例中，向量/>以及向量/>可以包含相同的方向以及量值。
需注意的是，图3(a)所示的叠加标记以及拼接标记的数量以及位置仅为例示性质，叠加标记以及拼接标记的数量以及位置可依照不同晶圆制造过程中的实际需要而定。此外，图3(a)所示的向量的大小及方向仅为例示性质，可依照不同晶圆制造过程中的实际状况而不同。
图3(b)说明了根据本发明一实施例的补偿数据的示意图。图3(b)显示了与晶圆上的区域100相关联的补偿数据的示意图。
与叠加标记108_1相关联的补偿数据以向量OVL1表示。与叠加标记108_2相关联的补偿数据以向量OVL2表示。与叠加标记108_3相关联的补偿数据以向量OVL3表示。与叠加标记108_4相关联的补偿数据以向量OVL4表示。与叠加标记108_5相关联的补偿数据以向量OVL5表示。与叠加标记108_6相关联的补偿数据以向量OVL6表示。
与拼接标记110_1相关联的补偿数据以向量Stitch1表示。与拼接标记110_2相关联的补偿数据以向量Stitch2表示。
图3(b)显示的向量OVL1、向量OVL2、OVL3、向量OVL4、向量OVL5、以及向量OVL6可以分别用于补偿图3(a)显示的向量向量/>向量/>向量/>以及向量/>图3(b)显示的向量Stitch1以及向量Stitch2可以分别用于补偿图3(a)显示的向量/>以及向量/>
在某些实施例中，向量OVL1、向量OVL2、OVL3、向量OVL4、向量OVL5、以及向量OVL6可以包含不同的方向以及量值。在某些实施例中，向量OVL1、向量OVL2、OVL3、向量OVL4、向量OVL5、以及向量OVL6可以包含相同的方向以及量值。在某些实施例中，向量Stitch1以及向量Stitch2可以包含不同的方向以及量值。在某些实施例中，向量Stitch1以及向量Stitch2可以包含相同的方向以及量值。
图3(b)所示的向量的大小及方向仅为例示性质，可依照不同晶圆制造过程中的实际状况而不同。
图4为根据本发明一实施例的制造集成电路的方法流程图。图4展示的流程图可用于制造如图1所示的晶圆W1。图4展示的流程图可用于在如图2(a)所示的区域100上制造集成电路。图4展示的流程图可用于在如图2(b)所示的区域200上制造集成电路。在某些实施例中，图4展示为方法流程可以由半导体制造机台操作。在某些实施例中，图4展示为方法流程可以由光刻机操作。
如图4所示，在操作S10中，根据与晶圆上第一组标记相关联的第一量测数据及第一补偿数据、以及与晶圆上第二组标记相关联的第二量测数据及第二补偿数据而计算损失值。
在某些实施例中，在操作S10中可根据与叠加标记108_1、108_2、108_3、108_4、108_5及108_6相关联的向量向量/>向量/>向量/>以及向量/>以及与拼接标记110_1及110_2相关联的向量/>以及向量/>而计算损失值L2。操作S10中的损失值L2可以根据公式1至公式7来计算。
在操作S20中，设定目标损失值及损失临限值。在某些实施例中，可以设定目标损失值Ltarget以及一个损失临限值Lthreshold。
在操作S30中，经由调整与第一补偿数据及第二补偿数据相关联的第一参数组，使所述损失值与目标损失值之间的差异小于损失临限值。在某些实施例中，经由调整参数组t使损失值L2与目标损失值Ltarget之间的差异小于损失临限值Lthreshold(参阅公式4)。此外，根据公式2，参数组t与叠加标记的补偿数据OVLi相关联。根据公式3，参数组t与拼接标记的补偿数据Stitchj相关联。
在操作S40中，根据第一参数组校正晶圆上的的叠加偏差。在某些实施例中，晶圆上的叠加偏差是根据在操作S30中获得的参数组t来校正。
在操作S50中，根据第一参数组校正晶圆上的的拼接偏差。在某些实施例中，晶圆上的拼接偏差是根据在操作S30中获得的参数组t来校正。需注意的是，虽然操作S40以及操作S50在图4中显示为具有先后顺序，但在某些实施例中操作S40以及操作S50可以同时执行，且在某些实施例中骤S50可以在操作S40之前执行。
图5(a)为使用了图4所示的方法之后的叠加偏差向量图。具体而言，图5(a)是使用了图4所示的方法进行校正之后，剩余需要补偿的偏差向量图。由图5(a)可知，各个叠加标记上的偏差向量值已经非常小。也就是说，经过补偿之后，晶圆当前层的叠加标记与前1或2层的叠加标记之间的偏差值已经大大地减小，这极大地改进了晶圆的叠加偏差。
图5(b)为使用了图4所示的方法之后的拼接偏差向量图。从图5(b)可以看出，经过了补偿之后，晶圆上每一区域之间的拼接偏差值非常小，几乎可以忽略不计。也就是说，经过补偿之后的每一区域之间的拼接偏差也得到了极大地改善。
图6为根据本发明的比较实施例的制造集成电路的方法流程图。
在操作S60中，对与晶圆上的叠加标记相关联的量测数据施加第一模型，以获得第一参数组。举例言之，对晶圆上与所有叠加标记相关联的量测数据施加常规叠加模型(例如：晶圆级模型或区域级模型)，以获得参数组Ds1。
在操作S62中，根据第一参数组对晶圆上的叠加偏差进行校正。举例言之，根据参数组Ds1对晶圆上的叠加偏差进行补偿。具体而言，半导体机台(例如，光刻机)可根据参数组Ds1，对晶圆当前层与前1或2层的叠加偏差进行补偿。
在操作S64中，根据第一参数组对晶圆上的拼接偏差进行校正。举例言之，根据参数组Ds1对晶圆上的拼接偏差进行补偿。需注意的是，因为参数组Ds1系根据常规叠加模型而获得，操作S64中根据参数组Ds1对拼接偏差进行补偿将无法获得良好的校正效果。
图7为根据本发明的比较实施例的制造集成电路的方法流程图。
在操作S70中，对与晶圆上的拼接标记相关联的量测数据施加第二模型，以获得第二参数组。
举例言之，对晶圆上与所有拼接标记相关联的量测数据施加常规拼接模型(例如：晶圆级模型或区域级模型)，以获得参数组Ds2。
在操作S72中，根据第二参数组对晶圆上的拼接偏差进行校正。举例言之，根据参数组Ds2对晶圆上的拼接偏差进行补偿。具体而言，半导体机台(例如，光刻机)可根据参数组Ds2，对晶圆各个区域之间的拼接偏差进行补偿。
在操作S74中，根据第二参数组对晶圆上的叠加偏差进行校正。举例言之，根据参数组Ds2对晶圆上的叠加偏差进行补偿。需注意的是，因为参数组Ds2系根据常规拼接模型而获得，操作S74中根据参数组Ds2对叠加偏差进行补偿将无法获得良好的校正效果。
图8(a)为使用了图6所示的方法之后的叠加偏差向量图。具体而言，图8(a)是使用图6所示的方法来补偿晶圆上的叠加偏差后(亦即，操作S62)，剩余需要补偿的偏差向量示意图。与图5(a)所示的偏差向量图相比，图8(a)所示的各个偏差向量值仍然比较大。
图8(b)为使用了图6所示的方法之后的拼接偏差向量图。具体而言，图8(b)是使用图6所示的方法来补偿晶圆上的拼接偏差后(亦即，操作S64)，剩余需要补偿的偏差向量示意图。与图5(b)所示的偏差向量图相比，图8(b)所示的各个偏差向量值仍然比较大。
类似地，在使用了图7所示的方法之后，叠加偏差向量图上剩余需要补偿的偏差向量将比图5(a)所示的各个偏差向量值大。类似地，在使用了图7所示的方法之后，拼接偏差向量图上剩余需要补偿的偏差向量将比图5(b)所示的各个偏差向量值大。
由表1可知，与图8(a)相比，图5(a)补偿后的剩余叠加偏差值改善了50％和57％(在横向方向上为50％，在纵向方向上为57％)。也就是说，与图6所示的方法相比，图4所示的方法显着地改善了晶圆上的叠加偏差。
此外，与图8(b)相比，图5(b)补偿后的剩余拼接偏差值改善了95％(在横向方向上为95％，在纵向方向上也为95％)。也就是说，与图6所示的方法相比，图4所示的方法显着地改善了晶圆上的拼接偏差。
因此，图4所示的方法对叠加偏差和拼接偏差的补偿效率大大高于图6所示的方法。类似的，图4所示的方法对叠加偏差和拼接偏差的补偿效率亦大大高于图7所示的方法。
另外，本发明另一些实施例还提供了一种用于制造集成电路的系统。该系统包括了处理器、存储有计算机可执行指令的非易失性计算机可读媒体以及处理台。存储有计算机可执行指令的非易失性计算机可读媒体可耦合至处理器。处理台可用以支撑晶圆。处理器可执行计算机可执行指令以在晶圆上实施根据图4、图6以及图7所示的制造集成电路的方法。本发明通过同时考虑拼接和叠加的补偿，提出了一种获得校正的方法。通过本发明提出的用于制造集成电路的方法，叠加偏差和拼接偏差都可以得到显着地改善。
需要说明的是，在本说明书通篇中对“本发明一实施例”或类似术语的参考意指连同其它实施例一起描述的特定特征、结构或特性包含于至少一个实施例中且可未必呈现在所有实施例中。因此，短语“本发明一实施例”或类似术语在本说明书通篇中的各处的相应出现未必指同一实施例。此外，可以任何适合方式来组合任何特定实施例的所述特定特征、结构或特性与一或多个其它实施例。
本发明的技术内容及技术特点已揭示如上，然而熟悉本领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本专利申请权利要求书所涵盖。

Claims (20)

1.一种制造集成电路的方法，其包括：
使用处理器根据与晶圆上第一组标记相关联的第一量测数据及第一补偿数据、以及与所述晶圆上第二组标记相关联的第二量测数据及第二补偿数据而计算损失值；以及
使用所述处理器经由调整与所述第一补偿数据及所述第二补偿数据相关联的第一参数组，使所述损失值与目标损失值之间的差异小于损失临限值。
2.根据权利要求1所述的制造集成电路的方法，其进一步包括：
根据所述第一参数组校正所述晶圆上的叠加偏差；以及
根据所述第一参数组校正所述晶圆上的拼接偏差。
3.根据权利要求1所述的制造集成电路的方法，其中所述第一组标记设置于所述晶圆的第一区域及第二区域的周缘，且所述第二组标记设置于邻近所述第一区域及所述第二区域的交界处。
4.根据权利要求1所述的制造集成电路的方法，其中所述损失值系进一步根据与所述第一组标记相关联的第一加权值、及与所述第二组标记相关联的第二加权值而计算。
5.根据权利要求4所述的制造集成电路的方法，其中所述第一加权值与所述第一组标记的数量相关联，且所述第二加权值与所述第二组标记的数量相关联。
6.根据权利要求4所述的制造集成电路的方法，其中所述第一加权值与所述第一组标记的数量成反比，且所述第二加权值与所述第二组标记的数量成反比。
7.根据权利要求1所述的制造集成电路的方法，其中所述第一补偿数据系根据所述第一参数组以及与所述第一组标记相关联的第一坐标矩阵而获得。
8.根据权利要求1所述的制造集成电路的方法，其中所述第二补偿数据系根据所述第一参数组以及与所述第二组标记相关联的第二坐标矩阵而获得。
9.根据权利要求1所述的制造集成电路的方法，其中：
所述第一补偿数据包含在第一方向上与所述第一组标记相关联的第一组分量，以及在第二方向上与所述第一组标记相关联的第二组分量。
10.根据权利要求1所述的制造集成电路的方法，其中：
所述第二补偿数据包含在第一方向上与所述第二组标记相关联的第一组分量，以及在第二方向上与所述第二组标记相关联的第二组分量。
11.根据权利要求1所述的制造集成电路的方法，其中：
所述第一量测数据包含在第一方向上与所述第一组标记相关联的第一组分量，以及在第二方向上与所述第一组标记相关联的第二组分量。
12.根据权利要求1所述的制造集成电路的方法，其中：
所述第二量测数据包含在第一方向上与所述第二组标记相关联的第一组分量，以及在第二方向上与所述第二组标记相关联的第二组分量。
13.一种制造集成电路的方法，其包括使用处理器根据以下公式计算晶圆的损失值：
其中
L2系所述损失值；
OVLi系与所述晶圆上第一组标记相关联的第一补偿数据；
系与所述第一组标记相关联的第一量测数据；
Stichj系与所述晶圆上第二组标记相关联的第二补偿数据；
系与所述第二组标记相关联的第二量测数据；
α系第一加权值；
β系第二加权值；
n系代表所述晶圆上叠加标记的数量的正整数；且
m系代表所述晶圆上拼接标记的数量的正整数。
14.根据权利要求13所述的制造集成电路的方法，其进一步包括经由调整与所述第一补偿数据及所述第二补偿数据相关联的第一参数组，使所述损失值与目标损失值之间的差异小于损失临限值。
15.根据权利要求14所述的制造集成电路的方法，其中所述第一补偿数据系根据所述第一参数组以及与所述第一组标记相关联的第一坐标矩阵而获得，且所述第二补偿数据系根据所述第一参数组以及与所述第二组标记相关联的第二组坐标矩阵而获得。
16.根据权利要求14所述的制造集成电路的方法，其进一步包括：
根据所述第一参数组校正所述晶圆上的的叠加偏差；以及
根据所述第一参数组校正所述晶圆上的的拼接偏差。
17.根据权利要求13所述的制造集成电路的方法，其中：
所述第一加权值为
所述第二加权值为
Svol系与所述晶圆上的叠加偏差相关联的规格参数；且
Sstitch系与所述晶圆上的拼接偏差相关联的规格参数。
18.根据权利要求13所述的制造集成电路的方法，其中：
所述第一加权值为
所述第二加权值为
Svol系与所述晶圆上的叠加偏差相关联的规格参数；
Sstitch系与所述晶圆上的拼接偏差相关联的规格参数；
n系所述第一组标记的数量；且
m系所述第二组标记的数量。
19.根据权利要求17所述的制造集成电路的方法，其进一步包括使用所述处理器根据以下公式计算损失值：
其中：
OVLXi系在第一方向上与所述第一组标记相关联的补偿数据；
系在所述第一方向上与所述第一组标记相关联的量测数据；
OVLYi系在第二方向上与所述第一组标记相关联的补偿数据；
系在所述第二方向上与所述第一组标记相关联的量测数据；
StitchXj系在所述第一方向上与所述第二组标记相关联的补偿数据；
系在所述第一方向上与所述第二组标记相关联的量测数据；
StitchYj系在所述第二方向上与所述第二组标记相关联的补偿数据；
系在所述第二方向上与所述第二组标记相关联的量测数据；
SvolX系与所述晶圆上所述第一方向上的叠加偏差相关联的规格参数；
SvolY系与所述晶圆上所述第二方向上的叠加偏差相关联的规格参数；
StitchX系与所述晶圆上所述第一方向上的拼接偏差相关联的规格参数；
SstitchY系与所述晶圆上所述第二方向上的拼接偏差相关联的规格参数；
n系代表所述晶圆上叠加标记的数量的正整数；且
m系代表所述晶圆上拼接标记的数量的正整数。
20.一种制造集成电路的系统，其包括：
处理器；
存储有计算机可执行指令的非易失性计算机可读媒体，耦合至所述处理器；
处理台，用以支撑晶圆；
其中，所述处理器可执行所述计算机可执行指令以：
根据与晶圆上第一组标记相关联的第一量测数据及第一补偿数据、以及与所述晶圆上第二组标记相关联的第二量测数据及第二补偿数据而计算损失值；以及
经由调整与所述第一补偿数据及所述第二补偿数据相关联的第一参数组，使所述损失值与目标损失值之间的差异小于损失临限值。
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