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CN114627937A - 基于非易失存储器件的存内计算电路和方法 - Google Patents

基于非易失存储器件的存内计算电路和方法 Download PDF

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CN114627937A
CN114627937A CN202210185373.5A CN202210185373A CN114627937A CN 114627937 A CN114627937 A CN 114627937A CN 202210185373 A CN202210185373 A CN 202210185373A CN 114627937 A CN114627937 A CN 114627937A
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李威
阮爱武
尹自强
吴方明
杜涛
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Abstract

本发明涉及集成电路技术领域，涉及一种基于非易失存储器件的存内计算电路和方法，电路包括基于非易失存储器件的单元电路，利用一个以上的单元电路构成阵列电路，阵列电路用于存内计算；单元电路中，非易失存储器件一端与位线BL相连，非易失存储器件另一端与第一NMOS管M1漏极相连；第一NMOS管M1源极与第二NMOS管M2的漏极相连，第一NMOS管M1栅极与第二位线WLB相连；第二NMOS管M2源极与源线SL相连，第二NMOS管M2栅极与第一位线WL相连。本发明所实现的存内计算具有高集成度、低功耗、高性能的优点，可以用于神经网络运算的加速等多种应用。

Description

基于非易失存储器件的存内计算电路和方法
技术领域
本发明涉及集成电路技术领域，具体地说，涉及一种基于非易失存储器件的存内计算电路和方法。
背景技术
随着神经网络等以数据为中心的计算的发展，数据的处理量日益增加，而在基于冯诺依曼架构的现代计算机中，数据需要在运算单元和存储单元之间来回传输。处理器和存储器之间有限的带宽使得能量消耗、数据传输和处理效率非常低，有限的带宽成为提高系统性能的关键瓶颈。
存内计算电路是一种依赖于存储器实现逻辑或运算功能的电路。存内计算电路与具有静态随机存取存储器（Static Random-Access Memory，SRAM）的传统互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)电路相比，逻辑电路和存储器之间结合得更加紧密。这大幅提高了存内计算电路的数据传输速度。
传统存储单元没有考虑存内计算，因此一个实用的存内计算实现是在考虑成本、功耗、可拓展性和稳定性等条件下，将计算单元和存储单元进行结合且接口便利的实现。
当前实现存内计算的方式可根据存储器件是易失的还是非易失分为两大类：其中易失的存储器件主要指SRAM。SRAM技术成熟，但由于SRAM是易失性的，基于SRAM的存内计算电路闲置功耗大。而基于新型非易失存储器件的存内计算电路的闲置功耗低，更适合于面积功率受限制的平台，比如边缘设备(Edge Device)。目前，常见的非易失存储器件有自旋转移扭矩磁随机存储器（Spin Transfer Torque Magnetoresistive Random AccessMemory，STT-MRAM）、阻变式随机存储器（Resistive Random Access Memory，RRAM）、铁电式随机存储器（Ferroelectric Random Access Memory，FeRAM）等。
通常，存内计算具体实现电路是由某种基于存储器件的单元电路构成的阵列。
基于非易失存储器件的存内计算单元电路结构众多，优缺点不一，主要有1T1R 、2T2R、D4T2R、RCSD-4T2R、3T1R、2.5T1R等（其中R是指NVM器件，D是指二极管，T是指晶体管）。
某些非易失存储器具有读写速度快、读写电压低等优点，但高阻态电阻RAP和低阻态电阻RP的比值(R ratio)很低，比如STT-MRAM器件。基于这些非易失存储器件的存内计算单元电路无法将较多CIM Cell整列直接并联在一起实现电流域或电荷域的累加计算，累加时会出现计算上的不能接受的错误。
发明内容
本发明的内容是提供一种基于非易失存储器件的存内计算电路和方法，其能够克服现有技术的某种或某些缺陷。
根据本发明的基于非易失存储器件的存内计算电路，其包括基于非易失存储器件的单元电路，利用一个以上的单元电路构成阵列电路，阵列电路用于存内计算；
单元电路包括：非易失存储器件、第一NMOS管M1、第二NMOS管M2、位线BL、第一字线WL、第二字线WLB和源线SL；
其中，非易失存储器件一端与位线BL相连，非易失存储器件另一端与第一NMOS管M1漏极相连；第一NMOS管M1源极与第二NMOS管M2的漏极相连，第一NMOS管M1栅极与第二位线WLB相连；第二NMOS管M2源极与源线SL相连，第二NMOS管M2栅极与第一位线WL相连。
作为优选，阵列电路的部分或全部单元通过电气连接的方式组合成多行多列的布局方式，且电气连接方式为：同一列的部分或全部单元的源线SL电气相连，同一行的部分或全部单元的第一字线WL、第二字线WLB、位线BL电气相连。
本发明提供了一种基于非易失存储器件的存内计算方法，其采用上述的基于非易失存储器件的存内计算电路，利用阵列电路进行运算操作时，外部输入自第一字线WL和第二字线WLB输入，外部输入和存储的信息之间进行逻辑操作的结果可通过评估对源线SL的电气特性的影响分辨。
作为优选，在对阵列电路进行写操作时，可逐行进行也可逐列进行，控制所述位线与源线，使所述单元电路中的存储器的阻抗状态与所需要存储的数据一致。
本实施例公开了一种基于非易失存储器件（NonVolatile Memory，NVM器件）的在电流域进行存内计算的单元电路及阵列电路，其中，单元电路包括一个非易失存储器件和两个N沟道金属氧化物半导体（N-Metal-Oxide-Semiconductor，NMOS）管，简称该单元电路为2T1R单元电路（T指晶体管，R指非易失存储器件）。所述2T1R单元电路利用非易失存储器件实现信息的存储，同时2T1R单元电路可以完成外部输入和存储的信息之间的逻辑操作；多个2T1R单元电路之间通过电气连接的方式组合成若干行若干列的阵列布局，并且对同一列单元电路的逻辑操作的结果进行加权累加计算。利用本实施例中的2T1R单元电路作为存内计算单元电路（Computing-In-Memory Cell，CIM Cell）实现存内计算（Computing-In-Memory，CIM）可以克服某些非易失存储器件高阻态电阻RAP和低阻态电阻RP的比值(Rratio)很低的缺点，可以用于实现更大规模的CIM阵列，且相较于现有的1T1R单元电路面积变化不大；另外低R ratio的非易失存储器件常具有读写速度快、读写电压低等优点；相较于现有的1T1R结构的一个CIM Cell可进行一位二进制数乘二进制数的运算，所述2T1R结构CIM Cell可进行一位二进制数乘三进制数的运算。本发明所实现的存内计算具有高集成度、低功耗、高性能的优点，可以用于神经网络运算的加速等多种应用。
附图说明
图1为乘累加运算的示意图；
图2为现有的1T1R单元电路构成的存内计算阵列执行乘累加运算的示意图；
图3为2T1R单元电路构成的存内计算阵列执行乘累加运算的示意图。
具体实施方式
为进一步了解本发明的内容，结合附图和实施例对本发明作详细描述。应当理解的是，实施例仅仅是对本发明进行解释而并非限定。
实施例1
基于非易失存储器件的存内计算电路，其包括基于非易失存储器件的单元电路，利用一个以上的单元电路构成阵列电路，阵列电路用于存内计算；
单元电路包括：非易失存储器件、第一NMOS管M1、第二NMOS管M2、位线BL、第一字线WL、第二字线WLB和源线SL；
其中，非易失存储器件一端与位线BL相连，非易失存储器件另一端与第一NMOS管M1漏极相连；第一NMOS管M1源极与第二NMOS管M2的漏极相连，第一NMOS管M1栅极与第二位线WLB相连；第二NMOS管M2源极与源线SL相连，第二NMOS管M2栅极与第一位线WL相连；
阵列电路的部分或全部单元通过电气连接的方式组合成多行多列的布局方式，且电气连接方式为：同一列的部分或全部单元的源线SL电气相连，同一行的部分或全部单元的第一字线WL、第二字线WLB、位线BL电气相连。
本实施例的单元电路，是一类基于具有非易失特性器件的在电流域进行存内计算的单元电路，包括一个非易失器件和两个NMOS管，利用非易失器件实现信息的存储，同时单元电路可以完成外部输入和存储的信息之间的逻辑操作。
本实施例提供了一种基于非易失存储器件的存内计算方法，其采用上述的基于非易失存储器件的存内计算电路，利用阵列电路进行运算操作时，外部输入自第一字线WL和第二字线WLB输入，外部输入和存储的信息之间进行逻辑操作的结果可通过评估对源线SL的电气特性的影响分辨。
在对阵列电路进行写操作时，可逐行进行也可逐列进行，控制所述位线与源线，使所述单元电路中的存储器的阻抗状态与所需要存储的数据一致。
现有1T1R存内计算单元构成的存内计算阵列使用1个NVM器件对一位二进制乘数进行存储，利用1个NMOS管实现对不同行不同列的存内计算单元的选择。由于某些NVM器件（如STT-MRAM）的R ratio较小，传统1T1R结构无法将很多CIM Cell整列直接并联在一起实现电流的累加计算，会出现计算上的不能接受的错误。
为使本实施例的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本实施例中提供的一种2T1R存内计算单元及其构成的存内计算阵列可以应用于集成电路运算单元上。
图1中，乘累加运算为：
Figure 498715DEST_PATH_IMAGE001
其中，Vi表示输入量，Si表示输出量，Wi0和Wi1表示权重，图1中的V0、V1和V2表示不同的输入量，S0和S1表示不同的输出量，W00、W10、W01、W11、W20和W21表示不同的权重。
图2和图3中，WL[i]、SL[j]、BL[j]分别表示第i行WL、第j列SL和第j列BL，WLB[i]表示第i行WLB。
现有的1T1R单元电路包括1个NVM器件和1个NMOS管、字线
Figure 55336DEST_PATH_IMAGE002
、源线
Figure 897390DEST_PATH_IMAGE003
、 位线
Figure 105648DEST_PATH_IMAGE004
。其中：NVM器件用于一个二进制乘数的存储，NMOS用于写NVM器件时的行、列选 通以及计算过程中另一个二进制乘数的输入；所述NVM器件一端连接位线
Figure 982337DEST_PATH_IMAGE004
，另一端 连接所述NMOS管漏极；所述NMOS管源极连接源线
Figure 116384DEST_PATH_IMAGE005
，栅极连接字线
Figure 445735DEST_PATH_IMAGE002
。
同一列的全部单元的源线
Figure 723263DEST_PATH_IMAGE005
和位线
Figure 454459DEST_PATH_IMAGE004
电气相连，同一行的全部单元的 字线WL[i]电气相连。
如图2所示，本实施例不失一般性地在1T1R的存内计算单元中选择如下的状态映 射方式：非易失存储器的低阻状态映射为“1”，反之为“0”；字线
Figure 759407DEST_PATH_IMAGE002
、源线
Figure 576053DEST_PATH_IMAGE003
、位 线
Figure 126115DEST_PATH_IMAGE004
对地电压为零的状态映射为“0”，高电平的状态映射为“1”。以下讨论以上述状态 映射方式为标准。
图2中现有的1T1R单元电路构成的存内计算阵列执行乘累加运算过程如下：首先， 分别向图2中的非易失存储器R(i，j)写入Wij。通过在字线
Figure 711817DEST_PATH_IMAGE006
和源线SL[j]输入“0”可 选择第i行j列单元。在选择第i行j列单元的情况下根据二进制数Wij及非易失性存储器的 特性，通过在该列位线
Figure 187666DEST_PATH_IMAGE004
上施加不同电压，可以在R(i，j)上形成方向不同的电流，以 向R(i，j)写入“0”或“1”。然后，图1中的输入二进制数Vi（V0、V1、V2）自字线WL[i]输入，源线 SL[j]输入“0”，位线
Figure 163713DEST_PATH_IMAGE004
输入“1”，利用电压经过电阻后产生电流的相加，在源线SL[j] 或位线
Figure 501153DEST_PATH_IMAGE004
上的电流即为表示该列运算结果的模拟信号，之后可用感测放大器(Sense Amplifiers，SA)、模拟数字转换器（Analog to Digital Converter，ADC）等转换为数字信 号。
现有技术中，如果使用的非易失存储器的R ratio较小，运算结果表示“0”和“1”的 电流相差较小，存内计算阵列规模会受此限制。具体原因如下：对于图2中现有的1T1R单元 电路，计算时其输出电流应该映射为“0”的情况有二种：情况一是字线WL上输入为“0”；情况 二是字线WL上输入为“1”且非易失存储器上存储“0”。按照实际情况和映射关系，NMOS管可 视作开关（导通和关断电阻分别视为0和无穷大）；设非易失存储器存储低阻态电阻为
Figure 692094DEST_PATH_IMAGE007
，R ratio为
Figure 89577DEST_PATH_IMAGE008
，则：情况一中的位线上的电流约为0，情况二中的位线上的电流约为
Figure 130083DEST_PATH_IMAGE009
。而 当输出电流应该映射为“1”时位线上的电流约为
Figure 271215DEST_PATH_IMAGE010
。可以看到r个所述情况二的单元电路 输出之和为
Figure 582241DEST_PATH_IMAGE010
，会映射为“1”，而r个“0”之和不应该为“1”。所以现有的基于非易失存储器 的1T1R存内计算单元一列并联个数不能超过r。
所述2T1R单元电路包括1个NVM器件、第一NMOS管M1、第二NMOS管M2、位线BL、第一字线WL、第二字线WLB和源线SL。其中：NVM器件用于一个三进制乘数的存储，NMOS管用于写NVM器件时的行列选通、配合NVM器件三进制乘数的存储以及计算过程中另一个二进制乘数的输入。所述非NVM器件一端与所述位线BL相连，另一端与所述第一NMOS管M1漏极相连；所述第一NMOS管M1源极与所述第二NMOS管M2的漏极相连，栅极与第二位线WLB相连；所述第二NMOS管M2源极与所述源线SL相连，栅极与第一位线WL相连。
所述存内计算阵列使用若干个所述2T1R单元电路通过电气连接的方式组合成多行多列的布局方式，所述电气连接方式为：同一列的部分或全部单元的源线SL电气相连，同一行的部分或全部单元的第一字线WL、第二字线WLB、位线BL电气相连。
所述位线BL用于选择不同行的CIM Cell以进行操作；所述源线SL用于选择不同列的CIM Cell以进行操作以及对该列所有CIM Cell完成的乘法运算的求和；所述第一字线WL用于选择不同行的CIM Cell以进行操作以及乘法运算中另一个二进制乘数的输入，所述第二字线WLB用于选择不同行的CIM Cell以进行操作以及乘法运算中一个三进制乘数的写0。
如图3所示，本实施例不失一般性地选择如下的状态映射方式：非易失存储器的低 阻状态映射为“2”，反之为“1”；
Figure 416205DEST_PATH_IMAGE011
、
Figure 944007DEST_PATH_IMAGE012
、
Figure 888830DEST_PATH_IMAGE013
、
Figure 54363DEST_PATH_IMAGE014
对地电压为零的状态映射为 “0”，高电平的状态映射为“1”。以下讨论以上述状态映射方式为标准。
在具体实施中，图3中的2T1R存内计算单元构成的存内计算阵列执行乘累加运算 过程如下：首先，分别向图2中的非易失存储器R(i，j)写入Wij。通过在
Figure 793649DEST_PATH_IMAGE015
、
Figure 808747DEST_PATH_IMAGE016
和
Figure 26102DEST_PATH_IMAGE017
输入“0”可选择第i行j列单元。在选择第i行j列单元的情况下，根据二进制数Wij 及非易失性存储器的特性，通过在该列位线上施加不同电压，可以在R(i，j)上形成方向不 同的电流，以向R(i，j)写入“1”或“2”。然后，图1中的输入二进制数Vi（V0、V1、V2）自WL[i]输 入；Wij自WLB[i]输入，如果Wij为“0” ，WLB[i]则输入“0”否则输入“1”；源线输入“0”，位线 输入“1”。利用各列电流相加，在源线或位线上的电流即为表示该列运算结果的模拟信号， 之后可用感测放大器(Sense Amplifiers，SA)、ADC等转换为数字信号。
在本实施例中，利用某些非易失存储器的R ratio在2左右，创新性地设计状态映射方式，在一定程度上克服了R ratio较低时对存内计算阵列规模的限制。
图3中的2T1R存内计算单元输出电流仅当WLB上输入为“0”或WL上输入为“0”时应 该映射为“0”，此时从BL到SL的路径上总有关断的NMOS管，其电导近似为0。设非易失存储器 存储高阻态电导为S。若R ratio为
Figure 311721DEST_PATH_IMAGE018
。输出电流应当映射为“1”或“2”时，仅当2个NMOS管M1 和M2都导通时，此时从BL到SL的路径上的电导主要取决于NVM器件，NMOS管导通电阻可忽 略。所以输出电流应当映射为“1”或“2”时，从BL到SL的路径上的电导数值分别为
Figure 753066DEST_PATH_IMAGE019
和
Figure 989882DEST_PATH_IMAGE020
。因此任何情况下一个存内计算单元输出的电流都和其应该映射的数值成正比，当多 个这样的存内计算单元一列并联时便不会出现多个“0”之和为“1”的错误。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
以上示意性的对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际的结构并不局限于此。所以，如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。

Claims (4)

1.基于非易失存储器件的存内计算电路，其特征在于：包括基于非易失存储器件的单元电路，利用一个以上的单元电路构成阵列电路，阵列电路用于存内计算；
单元电路包括：非易失存储器件、第一NMOS管M1、第二NMOS管M2、位线BL、第一字线WL、第二字线WLB和源线SL；
其中，非易失存储器件一端与位线BL相连，非易失存储器件另一端与第一NMOS管M1漏极相连；第一NMOS管M1源极与第二NMOS管M2的漏极相连，第一NMOS管M1栅极与第二位线WLB相连；第二NMOS管M2源极与源线SL相连，第二NMOS管M2栅极与第一位线WL相连。
2.根据权利要求1所述的基于非易失存储器件的存内计算电路，其特征在于：阵列电路的部分或全部单元通过电气连接的方式组合成多行多列的布局方式，且电气连接方式为：同一列的部分或全部单元的源线SL电气相连，同一行的部分或全部单元的第一字线WL、第二字线WLB、位线BL电气相连。
3.基于非易失存储器件的存内计算方法，其特征在于：其采用如权利要求1-2所述的基于非易失存储器件的存内计算电路，利用阵列电路进行运算操作时，外部输入自第一字线WL和第二字线WLB输入，外部输入和存储的信息之间进行逻辑操作的结果通过评估对源线SL的电气特性的影响分辨。
4.根据权利要求3所述的基于非易失存储器件的存内计算方法，其特征在于：在对阵列电路进行写操作时，逐行进行或逐列进行，控制所述位线与源线，使所述单元电路中的存储器的阻抗状态与所需要存储的数据一致。
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