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CN114614865B - 基于忆阻器阵列的预编码装置和信号处理方法 - Google Patents

基于忆阻器阵列的预编码装置和信号处理方法 Download PDF

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CN114614865B CN202210220708.2A CN202210220708A CN114614865B CN 114614865 B CN114614865 B CN 114614865B CN 202210220708 A CN202210220708 A CN 202210220708A CN 114614865 B CN114614865 B CN 114614865B
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Abstract

一种基于忆阻器阵列的预编码装置和信号处理方法，该预编码装置包括预编码单元和处理单元，预编码单元包括忆阻器阵列，预编码单元被配置为接收信道状态信息，利用忆阻器阵列对信道状态信息进行编码，得到预编码矩阵，处理单元被配置为接收预编码矩阵，并根据预编码矩阵对待编码信号进行处理。该预编码装置利用忆阻器阵列代替现场可编程门阵列等计算单元，可以突破冯诺依曼架构的瓶颈，进一步加速预编码技术，并且具有低功耗的特点。

Description

基于忆阻器阵列的预编码装置和信号处理方法
技术领域
本公开的实施例涉及一种基于忆阻器阵列的预编码装置和信号处理方法。
背景技术
过去数十年，通信技术不断发展，通信系统的数据传输带宽和速度不断提升。对于5G/6G通信系统，毫米波和大规模多输入多输出(MIMO，Multi Input Multi Output)天线阵列技术的应用能够大幅度地提高系统的容量。尽管毫米波技术存在路损严重问题，但是大规模MIMO技术能够在空间上将信号的能量集中起来进行发射，以减小毫米波技术路损造成的系统性能影响。
发明内容
本公开至少一个实施例提供一种基于忆阻器阵列的预编码装置，其中，预编码装置包括预编码单元和处理单元，预编码单元包括忆阻器阵列，预编码单元被配置为接收信道状态信息，利用忆阻器阵列对信道状态信息进行编码，得到预编码矩阵，处理单元被配置为接收预编码矩阵，并根据预编码矩阵对待编码信号进行处理。
例如，在本公开至少一个实施例提供的预编码装置中，预编码装置还包括天线阵列，天线阵列被配置为发射经过处理单元处理得到的待发射信号，该待发射信号的波束方向由预编码矩阵控制。
例如，在本公开至少一个实施例提供的预编码装置中，忆阻器阵列包括阵列排布的多个忆阻器，多个忆阻器的电导值对应神经网络的权重矩阵，神经网络的权重矩阵通过对待训练的神经网络进行训练得到。
例如，在本公开至少一个实施例提供的预编码装置中，忆阻器阵列包括多条位线和多条源线，多条位线配置为接收信道状态信息，忆阻器阵列配置为利用权重矩阵对信道状态信息进行编码，多条源线配置为输出预编码矩阵。
例如，在本公开至少一个实施例提供的预编码装置中，多条位线接收被编码为电压脉冲的信道状态信息，编码方式包括电压幅度编码和等幅脉冲编码。
例如，在本公开至少一个实施例提供的预编码装置中，预编码单元还包括转换单元和模数转换单元，转换单元被配置为将多条源线输出的电流信号转换为电压信号，模数转换单元被配置为将电压信号转换为数字信号，以得到预编码矩阵。
例如，在本公开至少一个实施例提供的预编码装置中，权重矩阵包括多个权重值，每个权重值由忆阻器阵列中的两个忆阻器的电导值的差值表示。
例如，在本公开至少一个实施例提供的预编码装置中，训练包括有监督训练，有监督训练包括利用训练数据和训练数据对应的标签数据对待训练的神经网络进行训练，训练数据包含由实际测量或模型得到的信道状态信息，标签数据包含与训练数据对应的作为标准的预编码矩阵。
例如，在本公开至少一个实施例提供的预编码装置中，训练包括无监督训练，无监督训练包括利用训练数据对待训练的神经网络进行训练，训练数据包含由实际测量或模型得到的信道状态信息。
例如，在本公开至少一个实施例提供的预编码装置中，处理单元包括数字基带子单元和射频链路；数字基带子单元配置为接收预编码矩阵和待编码信号，并根据预编码矩阵对待编码信号进行预编码处理，得到第一中间信号；射频链路配置为将第一中间信号转换为射频信号。
例如，在本公开至少一个实施例提供的预编码装置中，处理单元包括数字基带子单元、射频链路和移相器阵列；数字基带子单元配置为对待编码信号进行数字信号处理，得到第二中间信号；射频链路配置为将第二中间信号转换为射频信号；移相器阵列配置为接收预编码矩阵，并根据预编码矩阵控制射频信号的相位。
例如，在本公开至少一个实施例提供的预编码装置中，处理单元包括数字基带子单元、射频链路和移相器阵列；数字基带子单元配置为接收预编码矩阵和待编码信号，并根据预编码矩阵对待编码信号进行预编码处理，得到第一中间信号；射频链路配置为将第一中间信号转换为射频信号；移相器阵列配置为接收预编码矩阵，并根据预编码矩阵控制射频信号的相位。
本公开至少一个实施例还提供一种基于忆阻器阵列的信号处理方法，用于预编码装置，预编码装置包括预编码单元和处理单元，预编码单元包括忆阻器阵列，信号处理方法包括：将信道状态信息输入到预编码单元，利用忆阻器阵列对信道状态信息进行编码，得到预编码矩阵；将预编码矩阵发送到处理单元，并根据预编码矩阵对待编码信号进行处理。
例如，在本公开至少一个实施例提供的信号处理方法中，预编码装置还包括天线阵列，信号处理方法还包括：利用天线阵列发射经过处理单元处理得到的待发射信号，其中，待发射信号的波束方向由预编码矩阵控制。
例如，本公开至少一个实施例提供的信号处理方法，还包括：获取神经网络，其中，神经网络具有经训练得到的权重矩阵；以及将权重矩阵映射到忆阻器阵列中。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1示出了一种忆阻器阵列结构的示意图；
图2示出了一种具有1T1R结构的忆阻器单元的示意图；
图3示出了一种具有2T2R结构的忆阻器单元的示意图；
图4示出了本公开至少一个实施例提供的一种预编码装置的示意框图；
图5示出了神经网络的数据集的产生的示意图；
图6示出了将权重矩阵部署到忆阻器阵列的过程的示意图；
图7A为本公开至少一实施例提供的一种忆阻器阵列的示意性结构图；
图7B为本公开至少一实施例提供的另一种忆阻器阵列的示意图；
图7C示出了一种采用2T2R结构的忆阻器单元构造的忆阻器阵列；
图7D示出了另一种采用2T2R结构的忆阻器单元构造的忆阻器阵列；
图8A示出了本公开至少一个实施例提供的一种处理单元的结构示意图；
图8B示出了本公开至少一个实施例提供的另一种处理单元的结构示意图；
图8C示出了本公开至少一个实施例提供的又一种处理单元的结构示意图；
图9示出了本公开至少一个实施例提供的一种基于忆阻器阵列的预编码装置的示意图；
图10示出了本公开至少一个实施例提供的基于忆阻器阵列的信号处理方法的示意性流程图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
预编码技术利用信道状态矩阵对待发射的信号进行预处理，该信道状态矩阵能够将信号的能量集中到目标用户方向，并在多用户的通信系统中减小用户之间的干扰，是大规模MIMO通信系统中的关键技术。对于预编码技术来说，预编码矩阵的获取是最为关键的挑战之一。现有的预编码矩阵的获取主要通过FPGA(现场可编程门阵列，FieldProgrammable Gate Array)运行交叉熵(Cross Entropy，CE)等优化算法进行计算。
由于求解预编码矩阵是一个非凸问题，通过迭代算法求解的计算复杂度很高。因此通过FPGA计算会造成很长的延迟和功耗，进而严重影响整个通信系统的数据传输速率和带宽。同时，随着未来通信系统的天线阵列规模不断的增大，导致信道状态信息的维度增大，使得求解预编码矩阵的复杂度急剧增大。因此，基于FPGA和迭代优化算法的预编码矩阵的获取所产生的延迟和功耗会更高，进而影响未来通信系统的性能。
忆阻器(例如，阻变存储器、相变存储器、导电桥存储器等)是一种可以通过施加外部激励，调节其电导状态的非易失型器件。忆阻器作为一种二端器件，具有电阻可调节且非挥发的特性，因此被广泛应用于存算一体。根据基尔霍夫电流定律和欧姆定律，由忆阻器构成的阵列可以并行的完成乘累加计算，且存储和计算都发生在阵列各器件中。基于这种计算架构，可以实现不需要大量数据搬移的存算一体计算。
图1示出了一种忆阻器阵列结构的示意图。如图1所示，该忆阻器阵列由多个忆阻器单元构成，该多个忆阻器单元构成一个M行N列的阵列，M和N均为正整数。每个忆阻器单元包括开关元件和一个或多个忆阻器。在图1中，WL<1>、WL<2>……WL<M>分别表示第一行、第二行……第M行的字线，每一行的忆阻器单元电路中的开关元件的控制极(例如晶体管的栅极)和该行对应的字线连接；BL<1>、BL<2>……BL<N>分别表示第一列、第二列……第N列的位线，每列的忆阻器单元电路中的忆阻器和该列对应的位线连接；SL<1>、SL<2>……SL<M>分别表示第一行、第二行……第M行的源线，每一行的忆阻器单元电路中的晶体管的源极和该行对应的源线连接。根据基尔霍夫定律，通过设置忆阻器单元的状态(例如阻值)并且在字线与位线施加相应的字线信号与位线信号，上述忆阻器阵列可以并行地完成乘累加计算。
例如，根据基尔霍夫定律，忆阻器阵列的输出电流可以根据下述公式得出：I＝G×X。X为提供至忆阻器阵列的输入端的输入向量(例如，输入向量可以为已编码幅值、宽度或脉冲个数的电压)，G为编码为忆阻器电导值的参数矩阵，利用高并行、低功耗的阵列读操作可以获得输出电流I，即输出向量I。
图1的忆阻器阵列中的忆阻器单元例如可以为1T1R结构或者2T2R结构，其中，1T1R结构的忆阻器单元包括一个开关晶体管和一个忆阻器，2T2R结构的忆阻器单元包括两个开关晶体管和两个忆阻器。本公开对于忆阻器器件的类型、结构等没有限制。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管(例如MOS场效应晶体管)或其他特性相同的开关器件。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。本公开的实施例对采用的晶体管的类型不作限定。
图2示出了一种具有1T1R结构的忆阻器单元的示意图。如图2所示，1T1R结构的忆阻器单元包括一个晶体管M1和一个忆阻器R1。
例如当晶体管M1采用N型晶体管时，其栅极和字线端WL连接，例如字线端WL输入高电平时晶体管M1导通；晶体管M1的第一极可以是源极并被配置为和源线端SL连接，例如晶体管M1可以通过源线端SL接收复位电压；晶体管M1的第二极可以是漏极并被配置为和忆阻器R1的第二极(例如负极)连接，忆阻器R1的第一极(例如正极)和位线端BL连接，例如忆阻器R1可以通过位线端BL接收置位电压。例如当晶体管M1采用P型晶体管时，其栅极和字线端WL连接，例如字线端WL输入低电平时晶体管M1导通；晶体管M1的第一极可以是漏极并被配置为和源线端SL连接，例如晶体管M1可以通过源线端SL接收复位电压；晶体管M1的第二极可以是源极并被配置为和忆阻器R1的第二极(例如负极)连接，忆阻器R1的第一极(例如正极)和位线端BL连接，例如忆阻器R1可以通过位线端BL接收置位电压。需要说明的是，阻变存储器结构还可以实现为其他结构，例如忆阻器R1的第二极与源线端SL连接的结构，本公开的实施例对此不作限制。
下面各实施例均以晶体管M1采用N型晶体管为例进行说明。
字线端WL的作用是对晶体管M1的栅极施加相应电压，从而控制晶体管M1导通或关闭。在对忆阻器R1进行操作时，例如进行置位操作或复位操作，均需要先开启晶体管M1，即需要通过字线端WL对晶体管M1的栅极施加导通电压。在晶体管M1导通后，例如，可以通过在源线端SL和位线端BL向忆阻器R1施加电压，以改变忆阻器R1的阻态。例如，可以通过位线端BL施加置位电压，以使得该忆阻器R1处于低阻态；又例如，可以通过源线端SL施加复位电压，以使得该忆阻器R1处于高阻态。例如，高阻态的电阻值为低阻态的电阻值100倍以上，例如1000倍以上。
需要说明的是，在本公开的实施例中，通过字线端WL和位线端BL同时施加电压，可以使得忆阻器R1的电阻值越来越小，即忆阻器R1从高阻态变为低阻态，将使得忆阻器R1从高阻态变为低阻态的操作称为置位操作；通过字线端WL和源线端SL同时施加电压，可以使得忆阻器R1的电阻值越来越大，即忆阻器R1从低阻态变为高阻态，将使得忆阻器R1从低阻态变为高阻态的操作称为复位操作。例如，忆阻器R1具有阈值电压，在输入电压幅度小于忆阻器R1的阈值电压时，不会改变忆阻R1的电阻值(或电导值)。在这种情况下，可以通过输入小于阈值电压的电压，利用忆阻器R1的电阻值(或电导值)进行计算；可以通过输入大于阈值电压的电压，改变忆阻器R1的电阻值(或电导值)。
图3示出了一种具有2T2R结构的忆阻器单元的示意图。如图3所示，2T2R结构的忆阻器单元包括两个晶体管M1和M2以及两个忆阻器R1和R2。下面以晶体管M1和M2均采用N型晶体管为例进行说明。
晶体管M1的栅极和字线端WL1相连，例如M1的字线端WL1输入高电平时晶体管M1导通，晶体管M2的栅极和字线端WL2相连，例如M2的字线端WL2输入高电平时晶体管M2导通；晶体管M1的第一极可以是源极并被配置为和源线端SL连接，例如晶体管M1可以通过源线端SL接收复位电压，晶体管M2的第一极可以是源极并被配置为和源线端SL连接，例如晶体管M2可以通过源线端SL接收复位电压，晶体管M1的第一极与晶体管M2的第一极相连，并一起连接至源线端SL。晶体管M1的第二极可以是漏极并被配置为和忆阻器R1的第二极(例如负极)连接，忆阻器R1的第一极(例如正极)和位线端BL1连接，例如忆阻器R1可以通过位线端BL1接收置位电压；晶体管M2的第二极可以是漏极并被配置为和忆阻器R2的第二极(例如负极)连接，忆阻器R2的第一极(例如正极)和位线端BL2连接，例如忆阻器R2可以通过位线端BL2接收置位电压。
需要说明的是，2T2R结构的忆阻器单元中的晶体管M1和M2也可以均采用P型晶体管，这里不再赘述。因此，利用忆阻器阵列的存算一体性能，可能实现预编码矩阵的计算和处理。
本公开至少一个实施例提供一种基于忆阻器阵列的预编码装置，其中，预编码装置包括预编码单元和处理单元，预编码单元包括忆阻器阵列，预编码单元被配置为接收信道状态信息，利用忆阻器阵列对信道状态信息进行编码，得到预编码矩阵，处理单元被配置为接收预编码矩阵，并根据预编码矩阵对待编码信号进行处理。
本公开上述实施例提供的预编码装置利用忆阻器阵列代替现场可编程门阵列等计算单元，可以突破冯诺依曼架构的瓶颈，进一步加速预编码技术，并且具有低功耗的特点。
本公开至少一实施例还提供对应于上述预编码装置的信号处理方法。
下面结合附图对本公开的实施例进行详细说明，但是本公开并不限于这些具体的实施例。
图4示出了本公开至少一个实施例提供的一种预编码装置100的示意框图。
如图4所示，该预编码装置100包括预编码单元101和处理单元102，预编码单元101包括忆阻器阵列103。
预编码单元101被配置为接收信道状态信息(Channel State Information，简称CSI)，利用忆阻器阵列103对信道状态信息进行编码，得到预编码矩阵。
例如，信道状态信息为通信链路的信道属性，描述了信号在每条传输路径上的衰弱因子，即信道增益矩阵中每个元素的值。例如，信道状态信息包括信号散射(Scattering),环境衰弱(fading，multipath fading or shadowing fading)，距离衰减(power decay of distance)等信息。例如，信道状态信息是一个复数矩阵。
处理单元102被配置为接收预编码矩阵，并根据预编码矩阵对待编码信号进行处理。
例如，待编码信号包括需要利用预编码矩阵进行处理的信号。例如，待编码信号可以为下行链路的发送端的信号，经过处理单元102处理得到待发射信号，待发射信号的波束方向由所述预编码矩阵控制。
例如，处理单元102能够将不同用户及天线之间的干扰最小化，并将待发射信号的能量集中到目标用户附近，使接收端获得较好的信噪比(SNR)，提高系统信道容量。
由于基于FPGA和迭代优化算法的预编码矩阵的获取所产生的延迟和功耗很高，在本公开至少一实施例中，利用神经网络算法代替传统的CE等迭代算法进行预编码矩阵的求解，并且利用基于忆阻器阵列的存算一体技术实现。
由于忆阻器的电导值可受外部电压调控的特性与神经网络中的突触类似，因此，忆阻器组成的阵列外加必要的外围电路可以被用来做模拟计算。基于忆阻器阵列的存算一体因其突破传统的冯诺依曼架构，将存储和计算相融合，能够以更低的能耗和更快的速度实现神经网络等计算密集型的算法，以实现对其的加速计算。例如，神经网络首先需要进行预训练获得权值矩阵。例如，预训练包括有监督训练和无监督训练。
例如，有监督训练包括利用训练数据和训练数据对应的标签数据对待训练的神经网络进行训练，训练数据包含由实际测量或模型得到的信道状态信息，标签数据包含与所述训练数据对应的作为标准的预编码矩阵。
例如，标签数据可以包括对训练数据利用交叉熵优化算法等得到的预编码矩阵。
例如，无监督训练包括利用训练数据对待训练的神经网络进行训练，训练数据包含由实际测量或模型得到的信道状态信息。
图5示出了神经网络的数据集的产生的示意图。
如图5所示，作为训练数据的信道状态信息可以由实际测量或仿真模型得到，对信道状态信息利用交叉熵优化算法等进行处理，得到预编码矩阵作为训练数据对应的标签数据。
例如，在有监督训练过程中，基于训练数据和训练数据对应的标签数据，利用神经网络对应的损失函数计算损失值，基于该损失值对神经网络的参数进行修正，直到损失值满足预设收敛条件，由此完成神经网络的训练。
例如，在无监督训练过程中，直接建立模型将训练数据进行聚类。
神经网络算法相比CE等迭代算法，在解决预编码等非凸问题具有复杂度低、运行速度快等优势。
预训练后得到的神经网络的权值矩阵被映射到忆阻器阵列103中，实现预编码矩阵的计算。
对于神经网络算法来说，矩阵向量乘法是最为基本的运算单元，忆阻器阵列可以被用来加速矩阵向量乘法运算，因此，通过忆阻器阵列实现利用神经网络方式得到预编码矩阵，能够进一步降低运算复杂度，提升运行效率，降低计算延迟和功耗，提升通信系统的性能，并且更适合于大规模天线阵列的使用。
例如，在本公开的一些实施例中，忆阻器阵列103包括阵列排布的多个忆阻器，多个忆阻器的电导值对应神经网络的权重矩阵。
例如，在本公开的一些实施例中，忆阻器阵列103包括多条位线、多条字线和多条源线，例如，忆阻器阵列103包括的多个忆阻器、多条源线、多条字线和多条位线的示意性结构可以参考图1相关描述。
例如，多条位线配置为接收信道状态信息，忆阻器阵列103配置为利用权重矩阵对信道状态信息进行编码，多条源线配置为输出预编码矩阵。
例如，在本公开的一些实施例中，多条位线接收被编码为电压脉冲的信道状态信息，编码方式包括电压幅度编码和等幅脉冲编码。例如，在本公开的一些实施例中，预编码单元101还可以包括转换单元104和模数转换单元105。
转换单元104被配置为将多条源线输出的电流信号转换为电压信号。
模数转换单元105被配置为将电压信号转换为数字信号，以得到预编码矩阵。
例如，转换单元104为跨阻放大器，模数转换单元105为模数转换器。
例如，忆阻器阵列中的电导矩阵即由神经网络的权值矩阵映射而来，预编码单元101接收信道状态信息并将信道状态信息编码为电压脉冲输入对应的多条位线，多条字线同时施加开启信号并处于开启状态，从而通过各条源线读取出的电流值对应为矩阵向量乘法结果。例如，对于多条源线输出的模拟电流，源线电流经由转换单元104被转换为电压信号，然后通过模数转换单元105将电压信号转换为数字信号，从而得到预编码矩阵，以进行后续的数字运算。
图6示出了将权重矩阵部署到忆阻器阵列的过程的示意图。利用忆阻器阵列充当神经网络中层与层之间的权重矩阵。将神经网络中的权重矩阵转换为目标电导值映射到忆阻器阵列的交叉序列中。
如图6所示，图中的左侧是一个三层神经网络，该神经网络包括逐一连接的3层神经元层。例如，输入层包括第1层神经元层，隐含层包括第2层神经元层，输出层包括第3层神经元层。例如，输入层将接收的信道状态信息传递到隐含层，隐含层对该信道状态信息进行计算转换发送至输出层，输出层输出神经网络的输出结构。
如图6所示，输入层、隐含层以及输出层均包括多个神经元节点，各层的神经元节点的个数可以根据不同的应用情况设定。例如，输入层的神经元个数为4，中间隐藏层的神经元个数为4，输出层的神经元个数为2。
如图6所示，神经网络的相邻两层神经元层之间通过权重矩阵连接。例如，权重矩阵由如图6右侧的忆阻器阵列实现。图6右侧的忆阻器阵列的结构例如如图1所示，该忆阻器阵列可以包括阵列排布的多个忆阻器。例如，可以将权重参数直接编程为忆阻器阵列的电导。例如，也可以将权重参数按照某一规则映射到忆阻器阵列的电导。
例如，在本公开的一些实施例中，权重矩阵包括多个权重值，每个权重值由忆阻器阵列中的两个忆阻器的电导值的差值表示。其中一个忆阻器代表正值，而另外一个忆阻器代表负值。
下面通过图7A-图7B来具体说明由忆阻器阵列中的两个忆阻器的电导值的差值表示每个权重值的示例。
图7A为本公开至少一实施例提供的一种忆阻器阵列的示意性结构图。
如图7A所示，忆阻器701和忆阻器702可以组成一个忆阻器对，忆阻器701的电导值表示为G11，忆阻器702的电导值表示为G12。由于忆阻器702和一个反相器相连，因此当忆阻器701接收正极性的输入模拟信号时，该反相器可以翻转输入的电压信号的极性，从而使得忆阻器702接收负极性的输入模拟信号。例如，在t时刻，忆阻器701接收的电压脉冲用v0(t)表示，忆阻器702接收v0(t)的反相电压脉冲，即-v0(t)。忆阻器701和忆阻器702连接到两条不同的SL，输入的电压脉冲经过忆阻器生成输出电流。在SL末端将经过忆阻器701的输出电流和经过忆阻器702的输出电流进行叠加。因此，忆阻器701和忆阻器702乘累加计算的结果为v0(t)G11+(-v0(t))G12，也即v0(t)(G11-G12)。由此，忆阻器701和忆阻器702组成的忆阻器对可以代表一个权重值，并且，该权重值为G11-G12，通过配置G11-G12的数值关系可以实现负值元素。
图7B为本公开至少一实施例提供的另一种忆阻器阵列的示意图。
如图7B所示，例如，忆阻器701和忆阻器702可以组成一个忆阻器对，忆阻器701的电导值表示为G11，忆阻器702的电导值表示为G12。与图7A不同的是，忆阻器702没有和反相器相连，因此当忆阻器701接收正极性的输入电压脉冲时，忆阻器702也接收正极性的输入电压脉冲。例如，在t时刻，忆阻器701接收的输入电压脉冲用v0(t)表示，忆阻器702接收的输入电压脉冲也用v0(t)表示。忆阻器701和忆阻器702连接到两条不同的SL，在SL末端将经过忆阻器701的输出电流和经过忆阻器702的输出电流相减。因此，忆阻器701和忆阻器702乘累加计算的结果为v0(t)G11-v0(t)G12，也即v0(t)(G11-G12)。因此，忆阻器701和忆阻器702组成的忆阻器对可以代表一个权重值，并且，该元素为G11-G12，通过配置G11-G12的数值关系可以实现负值元素。
此外，还可以利用图3所示的2T2R结构的忆阻器单元来代表一个权重值。下面通过图7C、图7D来说明利用2T2R结构的忆阻器单元的示例。
图7C示出了一种采用2T2R结构的忆阻器单元构造的忆阻器阵列。
如图7C所示，例如，一个2T2R结构的忆阻器单元包括两个忆阻器，分别为忆阻器701和忆阻器702，忆阻器701的电导值表示为G11，忆阻器702的电导值表示为G12，忆阻器701可以为图3中的R1，忆阻器702可以为图3中的R2。例如，由于忆阻器702和一个反相器相连，因此当忆阻器701接收正极性的输入电压脉冲时，该反相器可以翻转输入的电压脉冲的极性，从而使得忆阻器702接收负极性的输入电压脉冲。例如，在t时刻，忆阻器701接收的输入电压脉冲用v0(t)表示，忆阻器702接收v0(t)的反相输入电压脉冲，即-v0(t)。忆阻器701和忆阻器702连接到相同的SL，在该SL末端将经过忆阻器701的输出电流和经过忆阻器702的输出电流进行叠加。因此，忆阻器701和忆阻器702乘累加计算的结果为v0(t)G11+(-v0(t))G12，也即v0(t)(G11-G12)。因此，包含忆阻器701和忆阻器702的2T2R结构的忆阻器单元可以代表一个权重值，并且，该权重值为G11-G12，通过配置G11-G12的数值关系可以实现负值元素。
图7D示出了另一种采用2T2R结构的忆阻器单元构造的忆阻器阵列。
如图7D所示，例如，一个2T2R结构的忆阻器单元包括两个忆阻器，分别为忆阻器701和忆阻器702，忆阻器701的电导值表示为G11，忆阻器702的电导值表示为G12。与图7C不同的是，忆阻器702没有和反相器相连，因此当忆阻器701接收正极性的输入电压脉冲时，忆阻器702也接收正极性的输入电压脉冲。例如，在t时刻，忆阻器701接收的输入电压脉冲用v0(t)表示，忆阻器702接收的输入电压脉冲也用v0(t)表示。忆阻器701和忆阻器702连接到不同的SL，在SL末端将经过忆阻器701的输出电流和经过忆阻器702的输出电流相减。因此，忆阻器701和忆阻器702乘累加计算的结果为v0(t)G11-v0(t)G12，也即v0(t)(G11-G12)。因此，包含忆阻器701和忆阻器702的2T2R结构的忆阻器单元可以代表一个权重值，并且，该权重值为G11-G12，通过配置G11-G12的数值关系可以实现负值元素。
例如，本公开至少一实施例提供的忆阻器阵列可以采用如7A至7D提供的任意一种结构，本公开对此不作限制。
虽然本公开以将每个权重值由忆阻器阵列中的两个忆阻器的电导值的差值表示的方式对本公开的技术方案进行了描述，但其仅是示例性的，而不是对本公开的限制。
通常的预编码方式包括数字预编码、模拟预编码和混合预编码。对于数字预编码，计算得到的预编码矩阵被传输到基带芯片中，由基带芯片基于预编码矩阵对待编码信号进行幅度和相位的调整。而对于模拟预编码，计算得到的预编码矩阵则被用来控制移相器阵列中各个移相器的所移相位的大小，对数模转换之后的信号进行相位调整。
下面通过图8A～8C示出采用不同的预编码方式的处理单元102的结构。
图8A示出了本公开至少一个实施例提供的一种处理单元的结构示意图。
如图8A所示，处理单元102包括数字基带子单元和射频链路。
数字基带子单元配置为接收预编码矩阵和待编码信号，并根据预编码矩阵对待编码信号进行预编码处理，得到第一中间信号。
射频链路配置为将第一中间信号转换为射频信号。
例如，图8A示出了采用数字预编码方式的处理单元的结构。对于数字预编码技术，预编码矩阵被发送给数字基带子单元，数字基带子单元接收待编码信号并利用预编码矩阵处理待编码信号，从而控制待编码信号的幅值和相位，然后经数字基带子单元处理后的待编码信号被射频链路转换为射频信号。
图8B示出了本公开至少一个实施例提供的另一种处理单元102的结构示意图。
如图8B所示，处理单元102可以包括数字基带子单元、射频链路和移相器阵列。
数字基带子单元配置为对待编码信号进行数字信号处理，得到第二中间信号。
射频链路配置为将第二中间信号转换为射频信号。
移相器阵列配置为接收预编码矩阵，并根据预编码矩阵控制射频信号的相位。
例如，图8B示出了采用模拟预编码方式的处理单元的结构。对于模拟预编码技术，数字基带子单元接收待编码信号并对待编码信号进行数字信号处理得到第二中间信号，然后第二中间信号被射频链路转换为射频信号，移相器阵列接收预编码矩阵并根据预编码矩阵控制射频信号的相位。
图8C示出了本公开至少一个实施例提供的又一种处理单元102的结构示意图。
如图8C所示，处理单元102可以包括数字基带子单元、射频链路和移相器阵列。
数字基带子单元配置为接收预编码矩阵和待编码信号，并根据预编码矩阵对待编码信号进行预编码处理，得到第一中间信号。
射频链路配置为将第一中间信号转换为射频信号。
移相器阵列配置为接收预编码矩阵，并根据预编码矩阵控制射频信号的相位。
例如，图8C示出了采用混合预编码方式的处理单元的结构。对于混合预编码技术，预编码矩阵被发送给数字基带子单元和移相器阵列，数字基带子单元接收待编码信号并利用预编码矩阵处理待编码信号以控制待编码信号的幅值和相位得到第一中间信号，然后第一中间信号被射频链路转换为射频信号，同时，移相器阵列根据预编码矩阵控制射频信号的相位。由于数字预编码技术的精度高，但是所需的射频链路很多且功耗高，而模拟预编码技术的功耗低但是精度低，因此混合预编码技术是数字预编码技术和模拟预编码技术的折中方式。
图9示出了本公开至少一个实施例提供的一种基于忆阻器阵列的预编码装置900的示意图。
如图9所示，该预编码装置900包括基于忆阻器阵列的预编码单元901、处理单元902以及天线阵列903。
预编码单元901和处理单元902的结构及功能可以参见图4及图8A-8C的相关描述，在此不再赘述。
天线阵列903被配置为发射经过处理单元902处理得到的待发射信号，该待发射信号的波束方向由预编码矩阵控制。
例如，预编码单元901接收信道状态信息，将信道状态信息编码得到的电压脉冲输入到忆阻器阵列的位线。神经网络的权重矩阵被映射到忆阻器阵列中，忆阻器阵列利用权重矩阵对信道状态信息进行编码得到预编码矩阵，忆阻器阵列的源线输出预编码矩阵，具体过程如前所述，这里不再赘述。
例如，处理单元902接收预编码矩阵，并根据预编码矩阵对待编码信号进行处理得到待发射信号。
例如，天线阵列903发射经过处理单元902处理得到的待发射信号，该待发射信号的波束方向由预编码矩阵控制。
需要说明的是，预编码装置900可以采用硬件、软件、固件以及它们的任意可行的组合实现，本公开对此不作限制。
需要说明的是，本公开的基于忆阻器阵列的预编码装置不限制具体的预编码方式。
图10示出了本公开至少一个实施例提供的基于忆阻器阵列的信号处理方法的示意性流程图。该信号处理方法例如用于图4所示的预编码装置。
例如，如图10所示，本公开实施例提供的信号处理方法包括步骤S1001～S1002。
步骤S1001：将信道状态信息输入到预编码单元，利用忆阻器阵列对信道状态信息进行编码，得到预编码矩阵。
步骤S1002：将预编码矩阵发送到处理单元，并根据预编码矩阵对待编码信号进行处理。
例如，在本公开的一些实施例中，预编码装置还包括天线阵列，信号处理方法还包括：利用天线阵列发射经过处理单元处理得到的待发射信号，其中，待发射信号的波束方向由预编码矩阵控制。
例如，本公开实施例提供的信号处理方法，还包括：获取神经网络，其中，神经网络具有经训练得到的权重矩阵；以及将权重矩阵映射到忆阻器阵列中。
关于忆阻器阵列的处理过程、神经网络的训练方式可以参考如前所述的预编码装置，这里不再赘述。上述信号处理方法的技术效果与图4所示的预编码装置的技术效果相同，在此不再赘述。有以下几点需要说明：
(1)本公开实施例附图只涉及到本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种基于忆阻器阵列的预编码装置，其中，所述预编码装置包括预编码单元和处理单元，所述预编码单元包括所述忆阻器阵列，
所述预编码单元被配置为接收信道状态信息，利用所述忆阻器阵列对所述信道状态信息进行计算和处理以进行编码，得到预编码矩阵，
所述处理单元被配置为接收所述预编码矩阵，并根据所述预编码矩阵对待编码信号进行处理。
2.根据权利要求1所述的预编码装置，其中，所述预编码装置还包括天线阵列，
所述天线阵列被配置为发射经过所述处理单元处理得到的待发射信号，其中，所述待发射信号的波束方向由所述预编码矩阵控制。
3.根据权利要求1所述的预编码装置，其中，所述忆阻器阵列包括阵列排布的多个忆阻器，所述多个忆阻器的电导值对应神经网络的权重矩阵，
所述神经网络的权重矩阵通过对待训练的神经网络进行训练得到。
4.根据权利要求3所述的预编码装置，其中，所述忆阻器阵列包括多条位线和多条源线，
所述多条位线配置为接收所述信道状态信息，
所述忆阻器阵列配置为利用所述权重矩阵对所述信道状态信息进行编码，
所述多条源线配置为输出所述预编码矩阵。
5.根据权利要求4所述的预编码装置，其中，所述多条位线接收被编码为电压脉冲的所述信道状态信息，编码方式包括电压幅度编码和等幅脉冲编码。
6.根据权利要求4所述的预编码装置，其中，所述预编码单元还包括转换单元和模数转换单元，
所述转换单元被配置为将所述多条源线输出的电流信号转换为电压信号，
所述模数转换单元被配置为将所述电压信号转换为数字信号，以得到所述预编码矩阵。
7.根据权利要求3所述的预编码装置，其中，所述权重矩阵包括多个权重值，每个权重值由所述忆阻器阵列中的两个忆阻器的电导值的差值表示。
8.根据权利要求3所述的预编码装置，其中，所述训练包括有监督训练，所述有监督训练包括利用训练数据和所述训练数据对应的标签数据对所述待训练的神经网络进行训练，所述训练数据包含由实际测量或模型得到的信道状态信息，所述标签数据包含与所述训练数据对应的作为标准的预编码矩阵。
9.根据权利要求3所述的预编码装置，其中，所述训练包括无监督训练，所述无监督训练包括利用训练数据对所述待训练的神经网络进行训练，所述训练数据包含由实际测量或模型得到的信道状态信息。
10.根据权利要求1-9任一项所述的预编码装置，其中，所述处理单元包括数字基带子单元和射频链路；
所述数字基带子单元配置为接收所述预编码矩阵和所述待编码信号，并根据所述预编码矩阵对所述待编码信号进行预编码处理，得到第一中间信号；
所述射频链路配置为将所述第一中间信号转换为射频信号。
11.根据权利要求1-9任一项所述的预编码装置，其中，所述处理单元包括数字基带子单元、射频链路和移相器阵列；
所述数字基带子单元配置为对所述待编码信号进行数字信号处理，得到第二中间信号；
所述射频链路配置为将所述第二中间信号转换为射频信号；
所述移相器阵列配置为接收所述预编码矩阵，并根据所述预编码矩阵控制所述射频信号的相位。
12.根据权利要求1-9任一项所述的预编码装置，其中，所述处理单元包括数字基带子单元、射频链路和移相器阵列；
所述数字基带子单元配置为接收所述预编码矩阵和所述待编码信号，并根据所述预编码矩阵对所述待编码信号进行预编码处理，得到第一中间信号；
所述射频链路配置为将所述第一中间信号转换为射频信号；
所述移相器阵列配置为接收所述预编码矩阵，并根据所述预编码矩阵控制所述射频信号的相位。
13.一种基于忆阻器阵列的信号处理方法，用于预编码装置，其中，所述预编码装置包括预编码单元和处理单元，所述预编码单元包括所述忆阻器阵列，
所述信号处理方法包括：
将信道状态信息输入到所述预编码单元，利用所述忆阻器阵列对所述信道状态信息进行计算和处理以进行编码，得到预编码矩阵；
将所述预编码矩阵发送到所述处理单元，并根据所述预编码矩阵对待编码信号进行处理。
14.根据权利要求13所述的信号处理方法，其中，所述预编码装置还包括天线阵列，
所述信号处理方法还包括：
利用所述天线阵列发射经过所述处理单元处理得到的待发射信号，其中，所述待发射信号的波束方向由所述预编码矩阵控制。
15.根据权利要求13所述的信号处理方法，还包括：
获取神经网络，其中，所述神经网络具有经训练得到的权重矩阵；以及
将所述权重矩阵映射到所述忆阻器阵列中。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115426012A (zh) * 2022-08-30 2022-12-02 Oppo广东移动通信有限公司 基带芯片、混合预编码方法及终端设备
CN115358380B (zh) 2022-10-24 2023-02-24 浙江大学杭州国际科创中心 一种多模态存算一体阵列结构、芯片
CN116015368B (zh) * 2022-11-07 2023-07-28 南京大学 基于模拟存内计算的mimo、解mimo方法及系统
CN115906968B (zh) * 2022-11-09 2023-12-08 南方科技大学 双有符号操作数非易失性存算一体单元、阵列及运算方法
CN115983357B (zh) * 2022-12-22 2024-05-28 清华大学 仿生神经网络芯片

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104571949A (zh) * 2014-12-22 2015-04-29 华中科技大学 基于忆阻器实现计算与存储融合的处理器及其操作方法
CN104969485A (zh) * 2013-02-14 2015-10-07 诺基亚通信公司 协作多点通信中的天线选择
CN107925959A (zh) * 2015-09-01 2018-04-17 高通股份有限公司 基于服务的小区选择和重选
CN113162666A (zh) * 2021-04-19 2021-07-23 北京科技大学 一种面向智慧钢铁的大规模mimo混合预编码方法及装置
CN113806687A (zh) * 2021-09-22 2021-12-17 清华大学 信号处理电路及信号处理方法
CN113824483A (zh) * 2021-09-22 2021-12-21 清华大学 进行波束成形的电子装置及方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015149312A1 (zh) * 2014-04-02 2015-10-08 华为技术有限公司 一种基于波束成形的通信方法及装置
CN111093209B (zh) * 2018-10-24 2023-03-10 深圳市太赫兹科技创新研究院 动态信号发射结构及波束赋形方法
US10873488B2 (en) * 2019-01-22 2020-12-22 Qualcomm Incorporated Intra-packet rate adaptation for high capacity
CN115053466B (zh) * 2020-01-30 2024-10-29 高通股份有限公司 频率选择性预编码器指示
CN111950719B (zh) * 2020-08-14 2024-06-04 清华大学 基于忆阻器的信息处理电路以及信息处理方法
CN112182495B (zh) * 2020-09-14 2024-04-19 华中科技大学 一种基于忆阻器的二元域矩阵运算电路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104969485A (zh) * 2013-02-14 2015-10-07 诺基亚通信公司 协作多点通信中的天线选择
CN104571949A (zh) * 2014-12-22 2015-04-29 华中科技大学 基于忆阻器实现计算与存储融合的处理器及其操作方法
CN107925959A (zh) * 2015-09-01 2018-04-17 高通股份有限公司 基于服务的小区选择和重选
CN113162666A (zh) * 2021-04-19 2021-07-23 北京科技大学 一种面向智慧钢铁的大规模mimo混合预编码方法及装置
CN113806687A (zh) * 2021-09-22 2021-12-17 清华大学 信号处理电路及信号处理方法
CN113824483A (zh) * 2021-09-22 2021-12-21 清华大学 进行波束成形的电子装置及方法

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