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CN114552973A - 用于高（正或负）电压电荷泵的受控放电的电路和方法 - Google Patents

用于高（正或负）电压电荷泵的受控放电的电路和方法 Download PDF

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CN114552973A
CN114552973A CN202111370648.4A CN202111370648A CN114552973A CN 114552973 A CN114552973 A CN 114552973A CN 202111370648 A CN202111370648 A CN 202111370648A CN 114552973 A CN114552973 A CN 114552973A
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Abstract

本公开的各实施例涉及用于高(正或负)电压电荷泵的受控放电的电路和方法。电荷泵电路包括与第二电荷泵级电路串联耦合的第一电荷泵级电路。放电电路操作以对电荷泵电路放电。放电电路包括：第一开关电路，被耦合到第一电荷泵级电路的第一输出，并且被配置为在被致动时对第一输出放电；以及第二开关电路，被耦合到第二电荷泵级电路的第二输出，并且被配置为在被致动时对第二输出放电。放电控制电路致动第一开关放电电路以对第一输出放电，然后在第一输出被完全放电后，致动第二开关放电电路以对第二输出放电。

Description

用于高(正或负)电压电荷泵的受控放电的电路和方法
相关申请的交叉引用
本申请要求于2020年11月19日提交的美国临时专利申请号63/115,725的优先权，其公开内容通过引用并入本文。
技术领域
本发明总体上涉及一种用于多级高(正或负)电压电荷泵的受控放电的电路。
背景技术
许多电路需要相对较高的供电电压(例如，等于或超过12V)。非易失性存储器是这种电路的示例。这种存储器中的编程和擦除操作使用需要使用这种高电压的Fowler-Nordeim隧穿效应来被执行。使用高电压电荷泵电路从相对较低的供电电压(例如，3V、3.3V或5V)在片上生成这些高电压是常见的。
通常的多级高(正)电压电荷泵电路10在图1中被示出。电荷泵电路10包括被串联连接的N个泵级电路12(1)至12(N)。每个泵级电路12包括被配置为接收第一电压的输入，并且包括被配置为生成高于第一电压的第二电压的输出。在泵级电路12的串联连接中，第一泵级电路12(1)的输出被连接到第二泵级电路12(2)的输入，第二泵级电路12(2)的输出被连接到第三泵级电路12(3)的输入，依此类推，直到第N泵级电路12(N)的输入被连接到第(N-1)泵级电路12(N-1)的输出。
每个泵级电路12的内部电路系统是本领域技术人员公知的，并且在图中未被图示，并且不在本文详细描述。然而，作为示例，每个泵级电路12可以利用被用作电荷累积元件的电容器之间的时钟控制的电荷传递。在这种泵级电路中，相反相位的时钟信号CLK和CLKb用于控制开关(例如，MOSFET器件)，以将电荷选择性地传递到电容器并在电容器之间传递。
整体电荷泵电路10具有输入14，输入14被配置为接收输入电压Vin，输入电压Vin被施加到第一泵级电路12(1)的输入，并且还具有输出16，输出16被配置为在第N泵级电路12(2)的输出处生成输出电压Vout。输出16被耦合到负载(未示出)，并且输出电压Vout相对于输入电压Vin具有适当升高的电压水平。作为示例，在输入电压Vin＝3V并且其中每个泵级电路12可以提供大约2.2V的电压提升时，N＝6的电荷泵电路10将生成大约等于(N+1)*Vin(在该情况下，例如，Vout＝16V)。
电荷泵电路10包括时钟生成器电路20，其被配置为生成互补时钟信号CLK和CLKb的集合，互补时钟信号CLK和CLKb的集合被施加到每个泵级电路12以控制时钟控制的电荷传递操作。在备选实施例中，用于驱动每个泵级电路的时钟信号可以包括两个以上相位-例如，某些已知的泵级电路使用四相时钟信号集合。响应于由比较器电路22生成的启用信号En，时钟生成器电路20的操作被启用。输出电压检测电路26被耦合在输出16与地之间，并且被配置为感测输出电压Vout并且生成反馈电压Vfb，反馈电压Vfb指示输出电压Vout(即，是输出电压Vout的一部分)。输出电压检测电路26可以例如包括电阻性分压器电路，该电阻性分压器电路包括至少两个电阻器R1、R2和抽头节点T。比较器电路22操作以将反馈电压Vfb与参考电压Vref进行比较，并且在Vfb<Vref时，生成启用信号En来接通时钟生成器电路20，相反，当Vref<Vfb时，关断时钟生成器电路20。例如，参考电压Vref可以由带隙电路生成。
当电荷泵电路10后续被关断时，将每个泵级电路12的输出适当地放电到适当的低电压水平是重要的。更具体地，该放电操作是指泵级电路12内的高电压存储电容器的放电。如果电容器放电操作没有被正确执行，则可能出现许多潜在问题，包括：接地反弹(由于放电到接地节点)、供电噪声生成(由于向供电节点放电)、闩锁(如果不受控制的高电流被倾倒到接地/供电节点并且局部体被正向偏置)、快速返回(如果不受控制的高电流被倾倒到接地/供电节点并且寄生双极结晶体管被触发)，或器件可靠性问题(例如，由于响应于不受控制的电流而违反安全操作区(SOA)限制，导致结击穿、氧化物相关问题或老化问题)。
因此，本领域需要多级高电压电荷泵电路内的泵级电路的受控放电。
进一步参考美国专利申请公开号2020/0195134和2020/0161966(通过引用并入本文)，其教导了电荷泵放电电路的示例。
发明内容
在实施例中，一种电路包括：电荷泵电路，包括多个串联耦合的电荷泵级电路；以及放电电路，被配置为对电荷泵电路放电；其中放电电路包括：多个开关放电电路，其中每个开关放电电路被耦合到电荷泵级电路中对应的一个电荷泵级电路的输出，并且被配置为在被致动时，对所述输出放电；以及放电控制电路，被配置为：在放电时间段上，顺序地致动多个开关放电电路中的每个开关放电电路。
在实施例中，一种电路包括：电荷泵电路，包括与第二电荷泵级电路串联耦合的第一电荷泵级电路；以及放电电路，被配置为对电荷泵电路放电；其中放电电路包括：第一开关放电电路，被耦合到第一电荷泵级电路的第一输出，并且被配置为在被致动时，对所述第一输出放电；第二开关放电电路，被耦合到第二电荷泵级电路的第二输出，并且被配置为在被致动时，对所述第二输出放电；以及放电控制电路，被配置为：致动第一开关放电电路以对所述第一输出放电，然后在所述第一输出被完全放电到特定电压水平之后，致动第二开关放电电路以将所述第二输出放电到所述特定电压水平。
附图说明
为了更好地理解实施例，现在将仅通过示例的方式参考附图，其中：
图1示出了通常的多级高电压电荷泵电路的框图；
图2A至图2B分别示出了具有放电电路的正和负多级高电压电荷泵电路的框图；
图3示出了图2A至图2B中的电路的更一般化的框图；
图4是时序图；
图5A和图5B示出了开关放电电路的电路图；以及
图6示出了具有如图2A中所示的放电电路的电荷泵电路的模拟操作的波形轨迹。
具体实施方式
现在参考图2A，其示出了具有放电电路102的正多级高电压电荷泵电路100的框图。被实现为6级电荷泵的图2A的电路的图示由图3提供。电荷泵电路100包括串联连接的N个泵级电路112(1)至112(N)。每个泵级电路112包括被配置为接收第一电压的输入，并且包括被配置为生成高于第一电压的第二电压的输出(Sx，其中x＝1至N)。在泵级电路112的串联连接中，第一泵级电路112(1)的输出S1被连接到第二泵级电路112(2)的输入，第二泵级电路112(2)的输出S2被连接到第三泵级电路112(3)的输入，依此类推，直到第N泵级电路112(N)的输入被连接到第(N-1)泵级电路112(N-1)的输出SN-1。
每个泵级电路112的内部电路系统是本领域技术人员公知的，在图中未被图示，并且不在本文详细描述。然而，作为示例，每个泵级电路112可以利用用作电荷累积元件的电容器之间的时钟控制的电荷传递。在这种泵级电路中，相反相位的时钟信号CLK和CLKb用于控制开关(例如，MOSFET器件)，以将电荷选择性地传递到电容器并在电容器之间传递。应当理解，在备选实施例中，每个泵级电路可以由包括两个以上相位的时钟信号集合(例如，四相时钟信号集合)驱动。
图2A中的整体电荷泵电路100是正电压生成器电路，其具有输入114，输入114被配置为接收输入正电压Vin＝+Vin，输入正电压Vin＝+Vin被施加到第一泵级电路112(1)的输入，并且还具有输出116，输出116被配置为在第N泵级电路112(N)的输出SN处生成升高的正输出电压Vpos。输出116被耦合到负载(未示出)，并且输出电压Vpos相对于输入电压+Vin具有适当升高的电压水平。作为示例，每个泵级电路112可以提供大约2.2V的电压提升，因此具有输入电压+Vin＝3V的N＝6的电荷泵电路100将生成大约等于16V的输出电压Vpos＝VS6，其中VS1＝5.2V、VS2＝7.4V、VS3＝9.6V、VS4＝11.8V并且VS5＝14V(参见图6)。
在如图2B中所示的备选实施方式中，整体电荷泵电路100是负电压生成器电路，其具有输入114，输入114被配置为接收输入接地电压Vin＝Gnd，输入接地电压Vin＝Gnd被施加到第一泵级电路112(1)的输入，并且在第N泵级电路112(N)的输出SN、116处生成升高的负输出电压Vneg。作为示例，每个泵级电路112可以提供大约2.2V的电压提升，因此具有接地输入电压和电路供电电压Vdd＝3V的N＝6的电荷泵电路100将生成大约等于-13V的输出电压Vneg＝VS6，其中VS1＝-2.2V、VS2＝-4.4V、VS3＝-6.6V、VS4＝-8.8V并且VS5＝-11.0V。
电荷泵电路100包括时钟生成器电路120，其被配置为生成互补时钟信号CLK和CLKb(再次，注意针对时钟信号具有两个以上(诸如四个)相位的可能实施例)。N个时钟门控(逻辑)电路104(1)至104(N)中的每个时钟门控(逻辑)电路被耦合，以接收互补时钟信号CLK和CLKb。每个时钟门控电路104还接收N个放电控制信号DEn_1至DEn_N中对应的一个放电控制信号，放电控制信号控制门控操作以将互补时钟信号CLK和CLKb选择性地传递到对应的泵级电路112。当控制信号DEn被解除断言时，互补时钟信号CLK和CLKb由时钟门控电路104传递。相反，当控制信号DEn被断言时，阻断操作被执行，并且互补时钟信号CLK和CLKb不被传递。
响应于由比较器电路122生成的启用信号En，时钟生成器电路120的操作被启用。输出电压检测电路126被耦合在输出116与地之间，并且被配置为：感测输出电压Vout，并且生成反馈电压Vfb，反馈电压Vfb是输出电压Vout的指示(即，是输出电压Vout的一部分)。输出电压检测电路126可以例如包括电阻性分压器电路，该电阻性分压器电路包括至少两个电阻器R1、R2和抽头节点T。在图2A的实施例中，比较器电路122操作，以将反馈电压Vfb与参考电压Vref比较，并且生成启用信号En，以在Vfb<Vref时，接通时钟生成器电路120，相反，当Vref<Vfb时，关断时钟生成器电路120。在图2B的实施例中，因为电压提升操作是负的，因此输出电压检测电路126的电阻性分压器电路被耦合在输出节点与参考电压Vref之间，并且比较器电路122操作以将反馈电压Vfb与地电压Gnd进行比较。当Gnd<Vfb时，启用信号En接通时钟生成器电路120，相反，当Vfb<Gnd时，关断时钟生成器电路120。例如，参考电压Vref可以由带隙电路生成。
当电荷泵电路100后续被关断时，将每个泵级电路112的输出适当地放电到适当的低电压水平(例如，放电到输入电压Vin的电压水平)是重要的。更具体地，该放电操作是指泵级电路112内的高电压存储电容器的放电。放电电路102被耦合到电荷泵电路100，并且被配置为：进行操作来以受控方式对每个泵级电路112的输出Sx处的电压放电。
N个开关放电电路106(1)至106(N)被耦合到电荷泵电路100，并且被选择性地控制以将每个泵级电路112的输出放电和钳位到特定电压水平(例如，Vin)。每个开关放电电路106被连接到输入电压Vin(或输出Sx之一处的电压，或电压Vdd)和地以获得电源。每个开关放电电路106的控制输入被耦合，以接收N个控制信号DEn_1至DEn_N中对应的一个控制信号。每个开关放电电路106的输出Dx被耦合到电荷泵级电路112的对应输出Sx。控制信号DEn_1至DEn_N控制由开关放电电路106对对应泵级电路112的输出执行的放电和钳位操作。当控制信号DEn被解除断言时，开关放电电路106被禁用，并且开关放电电路106的输出Dx被三态。相反，当控制信号DEn被断言时(如上所述，当互补时钟信号CLK和CLKb未被时钟门控电路104传递时出现)，开关放电电路106被启用以在开关放电电路106的输出Dx处执行放电和钳位操作。特别地，启用的开关放电电路106会将泵级电路112的输出Sx钳位到供电节点处的电压水平(输入电压Vin或在特定节点Sx处的电压)。
放电控制电路103操作，以控制放电电路102的放电和钳位操作。放电控制电路103包括控制器电路101，其生成第一控制信号DEn_1，第一控制信号DEn_1被施加到对应的第一时钟门控电路104(1)和第一开关放电电路106(1)。放电控制电路103还包括延迟电路105，其生成第二至第N控制信号DEn_2至DEn_N。第一控制信号DEn_1被施加到延迟电路105的输入。第二控制信号DEn_2被施加到对应的第二时钟门控电路104(2)和第二开关放电电路106(2)，...，并且第N控制信号DEn_N被施加到对应的第N时钟门控电路104(N)和第N开关放电电路106(N)。
延迟电路105包括相互串联耦合的N-1个触发器电路107(2)至107(N)。第一触发器电路107(2)的数据输入接收第一控制信号DEn_1。在触发器电路107的串联连接中，提供第二控制信号DEn_2的第一触发器电路107(2)的输出被连接到第二触发器电路107(3)的输入，提供第三控制信号DEn_3的第二触发器电路107(3)的输出被连接到第三触发器电路107(4)的输入，依此类推，直到其中第N触发器电路107(N)的输入被连接到第(N-1)触发器电路107(N-1)的输出，并且第N触发器电路107(N)的输出提供第N控制信号DEn_N。
应当理解，用于延迟电路105的所示电路系统仅是示例。在备选配置中，延迟电路105可以替代地由具有逻辑门的电阻器-电容器(RC)电路系统形成，该逻辑门提供具有所需的延迟时序关系的控制信号DEn。
N-1个触发器电路107(2)至107(N)的复位输入都接收由放电控制器电路101生成的复位信号(复位)。响应于复位信号的断言，每个触发器电路107的输出被置于复位逻辑状态，并且对应的控制信号DEn将全部被解除断言。换句话说，当放电控制器电路101断言复位信号时，该行动连同第一控制信号DEn_1的同时解除断言将禁用所有N个开关放电电路106(1)至106(N)。此外，因为所有的控制信号DEn都被解除断言，所以N个时钟门控电路104(1)至104(N)被启用，并且将互补时钟信号CLK和CLKb传递到对应的泵级电路112(1)至112(N)。在该情况下，电荷泵电路100用于提升输入电压Vin并且生成输出电压Vout的正常操作被支持。
N-1个触发器电路107(2)至107(N)的时钟输入都接收由放电控制器电路101生成的放电时钟信号DisClk。响应于复位信号的解除断言，连同第一控制信号DEn_1的同时断言，由于延迟电路105的操作，响应于放电时钟信号DisClk的每个循环(具有Tdel的周期)(参见图4)，其余的控制信号DEn_2至DEn_N将有一系列顺序断言。控制信号DEn的每个断言将使得对应时钟门控电路104阻断互补时钟信号CLK和CLKb到对应泵级电路112的传递，并且还使得对应开关放电电路106被启用，以便将对应泵级电路112的输出放电和钳位。
放电时钟信号DisClk的频率被选择为使得周期Tdel足够长，以确保在每个电荷泵级电路112的输出处的放电和钳位操作被完成，而不管输出处的升高的电压的水平如何。
现在参考图5A，其示出了开关放电电路106的实施例的电路图。第一p沟道MOSFET器件200和第二p沟道MOSFET器件202具有其相互串联连接在正供电节点204与第一中间节点206之间的源极-漏极路径。晶体管200和202的源极在输出节点Dx处相互连接。晶体管200的栅极被耦合到第一中间节点206，并且晶体管202的栅极被耦合到正供电节点204。开关放电电路106还包括第一n沟道MOSFET器件208和第二n沟道MOSFET器件210，具有其相互串联连接在第一中间节点206与地供电节点212之间的源极-漏极路径。晶体管208的源极和晶体管210的漏极在第二中间节点214处相互连接。晶体管208的栅极被耦合到正供电节点204。晶体管210的栅极被耦合以接收控制信号DEn_x。开关放电电路106还包括第三p沟道MOSFET器件216，其具有被耦合到正供电节点204的源极、被耦合到第二中间节点214的漏极，以及被耦合以接收控制信号DEn_x的栅极。
响应于控制信号DEn_x的解除断言(例如，在地电压下)，晶体管200、208和210被关断并且晶体管202和216被接通。输出节点Dx被置于三态状况。相反地，响应于控制信号DEn_x的断言(例如，在电压Vin下)，晶体管200、208和210被接通，并且晶体管202和216被关断。在该情况下，在输出节点Dx处的电压被放电，然后被钳位到正供电节点204处的电压。
在N>2的多级电荷泵电路100中，前两个开关放电电路106(1)和106(2)的正供电节点204被耦合以接收输入电压Vin。然而，其余的开关放电电路106具有其被耦合以接收在电荷泵级电路112的输出Sx中的选择的一个(或多个)输出处的电压的正供电节点204。作为示例，在N＝4的情况下，第三开关放电电路106(1)和第四开关放电电路106(2)的正供电节点204被耦合，以接收第一电荷泵级电路112(1)的输出S1处的电压。
作为另外的示例，在N＝5的情况下，第五开关放电电路106(5)的正供电节点204被耦合，以接收第二电荷泵级电路112(2)的输出S2处的电压。
更进一步，在N＝6的情况下，第六开关放电电路106(6)的正供电节点204被耦合，以接收第四电荷泵级电路112(4)的输出S4处的电压。
高阶开关放电电路106的正供电节点204到输出Sx的这种连接是必要的，因为当开关放电电路106被禁用时，节点Dx处的电压将被泵浦为高，并且该电压的存在将对p沟道晶体管200施加应力。通过在正供电节点204处连接晶体管200的源极来接收输出Sx处的电压，避免了晶体管200上的不期望应力。
此外，由于开关放电电路106处理更高电压的潜在需求，如图5A中所示的电路106被修改，以提供如图5B中所示的用于更高电压操作的实施例。第一p沟道MOSFET器件200和第二p沟道MOSFET器件202具有其相互串联连接在正供电节点204与第一中间节点206之间的源极-漏极路径。晶体管200和202的源极在输出节点Dx处相互连接。晶体管200的栅极被耦合到第一中间节点206，并且晶体管202的栅极被耦合到正供电节点204。开关放电电路106还包括第一n沟道MOSFET器件208、第二n沟道MOSFET器件210和第三n沟道MOSFET器件218，具有其相互串联连接在第一中间节点206与地供电节点212之间的源极-漏极路径。晶体管208的源极和晶体管210的漏极在第二中间节点214处相互连接，并且晶体管210的源极和晶体管218的漏极在第三中间节点220处相互连接。晶体管208的栅极被耦合到正供电节点204。晶体管210和218的栅极被耦合以接收控制信号DEn_x。开关放电电路106还包括第三p沟道MOSFET器件216，其具有被耦合到正供电节点204的源极、被耦合到第二中间节点214的漏极，以及被耦合以接收控制信号DEn_x的栅极。此外，第四p沟道MOSFET器件222具有被耦合到正供电节点204的源极、被耦合到第三中间节点220的漏极，以及被耦合以接收控制信号DEn_x的栅极。
图5B电路的操作类似于图5A电路的操作。
现在参考图6，其示出了具有如图2中所示的放电电路102的电荷泵电路100的模拟操作的波形轨迹。在该情况下，N＝6。时间t0之前的时间段示出了电荷泵电路100的待机操作。时间t0与t1之间的时间段示出了电荷泵电路100的正常操作。对于每个泵级电路112提供大约2.2V的电压提升的该示例中，在电荷泵级电路112的输出处的电压水平为：VS1＝5.2V，VS2＝7.4V，VS3＝9.6V，VS4＝11.8V，VS5＝14V以及VS6＝Vout＝16V。在该正常操作时间段期间，放电电路102被禁用。
在时间t1处，放电电路102被启用，并且放电控制电路103开始放电和钳位操作。放电控制器电路101将被施加到对应第一时钟门控电路104(1)和第一开关放电电路106(1)的第一控制信号DEn_1(附图标记300，也参见图4)断言。因为时钟被第一时钟门控电路104(1)阻断，所以第一电荷泵级电路112(1)的泵浦操作被禁用。第一开关放电电路106(1)被启用以进行操作，并且第一电荷泵级电路112(1)的输出处的电压被放电和钳位为等于输入电压Vin＝3V。
在放电时钟信号DisClk的下一前沿，其在时间t2处出现，第二控制信号DEn_2(附图标记302)被断言并且被施加到对应的第二时钟门控电路104(2)和第二开关放电电路106(2)。因为时钟被第二时钟门控电路104(2)阻断，所以第二电荷泵级电路112(2)的泵浦操作被禁用。第二开关放电电路106(2)被启用，并且第二电荷泵级电路112(2)的输出处的电压被放电和钳位为等于输入电压Vin＝3V。因为第二电荷泵级电路112(2)的输出处的电压是其余串联耦合电荷泵级电路112的输入电压，并且因为这些电荷泵级电路112中的每个电荷泵级电路继续接收它们的互补时钟信号，要注意到，其余电荷泵级电路112的输出电压将全部下降(附图标记312)到取决于第三电荷泵级电路112(3)处的输入电压的程度。
在放电时钟信号DisClk的下一前沿，其在时间t3处出现，第三控制信号DEn_3(附图标记304)被断言并且被施加到对应的第三时钟门控电路104(3)和第三开关放电电路106(3)。因为时钟被第三时钟门控电路104(3)阻断，所以第三电荷泵级电路112(3)的泵浦操作被禁用。第三开关放电电路106(3)被启用，并且第三电荷泵级电路112(3)的输出处的电压被放电和钳位为等于输入电压Vin＝3V。因为第三电荷泵级电路112(3)的输出处的电压是其余串联耦合电荷泵级电路112的输入电压，并且因为这些电荷泵级电路112中的每个电荷泵级电路继续接收其互补时钟信号，要注意到，其余电荷泵级电路112的输出电压将全部下降(附图标记314)到取决于第四电荷泵级电路112(4)处的输入电压的程度。
在放电时钟信号DisClk的下一前沿，其在时间t4处出现，第四控制信号DEn_4(附图标记306)被断言并且被施加到对应的第四时钟门控电路104(4)和第四开关放电电路106(4)。因为时钟被第四时钟门控电路104(4)阻断，所以第四电荷泵级电路112(4)的泵浦操作被禁用。第四开关放电电路106(4)被启用，并且第四电荷泵级电路112(4)的输出处的电压被放电和钳位为等于输入电压Vin＝3V。因为第四电荷泵级电路112(4)的输出处的电压是其余串联耦合电荷泵级电路112的输入电压，并且因为这些电荷泵级电路112中的每个电荷泵级电路继续接收其互补时钟信号，要注意到，其余电荷泵级电路112的输出电压将全部下降(附图标记316)到取决于第五电荷泵级电路112(5)处的输入电压的程度。
在放电时钟信号DisClk的下一前沿，其在时间t5处出现，第五控制信号DEn_5(附图标记308，也参见图4)被断言并且被施加到对应的第五时钟门控电路104(5)和第五开关放电电路106(5)。因为时钟被第五时钟门控电路104(1)阻断，所以第五电荷泵级电路112(5)的泵浦操作被禁用。第五开关放电电路106(5)被启用，并且第五电荷泵级电路112(5)的输出处的电压被放电和钳位为等于输入电压Vin＝3V。因为在第五电荷泵级电路112(5)的输出处的电压是第六电荷泵级电路112(6)的输入电压，并且因为该电荷泵级电路112继续接收互补时钟信号，要注意到，第六电荷泵级电路112的输出电压下降(附图标记318)到取决于第六电荷泵级电路112(6)处的输入电压的程度。
在放电时钟信号DisClk的下一前沿，其在时间t6处出现，第六控制信号DEn_6(附图标记310，也参见图4)被断言并且被施加到对应的第六时钟门控电路104(6)和第六开关放电电路106(6)。因为时钟被第六时钟门控电路104(6)阻断，所以第六电荷泵级电路112(6)的泵浦操作被禁用。第六开关放电电路106(6)被启用，并且第六电荷泵级电路112(6)的输出处的电压被放电和钳位为等于输入电压Vin＝3V。此时，电荷泵电路100的完全放电已经完成，其中在所有电荷泵级电路112处的输出电压被钳位到输入电压Vin的水平。
虽然已经在附图和前述描述中详细图示和描述了本发明，但是这种图示和描述被认为是说明性或示例性的而不是限制性的；本发明不限于所公开的实施例。通过研究附图、公开内容和所附权利要求，本领域技术人员在实践所要求保护的发明时可以理解和实现所公开的实施例的其他变化。

Claims (24)

1.一种电路，包括：
电荷泵电路，包括串联耦合的多个电荷泵级电路；以及
放电电路，被配置为对所述电荷泵电路放电；
其中所述放电电路包括：
多个开关放电电路，其中每个开关放电电路被耦合到所述电荷泵级电路中对应的一个电荷泵级电路的输出，并且被配置为在被致动时对所述输出放电；以及
放电控制电路，被配置为在放电时间段上顺序地致动所述多个开关放电电路中的每个开关放电电路。
2.根据权利要求1所述的电路，其中所述开关放电电路中的每个开关放电电路的顺序致动由放电时钟信号控制。
3.根据权利要求2所述的电路，其中所述放电时钟信号具有足够长度的周期，以确保所述电荷泵级电路中的一个给定电荷泵级电路的所述输出在所述电荷泵级电路中的一个后续电荷泵级电路由所述开关放电电路的所述顺序致动放电之前，被完全放电到特定电压水平。
4.根据权利要求1所述的电路，其中所述放电电路还包括多个时钟门控电路，其中每个时钟门控电路被配置为将电荷泵时钟信号选择性地传递到所述电荷泵级电路中对应的一个电荷泵级电路，并且其中所述放电控制电路被配置为控制所述时钟门控电路，以阻断针对所述电荷泵级电路中的所述对应的一个电荷泵级电路的所述电荷泵时钟信号，同时致动针对所述电荷泵级电路中相同的所述对应的一个电荷泵级电路的所述开关放电电路。
5.根据权利要求4所述的电路，还包括：
时钟生成器电路，被配置为生成所述电荷泵时钟信号；
感测电路，被配置为感测所述多个电荷泵级电路中的所述电荷泵级电路中的最后一个电荷泵级电路的所述输出处的电压，并且从所感测到的所述电压生成反馈电压；
其中当所述反馈电压小于参考电压时，所述时钟生成器电路被启用以进行操作。
6.根据权利要求5所述的电路，其中所述参考电压是带隙电压。
7.根据权利要求1所述的电路，其中每个开关放电电路包括：
第一供电节点；
第二供电节点；
多个晶体管，具有被串联耦合在所述第一供电节点与所述第二供电节点之间的源极-漏极路径，其中所述多个晶体管包括：
第一p沟道晶体管和第二p沟道晶体管，被串联耦合在所述第一供电节点与第一中间节点之间，其中所述第一p沟道晶体管和所述第二p沟道晶体管的源极被连接到所述电荷泵级电路中的所述对应的一个电荷泵级电路的所述输出，并且其中所述第一p沟道晶体管的栅极被连接到所述第一中间节点，并且所述第二p沟道晶体管的栅极被连接到所述第一供电节点；
第一n沟道晶体管，被耦合在所述第一中间节点与第二中间节点之间，并且具有被连接到所述第一供电节点的栅极；以及
第二n沟道晶体管，被耦合在所述第二中间节点与所述第二供电节点之间，并且具有被连接以接收由所述放电控制电路输出的致动控制信号的栅极；以及
第三p沟道晶体管，被耦合在所述第一供电节点与所述第二中间节点之间，并且具有被连接以接收由所述放电控制电路输出的所述致动控制信号的栅极。
8.根据权利要求1所述的电路，其中每个开关放电电路包括：
第一供电节点；
第二供电节点；
多个晶体管，具有被串联耦合在所述第一供电节点与所述第二供电节点之间的源极-漏极路径，其中所述多个晶体管包括：
第一p沟道晶体管和第二p沟道晶体管，被串联耦合在所述第一供电节点与第一中间节点之间，其中所述第一p沟道晶体管和所述第二p沟道晶体管的源极被连接到所述电荷泵级电路中的所述对应的一个电荷泵级电路的所述输出，并且其中所述第一p沟道晶体管的栅极被连接到所述第一中间节点，并且所述第二p沟道晶体管的栅极被连接到所述第一供电节点；
第一n沟道晶体管，被耦合在所述第一中间节点与第二中间节点之间，并且具有被连接到所述第一供电节点的栅极；
第二n沟道晶体管，被耦合在所述第二中间节点与第三中间节点之间，并且具有被连接以接收由所述放电控制电路输出的致动控制信号的栅极；以及
第三n沟道晶体管，被耦合在所述第三中间节点与所述第二供电节点之间，并且具有被连接以接收由所述放电控制电路输出的所述致动控制信号的栅极；
第三p沟道晶体管，被耦合在所述第一供电节点与所述第二中间节点之间，并且具有被连接以接收由所述放电控制电路输出的所述致动控制信号的栅极；以及
第四p沟道晶体管，被耦合在所述第一供电节点与所述第三中间节点之间，并且具有被连接以接收由所述放电控制电路输出的所述致动控制信号的栅极。
9.根据权利要求1所述的电路，其中所述放电控制电路在所述放电时间段上控制所述开关放电电路的顺序致动，使得所述电荷泵级电路中的一个给定电荷泵级电路的所述输出在所述电荷泵级电路中的一个后续电荷泵级电路被放电之前，被完全放电到特定电压水平。
10.根据权利要求1所述的电路，其中所述开关放电电路的顺序致动由放电时钟信号控制，并且其中所述放电控制电路包括：
控制电路，被配置为生成第一致动信号和所述放电时钟信号，其中所述第一致动信号被施加以控制所述开关放电电路中的第一开关放电电路的致动；以及
触发器电路，由所述放电时钟信号时钟控制，并且具有被配置为接收所述第一致动信号的输入和被配置为生成第二致动信号的输出，所述第二致动信号被施加以控制所述开关放电电路中的第二开关放电电路的致动。
11.根据权利要求10所述的电路，其中所述开关放电电路中的所述第一开关放电电路被耦合到所述电荷泵级电路中对应的第一电荷泵级电路的所述输出，并且其中所述开关放电电路中的所述第二开关放电电路被耦合到所述电荷泵级电路中对应的第二电荷泵级电路的所述输出，所述对应的第二电荷泵级电路与所述电荷泵级电路中的所述第一电荷泵级电路串联连接。
12.根据权利要求1所述的电路，其中所述电荷泵电路是正电压电荷泵。
13.根据权利要求1所述的电路，其中所述电荷泵电路是负电压电荷泵。
14.一种电路，包括：
电荷泵电路，包括与第二电荷泵级电路串联耦合的第一电荷泵级电路；以及
放电电路，被配置为对所述电荷泵电路放电；
其中所述放电电路包括：
第一开关放电电路，被耦合到所述第一电荷泵级电路的第一输出，并且被配置为在被致动时对所述第一输出放电；
第二开关放电电路，被耦合到所述第二电荷泵级电路的第二输出，并且被配置为在被致动时对所述第二输出放电；以及
放电控制电路，被配置为致动所述第一开关放电电路以对所述第一输出放电，然后在所述第一输出被完全放电到特定电压水平之后，致动所述第二开关放电电路以将所述第二输出放电到所述特定电压水平。
15.根据权利要求14所述的电路，其中所述第一开关放电电路的致动与所述第二开关放电电路的致动之间的时间长度由放电时钟信号的周期控制。
16.根据权利要求14所述的电路，其中所述放电电路还包括：
第一时钟门控电路，被配置为将电荷泵时钟信号选择性地传递到所述第一电荷泵级电路；
第二时钟门控电路，被配置为将所述电荷泵时钟信号选择性地传递到所述第二电荷泵级电路；并且
其中所述放电控制电路还被配置为在致动所述第一开关放电电路时，控制所述第一时钟门控电路来阻断所述电荷泵时钟信号，并且在致动所述第二开关放电电路时，控制所述第二时钟门控电路来阻断所述电荷泵时钟信号。
17.根据权利要求16所述的电路，还包括：
时钟生成器电路，被配置为生成所述电荷泵时钟信号；
感测电路，被配置为感测在最后电荷泵级电路的所述输出处的电压，并且从所述感测电压生成反馈电压；
其中当所述反馈电压小于参考电压时，所述时钟生成器电路被启用以进行操作。
18.根据权利要求17所述的电路，其中所述参考电压是带隙电压。
19.根据权利要求14所述的电路，其中所述第一开关放电电路和所述第二开关放电电路中的每个开关放电电路包括：
第一供电节点；
第二供电节点；
多个晶体管，具有被串联耦合在所述第一供电节点与所述第二供电节点之间的源极-漏极路径，其中所述多个晶体管包括：
第一p沟道晶体管和第二p沟道晶体管，被串联耦合在所述第一供电节点与第一中间节点之间，其中所述第一p沟道晶体管和所述第二p沟道晶体管的源极被连接到所述电荷泵级电路中的所述对应的一个电荷泵级电路的所述输出，并且其中所述第一p沟道晶体管的栅极被连接到所述第一中间节点，并且所述第二p沟道晶体管的栅极被连接到所述第一供电节点；
第一n沟道晶体管，被耦合在所述第一中间节点与第二中间节点之间，并且具有被连接到所述第一供电节点的栅极；以及
第二n沟道晶体管，被耦合在所述第二中间节点与所述第二供电节点之间，并且具有被连接以接收由所述放电控制电路输出的致动控制信号的栅极；以及
第三p沟道晶体管，被耦合在所述第一供电节点与所述第二中间节点之间，并且具有被连接以接收由所述放电控制电路输出的所述致动控制信号的栅极。
20.根据权利要求14所述的电路，其中所述第一开关放电电路和所述第二开关放电电路中的每个开关放电电路包括：
第一供电节点；
第二供电节点；
多个晶体管，具有被串联耦合在所述第一供电节点与所述第二供电节点之间的源极-漏极路径，其中所述多个晶体管包括：
第一p沟道晶体管和第二p沟道晶体管，被串联耦合在所述第一供电节点与第一中间节点之间，其中所述第一p沟道晶体管和所述第二p沟道晶体管的源极被连接到所述电荷泵级电路中的所述对应的一个电荷泵级电路的所述输出，并且其中所述第一p沟道晶体管的栅极被连接到所述第一中间节点，并且所述第二p沟道晶体管的栅极被连接到所述第一供电节点；
第一n沟道晶体管，被耦合在所述第一中间节点与第二中间节点之间，并且具有被连接到所述第一供电节点的栅极；
第二n沟道晶体管，被耦合在所述第二中间节点与第三中间节点之间，并且具有被连接以接收由所述放电控制电路输出的致动控制信号的栅极；以及
第三n沟道晶体管，被耦合在所述第三中间节点与所述第二供电节点之间，并且具有被连接以接收由所述放电控制电路输出的所述致动控制信号的栅极；
第三p沟道晶体管，被耦合在所述第一供电节点与所述第二中间节点之间，并且具有被连接以接收由所述放电控制电路输出的所述致动控制信号的栅极；以及
第四p沟道晶体管，被耦合在所述第一供电节点与所述第三中间节点之间，并且具有被连接以接收由所述放电控制电路输出的所述致动控制信号的栅极。
21.根据权利要求14所述的电路，其中所述放电控制电路包括：
控制电路，被配置为生成第一致动信号，其中所述第一致动信号被施加以控制所述第一开关放电电路的致动；
延迟电路，被配置为通过延迟所述第一致动信号来生成第二致动信号，其中所述第二致动信号被施加以控制所述第二开关放电电路的致动。
22.根据权利要求21所述的电路，其中所述延迟电路是触发器电路。
23.根据权利要求14所述的电路，其中所述电荷泵电路是正电压电荷泵。
24.根据权利要求14所述的电路，其中所述电荷泵电路是负电压电荷泵。
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