CN114551680B - 一种倒装发光二极管芯片及制备方法 - Google Patents
一种倒装发光二极管芯片及制备方法 Download PDFInfo
- Publication number
- CN114551680B CN114551680B CN202210177950.6A CN202210177950A CN114551680B CN 114551680 B CN114551680 B CN 114551680B CN 202210177950 A CN202210177950 A CN 202210177950A CN 114551680 B CN114551680 B CN 114551680B
- Authority
- CN
- China
- Prior art keywords
- epitaxial layer
- layer
- type conductive
- substrate
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims abstract description 100
- 239000002184 metal Substances 0.000 claims abstract description 100
- 239000000758 substrate Substances 0.000 claims abstract description 84
- 238000005520 cutting process Methods 0.000 claims abstract description 79
- 238000005530 etching Methods 0.000 claims abstract description 59
- 230000001154 acute effect Effects 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 25
- 230000000903 blocking effect Effects 0.000 claims abstract description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims description 31
- 238000003892 spreading Methods 0.000 claims description 19
- 230000007480 spreading Effects 0.000 claims description 19
- 238000009616 inductively coupled plasma Methods 0.000 claims description 18
- 238000000206 photolithography Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 9
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- 230000008569 process Effects 0.000 claims description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 4
- 239000003292 glue Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 229910009815 Ti3O5 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 229910052593 corundum Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910001845 yogo sapphire Inorganic materials 0.000 description 2
- 101001121408 Homo sapiens L-amino-acid oxidase Proteins 0.000 description 1
- 102100026388 L-amino-acid oxidase Human genes 0.000 description 1
- 101100012902 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) FIG2 gene Proteins 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
- H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
- H10H20/80—Constructional details
- H10H20/81—Bodies
- H10H20/816—Bodies having carrier transport control structures, e.g. highly-doped semiconductor layers or current-blocking structures
- H10H20/8162—Current-blocking structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
- H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
- H10H20/80—Constructional details
- H10H20/81—Bodies
- H10H20/814—Bodies having reflecting means, e.g. semiconductor Bragg reflectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
- H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
- H10H20/80—Constructional details
- H10H20/83—Electrodes
- H10H20/831—Electrodes characterised by their shape
- H10H20/8314—Electrodes characterised by their shape extending at least partially onto an outer side surface of the bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
- H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
- H10H20/01—Manufacture or treatment
- H10H20/032—Manufacture or treatment of electrodes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Led Devices (AREA)
Abstract
本发明公开了一种倒装发光二极管芯片及制备方法，该方法包括：对外延层及Mesa台阶进行刻蚀处理并刻蚀至衬底，以刻蚀得到切割道，切割道处外延层的侧面与衬底的顶面之间所形成锐角夹角为40°‑80°；在外延层上生长电流阻挡层；在外延层上生长电流扩展层并将电流阻挡层覆盖；在Mesa台阶与电流扩展层上分别制备N型导电金属与P型导电金属；在N型导电金属与P型导电金属以及电流扩展层上制备布拉格反射层，对布拉格反射层进行刻蚀以得到N型导电通孔与P型导电通孔；在布拉格反射层之上制备与N型导电金属对应的N型键合金属、与P型导电金属对应的P型键合金属。本发明能够在不减小芯片发光区面积、不增加芯片尺寸的情况下，增大切割道处衬底与外延层的横向距离。
Description
技术领域
本发明涉及芯片技术领域，具体涉及一种倒装发光二极管芯片及制备方法。
背景技术
发光二极管以其节能、高亮、耐久性高、寿命长、轻巧等优势广泛应用于普通照明，特种照明、景观照明、植因照明、户外显示，户内显示、液晶显示，车载照明，车载显示等领域。目前，倒装LED可在大功率下稳定使用，具有较高的外量子效率，应用逐渐成熟。
然而，现有的倒装LED芯片切割道处衬底与外延层的横向距离较窄，影响了切割良率，且芯片固晶后容易发生侧壁漏电，一般通过减小芯片发光区面积或者增加芯片尺寸的方式增加切割道处衬底与外延层的横向距离，采用上述解决方案损失了芯片性能，同时增加了芯片成本。
发明内容
针对现有技术的不足，本发明的目的在于提供一种倒装发光二极管芯片及制备方法，能够在不减小芯片发光区面积、不增加芯片尺寸的情况下，增大切割道处衬底与外延层的横向距离。
本发明的一方面在于提供一种倒装发光二极管芯片的制备方法，用于制备所述倒装发光二极管芯片，所述方法包括：
提供一衬底；
在所述衬底之上生长一外延层，对所述外延层进行刻蚀以暴露出Mesa台阶；
对所述外延层及Mesa台阶进行刻蚀处理并刻蚀至所述衬底，以刻蚀得到切割道，其中，所述切割道处所述外延层的侧面与所述衬底的顶面之间所形成锐角夹角为40°-80°；
在所述外延层上生长一电流阻挡层；
在所述外延层上生长一电流扩展层并将所述电流阻挡层覆盖；
在所述Mesa台阶与所述电流扩展层上分别制备N型导电金属与P型导电金属；
在所述N型导电金属与所述P型导电金属以及所述电流扩展层上制备布拉格反射层，并对所述布拉格反射层进行刻蚀以得到N型导电通孔与P型导电通孔；
在所述布拉格反射层之上制备与所述N型导电金属对应的N型键合金属、与所述P型导电金属对应的P型键合金属，以使所述N型键合金属通过所述N型导电通孔与所述N型导电金属电性连接、所述P型键合金属通过所述P型导电通孔与所述P型导电金属电性连接。
根据上述技术方案的一方面，对所述外延层及Mesa台阶进行刻蚀处理并刻蚀至所述衬底，以刻蚀得到切割道的步骤中，所述刻蚀处理为电感耦合等离子体刻蚀。
根据上述技术方案的一方面，对所述外延层及Mesa台阶进行刻蚀处理并刻蚀至所述衬底，以刻蚀得到切割道的步骤，具体包括：
在所述外延层及Mesa台阶的表面涂布光刻胶；
对所述外延层及Mesa台阶进行涂胶后热盘烘烤；
通过光刻版对所述外延层及Mesa台阶进行光刻图形；
对所述外延层及Mesa台阶进行显影前烘烤、显影、显影后烘烤以及烤箱烘烤；
对所述外延层进行电感耦合等离子体刻蚀，其刻蚀选择比为0.6-1，以刻蚀得到切割道，去除所述外延层及Mesa台阶上残留的光刻胶。
根据上述技术方案的一方面，对所述外延层及Mesa台阶进行刻蚀处理并刻蚀至所述衬底，以刻蚀得到切割道的步骤中，所述切割道处所述外延层的侧面与所述衬底的顶面之间所形成锐角夹角为50°。
根据上述技术方案的一方面，对所述外延层及Mesa台阶进行刻蚀处理并刻蚀至所述衬底，以刻蚀得到切割道的步骤，具体包括：
在所述外延层及Mesa台阶的表面涂布光刻胶，后进行涂胶热盘烘烤，温度为120℃，时间为150s；
采用光罩进行曝光，曝光能量为1000mj/cm2；
对所述外延层及Mesa台阶进行显影，显影时间为200s；后热盘烘烤，烘烤温度为80℃，时间为40s；
对所述外延层及Mesa台阶进行烤箱烘烤，烘烤温度为70℃，时间为20min；
对所述外延层及Mesa台阶进行电感耦合等离子体刻蚀，刻蚀选择比为0.85，去除所述外延层及Mesa台阶上残留的光刻胶；
在经过上述步骤制备得到切割道后，所述切割道处所述外延层的侧面与所述衬底的顶面之间所形成锐角夹角为50°。
根据上述技术方案的一方面，对所述外延层及Mesa台阶进行刻蚀处理并刻蚀至所述衬底，以刻蚀得到切割道的步骤中，所述切割道处所述外延层的侧面与所述衬底的顶面之间所形成锐角夹角为65°。
根据上述技术方案的一方面，对所述外延层及Mesa台阶进行刻蚀处理并刻蚀至所述衬底，以刻蚀得到切割道的步骤，具体包括：
在所述外延层及Mesa台阶的表面涂布光刻胶，后进行涂胶热盘烘烤，温度为110℃，时间为120s；
采用光罩进行曝光，曝光能量为300mj/cm2；
对所述外延层及Mesa台阶进行显影前烘烤，烘烤温度为115℃，时间为100s，对所述外延层进行显影，时间为80s；
对所述外延层及Mesa台阶进行电感耦合等离子体刻蚀，刻蚀选择比为0.7，去除所述外延层及Mesa台阶上残留的光刻胶；
在经过上述步骤制备得到切割道后，所述切割道处所述外延层的侧面与所述衬底的顶面之间所形成锐角夹角为65°。
本发明的另一方面在于提供一种倒装发光二极管芯片，所述芯片通过上述技术方案当中所示的制备方法制得，所述芯片包括：
衬底、设于所述衬底之上的外延层、设于所述外延层之上的电流阻挡层、设于所述电流阻挡层之上的电流扩展层、分别设于Mesa台阶与所述电流扩展层之上的N型导电金属与P型导电金属、设于所述N型导电金属与所述P型导电金属之上的布拉格反射层、以及设于所述布拉格反射层之上的N型键合金属与P型键合金属，所述布拉格反射层上设有N型导电通孔与P型导电通孔，所述N型键合金属通过所述N型导电通孔与所述N型导电金属电性连接，所述P型键合金属通过所述P型导电通孔与所述P型导电金属电性连接；
其中，所述外延层的边缘及Mesa台阶通过刻蚀处理至所述衬底得到切割道，所述切割道处所述外延层的侧面与所述衬底的顶面之间所形成的锐角夹角为40°-80°。
根据上述技术方案的一方面，所述衬底由Al2O3、GaN、Si、SiC、GaAs中的任一种或其它可被接收的材料制成。
根据上述技术方案的一方面，所述外延层自下而上依次包括缓冲层、N型掺杂半导体层、有源层及P型掺杂半导体层。
与现有技术相比，采用本发明所示的倒装发光二极管芯片及制备方法，有益效果在于：
通过控制切割道的光刻及刻蚀工艺，增大切割道处外延层与衬底的所夹锐角，从而增大切割道处衬底与外延层的横向距离，能够有效提升切割良率，以及防止芯片固晶后发生侧壁漏电，能够有效提升固晶良率。
本发明的附加方面与优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述与/或附加的方面与优点从结合下面附图对实施例的描述中将变得明显与容易理解，其中：
图1为本发明第一实施例中倒装发光二极管芯片的制备方法的流程示意图；
图2为本发明第一实施例中倒装发光二极管芯片的结构示意图；
图3为本发明第一实施例中倒装发光二极管芯片中切割道的结构示意图；
附图标记说明：
衬底11、切割道111、外延层12、Mesa台阶121、电流阻挡层13、电流扩展层14、N型导电金属151、P型导电金属152、布拉格反射层16、N型导电通孔161、P型导电通孔162、N型键合金属171、P型键合金属172。
具体实施方式
为使本发明的目的、特征与优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。附图中给出了本发明的若干实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”、“上”、“下”以及类似的表述只是为了说明的目的，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造与操作，因此不能理解为对本发明的限制。
在本发明中，除非另有明确的规定与限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的与所有的组合。
实施例一
请参阅图1，本发明的第一实施例提供了一种倒装发光二极管芯片的制备方法，用于制备所述倒装发光二极管芯片，所述方法包括步骤S10-S80：
步骤S10，提供一衬底；
其中，衬底包括但不限于采用Al2O3、GaN、Si、SiC、GaAs中的任一种或其它可被接收的材料制成；本实施例当中优选为蓝宝石衬底，即Al2O3衬底。
步骤S20，在所述衬底之上生长一外延层，对所述外延层进行刻蚀以暴露出Mesa台阶；
示例而非限定，外延层自下而上依次包括缓冲层、N型掺杂半导体层、有源层及P型掺杂半导体层。本实施例当中通过对外延层进行刻蚀，能够暴露出Mesa台阶，从而能够在Mesa台阶上制作与N型半导体层相连接的N型电极结构。
步骤S30，对所述外延层及Mesa台阶进行刻蚀处理并刻蚀至所述衬底，以刻蚀得到切割道，其中，所述切割道处所述外延层的侧面与所述衬底的顶面之间所形成锐角夹角为40°-80°；
其中，对外延层进行刻蚀处理具体为电感耦合等离子体刻蚀，通过去除多余的外延层直至露出衬底，也即通过刻蚀得到切割道。
步骤S40，在所述外延层上生长一电流阻挡层；
其中，电流阻挡层包括但不限于采用SiO2、Ti3O5、SiN、Al2O3中的任一种或其它可被接收的材料制成；本实施例当中优选为SiO2材料。
步骤S50，在所述外延层上生长一电流扩展层并将所述电流阻挡层覆盖；
其中，电流扩展层包括但不限于采用ITO(氧化铟锡)、Ag等材料制成；本实施例当中优选为ITO。
步骤S60，在所述Mesa台阶与所述电流扩展层上分别制备N型导电金属与P型导电金属；
具体而言，在外延层的Mesa台阶制备N型导电金属，以及在电流扩展层上制备P型导电金属；其中，用于制备N型导电金属与P型导电金属的材料包括但不限于Cr、Al、Ni、Ti、Pt、Au以及上述金属组成的叠层。
步骤S70，在所述N型导电金属与所述P型导电金属以及所述电流扩展层上制备布拉格反射层，并对所述布拉格反射层进行刻蚀以得到N型导电通孔与P型导电通孔；
其中，布拉格反射层包括但不限于SiO2与Ti3O5叠层，SiO2与SiN叠层；本实施例当中优选为SiO2与Ti3O5叠层，而N型导电通孔与P型导电通孔均通过电感耦合电离子体刻蚀得到。
步骤S80，在所述布拉格反射层之上制备与所述N型导电金属对应的N型键合金属、与所述P型导电金属对应的P型键合金属，以使所述N型键合金属通过所述N型导电通孔与所述N型导电金属电性连接、所述P型键合金属通过所述P型导电通孔与所述P型导电金属电性连接；
其中，N型键合金属与P型键合金属包括但不限于采用Cr、Al、Ni、Ti、Pt、Au以及这些金属组成的叠层。
本实施例所示的倒装发光二极管芯片的制备方法，具体包括：
首先在一衬底上生长外延层；
接着在外延层表面利用光刻技术形成图形，然后ICP(电感耦合等离子体)刻蚀，暴露出Mesa台阶，然后去除表面光刻胶；
接着制备电流阻挡层，首先沉积SiO2，然后利用光刻技术形成图形，然后进行BOE腐蚀，然后去除光刻胶；
接着制备切割道，首先在外延层及Mesa台阶表面涂布光刻胶，然后进行涂胶后热盘烘烤，然后利用光刻版光刻图形，然后进行显影前烘烤，然后显影，然后显影后烘烤，然后烤箱烘烤，然后ICP(电感耦合等离子体)刻蚀，刻蚀至衬底，暴露出切割道，然后去除光刻胶；
接着制备电流扩展层，首先溅射ITO(氧化铟锡)，然后利用光刻技术在ITO表面形成图形，然后进行ITO腐蚀，然后去除表面光刻胶；
接着制备导电金属层，首先在表面涂布负性光刻胶，然后光刻形成图形，然后蒸镀金属，然后剥离掉多余金属，去除光刻胶，形成N型导电金属和P型导电金属；
接着制备布拉格反射层，首先蒸镀SiO2和Ti3O5叠层，然后利用光刻技术形成图形，然后ICP刻蚀形成N型导电通孔和P型导电通孔；
接着制备键合金属层，首先在表面涂布负性光刻胶，然后光刻形成图形，然后蒸镀键合金属层，然后剥离掉多余金属，去除光刻胶，形成N型键合金属和P型键合金属；其中，N型键合金属通过N型导电通孔与N型导电金属形成电性连接，P型键合金属通过P型导电通孔与P型导电金属形成电性连接。
在本实施例当中，步骤S30中，对外延层及Mesa台阶进行刻蚀处理并刻蚀至衬底，以刻蚀得到切割道的步骤，具体包括：
在外延层及Mesa台阶的表面涂布光刻胶；
对外延层及Mesa台阶进行涂胶后热盘烘烤；
通过光刻版对外延层及Mesa台阶进行光刻图形；
对外延层及Mesa台阶进行显影前烘烤、显影、显影后烘烤以及烤箱烘烤；
对外延层进行电感耦合等离子体刻蚀，其刻蚀选择比为0.6-1，以刻蚀得到切割道，外延层及Mesa台阶上残留的光刻胶。
作为一个示例，切割道处外延层的侧面与衬底的顶面之间所形成锐角夹角为50°，而用于制备得到该切割道的步骤，具体包括：
在外延层及Mesa台阶的表面涂布光刻胶，后进行涂胶热盘烘烤，温度为120℃，时间为150s；
采用光罩进行曝光，曝光能量为1000mj/cm2；
对外延层及Mesa台阶进行显影，显影时间为200s；后热盘烘烤，烘烤温度为80℃，时间为40s；
对外延层及Mesa台阶进行烤箱烘烤，烘烤温度为70℃，时间为20min；
对外延层及Mesa台阶进行电感耦合等离子体刻蚀，刻蚀选择比为0.85，去除外延层及Mesa台阶上残留的光刻胶；
在经过上述步骤制备得到切割道后，切割道处外延层的侧面与衬底的顶面之间所形成锐角夹角为50°。
综上，通过特定的工艺选择，能够使得切割道处外延层的侧面与衬底的顶面之间所形成锐角夹角为50°，对应增加了切割道处衬底与外延层的横向距离；容易理解的，割道处外延层的侧面与衬底的顶面之间所形成锐角夹角越小，切割道处衬底与外延层的横向距离也就越大。
与现有技术相比，采用本实施例当中所示的倒装发光二极管芯片的制备方法，能够在不改变二极管芯片发光面积或增加芯片尺寸的前提下，通过将切割道处外延层的侧面与衬底的顶面之间所形成锐角夹角控制在一定范围内，能够在一定程度上增加切割道处衬底与外延层的横向距离，从而能够有效提升切割良率，且在二极管芯片固晶后不易发生侧壁漏电。
实施例二
本发明的第二实施例提供了一种倒装发光二极管的制备方法，本实施例当中所示制备方法与第一实施例当中所示制备方法基本相同，此处不再赘述，区别之处在于：
在本实施例当中，切割道处外延层的侧面与衬底的顶面之间所形成锐角夹角为65°，而用于制备得到该切割道的步骤，具体包括：
在外延层及Mesa台阶的表面涂布光刻胶，后进行涂胶热盘烘烤，温度为110℃，时间为120s；
采用光罩进行曝光，曝光能量为300mj/cm2；
对外延层及Mesa台阶进行显影前烘烤，烘烤温度为115℃，时间为100s，对外延层进行显影，时间为80s；
对外延层及Mesa台阶进行电感耦合等离子体刻蚀，刻蚀选择比为0.7，去除外延层及Mesa台阶上残留的光刻胶；
在经过上述步骤制备得到切割道后，切割道处外延层的侧面与衬底的顶面之间所形成锐角夹角为65°。
综上，本实施例所示的制备方法中，通过改变外延层及Mesa台阶的刻蚀选择比，以及对应改变曝光的曝光能量、烘烤的烘烤温度与烘烤时间及显影的显影时间，能够控制切割道处外延层的侧面与衬底的顶面之间所形成锐角夹角在40°-80°之间，从而能够通过控制切割道处外延层的侧面与衬底的顶面之间所形成锐角夹角，对应改变切割道处衬底与外延层的横向距离。
实施例三
请参阅图2-3，本发明的第三实施例提供了一种倒装发光二极管芯片，本实施例当中所示芯片通过上述实施例当中所示的制备方法制得，芯片包括：
衬底11、设于衬底之上的外延层12、设于外延层12之上的电流13、设于电流阻挡层13之上的电流扩展层14、分别设于Mesa台阶121与电流扩展层14之上的N型导电金属151与P型导电金属152、设于N型导电金属151与P型导电金属152之上的布拉格反射层16、以及设于布拉格反射层16之上的N型键合金属171与P型键合金属172，布拉格反射层16上设有N型导电通孔161与P型导电通孔162，N型键合金属171通过N型导电通孔161与N型导电金属151电性连接，P型键合金属172通过P型导电通孔162与P型导电金属152电性连接；
其中，外延层12的边缘及Mesa台阶121通过刻蚀处理至衬底11得到切割道111，切割道111处外延层12的侧面与衬底11的顶面之间所形成的锐角夹角α为40°-80°；优选的，切割道111处外延层12的侧面与衬底11的顶面之间所形成的锐角夹角α为50°，将对应增加切割道111处衬底11与外延层12的横向距离w；本领域技术人员容易理解的，切割道111处外延层12的侧面与衬底11的顶面之间所形成锐角夹角α越小，切割道111处衬底11与外延层12的横向距离w也就越大。
在本实施例当中，衬底11由Al2O3、GaN、Si、SiC、GaAs中的任一种或其它可被接收的材料制成，优选为蓝宝石衬底，即Al2O3衬底；外延层12自下而上依次包括缓冲层、N型掺杂半导体层、有源层及P型掺杂半导体层。
与现有技术相比，采用本实施例当中所示的倒装发光二极管芯片，能够在不改变二极管芯片发光面积或增加芯片尺寸的前提下，通过将切割道处外延层的侧面与衬底的顶面之间所形成锐角夹角控制在一定范围内，能够在一定程度上增加切割道处衬底与外延层的横向距离，从而能够有效提升切割良率，且在二极管芯片固晶后不易发生侧壁漏电。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体与详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形与改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种倒装发光二极管芯片的制备方法，用于制备所述倒装发光二极管芯片，其特征在于，所述方法包括：
提供一衬底；
在所述衬底之上生长一外延层，对所述外延层进行刻蚀以暴露出Mesa台阶；
对所述外延层及Mesa台阶进行刻蚀处理并刻蚀至所述衬底，以刻蚀得到切割道，其中，所述切割道处所述外延层的侧面与所述衬底的顶面之间所形成锐角夹角为40°-80°；
在所述外延层上生长一电流阻挡层；
在所述外延层上生长一电流扩展层并将所述电流阻挡层覆盖；
在所述Mesa台阶与所述电流扩展层上分别制备N型导电金属与P型导电金属；
在所述N型导电金属与所述P型导电金属以及所述电流扩展层上制备布拉格反射层，并对所述布拉格反射层进行刻蚀以得到N型导电通孔与P型导电通孔；
在所述布拉格反射层之上制备与所述N型导电金属对应的N型键合金属、与所述P型导电金属对应的P型键合金属，以使所述N型键合金属通过所述N型导电通孔与所述N型导电金属电性连接、所述P型键合金属通过所述P型导电通孔与所述P型导电金属电性连接。
2.根据权利要求1所述的倒装发光二极管芯片的制备方法，其特征在于，对所述外延层及Mesa台阶进行刻蚀处理并刻蚀至所述衬底，以刻蚀得到切割道的步骤中，所述刻蚀处理为电感耦合等离子体刻蚀。
3.根据权利要求1所述的倒装发光二极管芯片的制备方法，其特征在于，对所述外延层及Mesa台阶进行刻蚀处理并刻蚀至所述衬底，以刻蚀得到切割道的步骤，具体包括：
在所述外延层及Mesa台阶的表面涂布光刻胶；
对所述外延层及Mesa台阶进行涂胶后热盘烘烤；
通过光刻版对所述外延层及Mesa台阶进行光刻图形；
对所述外延层及Mesa台阶进行显影前烘烤、显影、显影后烘烤以及烤箱烘烤；
对所述外延层进行电感耦合等离子体刻蚀，其刻蚀选择比为0.6-1，以刻蚀得到切割道，去除所述外延层及Mesa台阶上残留的光刻胶。
4.根据权利要求3所述的倒装发光二极管芯片的制备方法，其特征在于，对所述外延层及Mesa台阶进行刻蚀处理并刻蚀至所述衬底，以刻蚀得到切割道的步骤中，所述切割道处所述外延层的侧面与所述衬底的顶面之间所形成锐角夹角为50°。
5.根据权利要求4所述的倒装发光二极管芯片的制备方法，其特征在于，对所述外延层及Mesa台阶进行刻蚀处理并刻蚀至所述衬底，以刻蚀得到切割道的步骤，具体包括：
在所述外延层及Mesa台阶的表面涂布光刻胶，后进行涂胶热盘烘烤，温度为120℃，时间为150s；
采用光罩进行曝光，曝光能量为1000mj/cm2；
对所述外延层及Mesa台阶进行显影，显影时间为200s；后热盘烘烤，烘烤温度为80℃，时间为40s；
对所述外延层及Mesa台阶进行烤箱烘烤，烘烤温度为70℃，时间为20min；
对所述外延层及Mesa台阶进行电感耦合等离子体刻蚀，刻蚀选择比为0.85，
去除所述外延层及Mesa台阶上残留的光刻胶；
在经过上述步骤制备得到切割道后，所述切割道处所述外延层的侧面与所述衬底的顶面之间所形成锐角夹角为50°。
6.根据权利要求3所述的倒装发光二极管芯片的制备方法，其特征在于，对所述外延层及Mesa台阶进行刻蚀处理并刻蚀至所述衬底，以刻蚀得到切割道的步骤中，所述切割道处所述外延层的侧面与所述衬底的顶面之间所形成锐角夹角为65°。
7.根据权利要求6所述的倒装发光二极管芯片的制备方法，其特征在于，对所述外延层及Mesa台阶进行刻蚀处理并刻蚀至所述衬底，以刻蚀得到切割道的步骤，具体包括：
在所述外延层及Mesa台阶的表面涂布光刻胶，后进行涂胶热盘烘烤，温度为110℃，时间为120s；
采用光罩进行曝光，曝光能量为300mj/cm2；
对所述外延层及Mesa台阶进行显影前烘烤，烘烤温度为115℃，时间为100s，对所述外延层进行显影，时间为80s；
对所述外延层及Mesa台阶进行电感耦合等离子体刻蚀，刻蚀选择比为0.7，
去除所述外延层及Mesa台阶上残留的光刻胶；
在经过上述步骤制备得到切割道后，所述切割道处所述外延层的侧面与所述衬底的顶面之间所形成锐角夹角为65°。
8.一种倒装发光二极管芯片，其特征在于，所述芯片通过权利要求1-7任一项所述的方法制得，所述芯片包括：
衬底、设于所述衬底之上的外延层、设于所述外延层之上的电流阻挡层、设于所述电流阻挡层之上的电流扩展层、分别设于Mesa台阶与所述电流扩展层之上的N型导电金属与P型导电金属、设于所述N型导电金属与所述P型导电金属之上的布拉格反射层、以及设于所述布拉格反射层之上的N型键合金属与P型键合金属，所述布拉格反射层上设有N型导电通孔与P型导电通孔，所述N型键合金属通过所述N型导电通孔与所述N型导电金属电性连接，所述P型键合金属通过所述P型导电通孔与所述P型导电金属电性连接；
其中，所述外延层的边缘及Mesa台阶通过刻蚀处理至所述衬底得到切割道，所述切割道处所述外延层的侧面与所述衬底的顶面之间所形成的锐角夹角为40°-80°。
9.根据权利要求8所述的倒装发光二极管芯片，其特征在于，所述衬底由Al2O3、GaN、Si、SiC、GaAs中的任一种或其它可被接收的材料制成。
10.根据权利要求8所述的倒装发光二极管芯片，其特征在于，所述外延层自下而上依次包括缓冲层、N型掺杂半导体层、有源层及P型掺杂半导体层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210177950.6A CN114551680B (zh) | 2022-02-24 | 2022-02-24 | 一种倒装发光二极管芯片及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210177950.6A CN114551680B (zh) | 2022-02-24 | 2022-02-24 | 一种倒装发光二极管芯片及制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114551680A CN114551680A (zh) | 2022-05-27 |
| CN114551680B true CN114551680B (zh) | 2024-09-20 |
Family
ID=81679055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210177950.6A Active CN114551680B (zh) | 2022-02-24 | 2022-02-24 | 一种倒装发光二极管芯片及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114551680B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115832128B (zh) * | 2023-02-16 | 2024-03-12 | 江西兆驰半导体有限公司 | 一种led芯片的制备方法 |
| CN115832129A (zh) * | 2023-02-22 | 2023-03-21 | 江西兆驰半导体有限公司 | 一种倒装led芯片制备方法 |
| CN118825155B (zh) * | 2024-09-18 | 2024-12-13 | 江西兆驰半导体有限公司 | 一种倒装发光二极管制备方法及倒装发光二极管 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001093386A1 (de) * | 2000-05-30 | 2001-12-06 | Osram Opto Semiconductors Gmbh | Optisch gepumpte oberflächenemittierende halbleiterlaservorrichtung und verfahren zu deren herstellung |
| CN110085719A (zh) * | 2019-05-31 | 2019-08-02 | 大连德豪光电科技有限公司 | 倒装发光二极管芯片以及倒装发光二极管芯片制备方法 |
-
2022
- 2022-02-24 CN CN202210177950.6A patent/CN114551680B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001093386A1 (de) * | 2000-05-30 | 2001-12-06 | Osram Opto Semiconductors Gmbh | Optisch gepumpte oberflächenemittierende halbleiterlaservorrichtung und verfahren zu deren herstellung |
| CN110085719A (zh) * | 2019-05-31 | 2019-08-02 | 大连德豪光电科技有限公司 | 倒装发光二极管芯片以及倒装发光二极管芯片制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN114551680A (zh) | 2022-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN114551680B (zh) | 一种倒装发光二极管芯片及制备方法 | |
| CN109216399B (zh) | 倒装结构微尺寸光子晶体led阵列芯片及其制备方法 | |
| CN108172673B (zh) | 用于led倒装芯片的分布式布拉格反射镜图形的制作方法和结构 | |
| TWI782286B (zh) | 倒裝發光二極體晶片及其製造方法 | |
| CN107195747A (zh) | 一种微米尺寸倒装led芯片及其制备方法 | |
| US8704227B2 (en) | Light emitting diode and fabrication method thereof | |
| CN103904180A (zh) | 一种led芯片结构及其制备方法 | |
| CN103633203B (zh) | 悬空氮化物薄膜led器件及其制备方法 | |
| CN109244208B (zh) | 一种高压led芯片及其制作方法 | |
| CN112018223A (zh) | 粘合层转印的薄膜倒装结构Micro-LED芯片及其制备方法 | |
| CN105720157A (zh) | 氮化镓基微纳米锥结构发光二极管及其制备方法 | |
| CN108933187A (zh) | 一种发光面为特定平面几何图形的led芯片及其制备方法 | |
| CN107910407A (zh) | 一种大功率倒装led芯片的制作方法 | |
| CN206834196U (zh) | 一种微米尺寸倒装led芯片 | |
| CN104218134A (zh) | 一种具有特殊粗化形貌的led垂直芯片结构及其制备方法 | |
| CN106356379A (zh) | GaN基微显示芯片结构及制作方法 | |
| WO2021115473A1 (zh) | 衬底及其制造方法、led及其制造方法 | |
| CN103022300A (zh) | 制作微纳米柱发光二极管的方法 | |
| CN102931300A (zh) | GaN基LED制造工艺中的一种背面金属反射层阵列的制作方法 | |
| CN105161607A (zh) | 一种倒装led芯片及其制备方法 | |
| CN107026226A (zh) | 具有反射效果切割道的垂直led芯片结构及其制备方法 | |
| CN106848027B (zh) | 高可靠性垂直倒装led芯片的制备方法 | |
| CN209947839U (zh) | 倒装结构微尺寸光子晶体led阵列芯片 | |
| CN110828625A (zh) | 一种倒装芯片及其制作方法 | |
| CN114864774B (zh) | 图形化衬底的制备方法及具有空气隙的led外延结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |