CN114519977B - 阵列基板及显示面板 - Google Patents

Abstract

本发明实施例公开了一种阵列基板及显示面板。其中，该阵列基板包括：多个第一移位寄存器、多条第一驱动信号线、多个第一开关单元、至少一个第二开关单元、第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线，其中，第4k+1个第一移位寄存器的第一时钟信号输入端与第一时钟信号线电连接；第4k+1个第一移位寄存器的第二时钟信号输入端与第二时钟信号线电连接；第4k+3个第一移位寄存器的第一时钟信号输入端与第三时钟信号线电连接；第4k+3个第一移位寄存器的第二时钟信号输入端与第四时钟信号线电连接。本发明实施例提供的技术方案可以实现高分辨率模式和高刷新率模式的切换。

Description

阵列基板及显示面板

技术领域

本发明涉及显示技术领域，尤其涉及一种阵列基板及显示面板。

背景技术

显示器在现代生活中有着越来越多的使用，如手机显示屏，笔记本电脑显示屏，MP3(Moving Picture Experts Group Audio Layer-3)显示屏，电视机显示屏，增强现实或虚拟现实头戴式设备等。

显示器的分辨率越高，静态图像越清晰。显示器的刷新频率越高，动态图像切换延迟越短，对于部分特定场景如游戏有明显助益。如何在高画质和高刷新率之间进行切换，可以满足用户对于不同场景的使用需求至关重要。

发明内容

本发明实施例提供一种阵列基板及显示面板，以实现高分辨率模式和高刷新率模式的切换。

第一方面，本发明实施例提供了一种阵列基板，包括：

多个第一移位寄存器，任一第一移位寄存器包括第一时钟信号输入端、第二时钟信号输入端、启动信号端和触发信号端，

多条第一驱动信号线，第一驱动信号线与第一移位寄存器一一对应电连接；

多个第一开关单元，第i个第一移位寄存器的启动信号端通过一第一开关单元与第i+1个第一移位寄存器的触发信号端电连接，其中，i为整数，1≤i<N，N为第一移位寄存器的个数，N≥3；

至少一个第二开关单元，第j个第一移位寄存器的启动信号端通过一第二开关单元与第j+2个第一移位寄存器的触发信号端电连接，其中，j为奇数，1≤j≤N-2；

第一时钟信号线，第4k+1个第一移位寄存器的第一时钟信号输入端与第一时钟信号线电连接；其中，k为整数，0≤k≤N/4-1；

第二时钟信号线，第4k+1个第一移位寄存器的第二时钟信号输入端与第二时钟信号线电连接；

第三时钟信号线，第4k+3个第一移位寄存器的第一时钟信号输入端与第三时钟信号线电连接；

第四时钟信号线，第4k+3个第一移位寄存器的第二时钟信号输入端与第四时钟信号线电连接；第4k+2个第一移位寄存器的第一时钟信号输入端与第二时钟信号线或第四时钟信号线电连接；第4k+2个第一移位寄存器的第二时钟信号输入端与第一时钟信号线或第三时钟信号线电连接。

第二方面，本发明实施例还提供了一种阵列基板，包括：

多个第一移位寄存器，任一第一移位寄存器包括第一时钟信号输入端、第二时钟信号输入端、启动信号端和触发信号端，

多条第一驱动信号线，第一驱动信号线与第一移位寄存器一一对应电连接；

多个第一开关单元，第i个第一移位寄存器的启动信号端通过一第一开关单元与第i+1个第一移位寄存器的触发信号端电连接，其中，i为整数，1≤i<N，N为第一移位寄存器的个数，N≥3；

至少一个第二开关单元，第j个第一移位寄存器的启动信号端通过一第二开关单元与第j+2个第一移位寄存器的触发信号端电连接，其中，j为奇数，1≤j≤N-2；

第一时钟信号线，第4k+1个第一移位寄存器的第一时钟信号输入端与第一时钟信号线电连接；其中，k为整数，0≤k≤N/4-1；

第二时钟信号线，第4k+1个第一移位寄存器的第二时钟信号输入端与第二时钟信号线电连接；

第三时钟信号线，第4k+3个第一移位寄存器的第一时钟信号输入端与第三时钟信号线电连接；

第四时钟信号线，第4k+3个第一移位寄存器的第二时钟信号输入端与第四时钟信号线电连接；

第五时钟信号线，第4k+2个第一移位寄存器的第一时钟信号输入端与第五时钟信号线电连接；

第六时钟信号线，第4k+2个第一移位寄存器的第二时钟信号输入端与第六时钟信号线电连接。

第三方面，本发明实施例还提供了一种显示面板，包括本发明任意实施例提供的阵列基板。

本发明实施例的技术方案中，第i个第一移位寄存器的启动信号端通过一第一开关单元与第i+1个第一移位寄存器的触发信号端电连接，其中，i为整数，1≤i<N，N为第一移位寄存器的个数，第j个第一移位寄存器的启动信号端通过一第二开关单元与第j+2个第一移位寄存器的触发信号端电连接，其中，j为奇数，1≤j≤N-2，第4k+1个第一移位寄存器的第一时钟信号输入端与第一时钟信号线电连接；其中，k为整数，0≤k≤N/4-1，第4k+1个第一移位寄存器的第二时钟信号输入端与第二时钟信号线电连接；第4k+3个第一移位寄存器的第一时钟信号输入端与第三时钟信号线电连接；第4k+3个第一移位寄存器的第二时钟信号输入端与第四时钟信号线电连接；第4k+2个第一移位寄存器的第一时钟信号输入端与第二时钟信号线或第四时钟信号线电连接；第4k+2个第一移位寄存器的第二时钟信号输入端与第一时钟信号线或第三时钟信号线电连接，以实现高分辨率模式和高刷新率模式的切换。

附图说明

图1为本发明实施例提供的一种阵列基板的结构示意图；

图2为本发明实施例提供的一种在显示面板工作在逐行扫描模式时阵列基板的各开关单元的开关状态示意图；

图3为本发明实施例提供的一种在显示面板工作在逐行扫描模式时各信号的时序图；

图4为本发明实施例提供的一种在显示面板工作在隔行扫描模式时阵列基板的各开关单元的开关状态示意图；

图5为本发明实施例提供的一种在显示面板工作在隔行扫描模式时各信号的时序图；

图6为本发明实施例提供的一种第一移位寄存器输出驱动信号过程中各端信号的波形图；

图7为本发明实施例提供的又一种阵列基板的结构示意图；

图8为本发明实施例提供的又一种阵列基板的结构示意图；

图9为本发明实施例提供的又一种阵列基板的结构示意图；

图10为本发明实施例提供的又一种阵列基板的结构示意图；

图11为本发明实施例提供的又一种阵列基板的结构示意图；

图12为本发明实施例提供的又一种阵列基板的结构示意图；

图13为本发明实施例提供的又一种在显示面板工作在逐行扫描模式时各信号的时序图；

图14为本发明实施例提供的又一种在显示面板工作在隔行扫描模式时各信号的时序图；

图15为本发明实施例提供的又一种阵列基板的结构示意图；

图16为本发明实施例提供的又一种阵列基板的结构示意图；

图17为本发明实施例提供的一种第一移位寄存器的结构示意图；

图18为本发明实施例提供的又一种阵列基板的结构示意图；

图19为本发明实施例提供的又一种在显示面板工作在逐行扫描模式时各信号的时序图；

图20为本发明实施例提供的又一种在显示面板工作在隔行扫描模式时各信号的时序图；

图21为本发明实施例提供的又一种阵列基板的结构示意图；

图22为本发明实施例提供的又一种阵列基板的结构示意图；

图23为本发明实施例提供的又一种阵列基板的结构示意图；

图24为本发明实施例提供的又一种在显示面板工作在逐行扫描模式时各信号的时序图；

图25为本发明实施例提供的又一种在显示面板工作在隔行扫描模式时各信号的时序图；

图26为本发明实施例提供的又一种阵列基板的结构示意图；

图27为本发明实施例提供的一种显示面板的驱动方法的流程图；

图28为本发明实施例提供的又一种显示面板的驱动方法的流程图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

本发明实施例提供一种阵列基板。该阵列基板可设置于显示面板中。图1为本发明实施例提供的一种阵列基板的结构示意图。图2为本发明实施例提供的一种在显示面板工作在逐行扫描模式时阵列基板的各开关单元的开关状态示意图。图3为本发明实施例提供的一种在显示面板工作在逐行扫描模式时各信号的时序图。图4为本发明实施例提供的一种在显示面板工作在隔行扫描模式时阵列基板的各开关单元的开关状态示意图。图5为本发明实施例提供的一种在显示面板工作在隔行扫描模式时各信号的时序图。该阵列基板1包括：驱动电路和多条第一驱动信号线20。该驱动电路包括多个第一移位寄存器10、多个第一开关单元30、至少一个第二开关单元40、第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3和第四时钟信号线CK4。

图1示例性的画出第一移位寄存器的个数为3个的情况，分别为第一移位寄存器10-1、第一移位寄存器10-2和第一移位寄存器10-3。本发明实施例对第一移位寄存器的个数不做限定。

其中，任一第一移位寄存器10包括第一时钟信号输入端CK、第二时钟信号输入端XCK、启动信号端S1和触发信号端S2。

第一驱动信号线20与第一移位寄存器10一一对应电连接。可选的，第一驱动信号线为扫描线。可选的，第一驱动信号线为发光控制线。相应的，驱动信号为扫描信号或发光控制信号。该驱动电路可以是扫描驱动电路或发光控制电路。可选的，第一驱动信号线与第一移位寄存器的触发信号端对应电连接，即触发信号端还可用于输出驱动信号。

第i个第一移位寄存器10的启动信号端S1通过一第一开关单元30与第i+1个第一移位寄存器10的触发信号端S2电连接，其中，i为整数，1≤i<N，N为第一移位寄存器10的个数，N≥3。其中，第一移位寄存器10-1相当于第1个移位寄存器10；第一移位寄存器10-2相当于第2个移位寄存器10；第一移位寄存器10-3相当于第3个移位寄存器10。相当于序号相邻的两个第一移位寄存器10之间设置第一开关单元30。

第j个第一移位寄存器10的启动信号端S1通过一第二开关单元40与第j+2个第一移位寄存器10的触发信号端S2电连接，其中，j为奇数，1≤j≤N-2。相当于相邻的两个第奇数个第一移位寄存器10之间设置第二开关单元40。

第4k+1个第一移位寄存器10的第一时钟信号输入端CK与第一时钟信号线CK1电连接；其中，k为整数，0≤k≤N/4-1。示例性的，第4k+1个第一移位寄存器10可以是第1个第一移位寄存器。

第4k+1个第一移位寄存器10的第二时钟信号输入端XCK与第二时钟信号线CK2电连接。

第4k+3个第一移位寄存器10的第一时钟信号输入端CK与第三时钟信号线CK3电连接。示例性的，第4k+3个第一移位寄存器10可以是第3个第一移位寄存器。

第4k+3个第一移位寄存器10的第二时钟信号输入端XCK与第四时钟信号线CK4电连接；第4k+2个第一移位寄存器10的第一时钟信号输入端CK与第二时钟信号线CK2或第四时钟信号线CK4电连接；第4k+2个第一移位寄存器10的第二时钟信号输入端XCK与第一时钟信号线CK1或第三时钟信号线CK3电连接。示例性的，第4k+2个第一移位寄存器10可以是第2个第一移位寄存器。

其中，图6为本发明实施例提供的一种第一移位寄存器输出驱动信号过程中各端信号的波形图。任一第一移位寄存器可在其启动信号端S1接收到启动信号时，配合其第一时钟信号输入端CK和第二时钟信号输入端XCK输入的周期相同且相位相反的时钟信号，以输出相对于启动信号延迟的驱动信号至与其电连接的第一驱动信号线20，以使与第一驱动信号线20电连接的一行像素单元的发光状态被更新，更新后的发光状态可以与之前的发光状态相同或不同，发光状态可包括像素单元发出的光的颜色和亮度中的至少一种，并输出触发下一级第一移位寄存器启动的启动信号至其触发信号端S2。可选的，第一移位寄存器还包括驱动信号输出端，与对应第一驱动信号线电连接。可选的，第一移位寄存器的触发信号端S2与驱动信号输出端为同一端或不同端。需要说明的是，要使相邻两级第一移位寄存器逐级输出，需要使前一级第一移位寄存器的第一时钟信号输入端CK输入的时钟信号与后一级第一移位寄存器的第二时钟信号输入端XCK输入的时钟信号相同，前一级第一移位寄存器的第二时钟信号输入端XCK输入的时钟信号与后一级第一移位寄存器的第一时钟信号输入端CK输入的时钟信号相同。可选的，阵列基板1还包括：启动信号线STV。启动信号线STV可与第1个第一移位寄存器10的启动信号端S1电连接。第一开关单元30可包括薄膜晶体管(Thin Film Transistor，TFT)等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。第二开关单元40可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。

示例性的，结合图2和图3所示，在显示面板需要进行高分辨率或低刷新率显示画面时(例如刷新频率可以是60Hz)，控制第一开关单元30导通，控制第二开关单元40关断，第一移位寄存器10-1、第一移位寄存器10-2和第一移位寄存器10-3依次级联，此时，第一移位寄存器10-1相当于第一级，第一移位寄存器10-2相当于第二级，第一移位寄存器10-3相当于第三级，第一时钟信号线CK1和第三时钟信号线CK3上的信号相同，第二时钟信号线CK2和第四时钟信号线CK4上的信号相同，以使相邻两级的第一移位寄存器中，前一级第一移位寄存器的第一时钟信号输入端CK输入的时钟信号与后一级第一移位寄存器的第二时钟信号输入端XCK输入的时钟信号相同，前一级第一移位寄存器的第二时钟信号输入端XCK输入的时钟信号与后一级第一移位寄存器的第一时钟信号输入端CK输入的时钟信号相同，从而实现第一移位寄存器10-1、第一移位寄存器10-2和第一移位寄存器10-3逐级输出驱动信号，以使与所有第一移位寄存器10电连接的第一驱动信号线20对应的像素单元的发光状态被更新。图3示例性的画出驱动信号为低电平，启动信号为低电平的情况，其中，S10-1为第一移位寄存器10-1的驱动信号输出端或触发信号端的信号波形，S10-2为第一移位寄存器10-2的驱动信号输出端或触发信号端的信号波形，S10-3为第一移位寄存器10-3的驱动信号输出端或触发信号端的信号波形。即在显示面板需要进行高分辨率或低刷新率显示画面时，使全部第一移位寄存器10工作，并逐级输出驱动信号(或称扫描信号)，以进行逐行扫描，以保证显示画面的分辨率达到最大。

示例性的，结合图4和图5所示，在显示面板需要进行高刷新率或低分辨率显示画面时(例如刷新频率可以是120Hz)，控制第一开关单元30关断，控制第二开关单元40导通，第一移位寄存器10-1和第一移位寄存器10-3依次级联，第一移位寄存器10-2被隔离，此时，第一移位寄存器10-1相当于第一级，第一移位寄存器10-3相当于第二级，第一时钟信号线CK1和第四时钟信号线CK4上的信号相同，第二时钟信号线CK2和第三时钟信号线CK3上的信号相同，以使相邻两级的第一移位寄存器中，前一级第一移位寄存器的第一时钟信号输入端CK输入的时钟信号与后一级第一移位寄存器的第二时钟信号输入端XCK输入的时钟信号相同，前一级第一移位寄存器的第二时钟信号输入端XCK输入的时钟信号与后一级第一移位寄存器的第一时钟信号输入端CK输入的时钟信号相同，从而实现第一移位寄存器10-1和第一移位寄存器10-3逐级输出驱动信号，以使与第一移位寄存器10-1和第一移位寄存器10-3电连接的第一驱动信号线对应的像素单元的发光状态被更新；第一移位寄存器10-2不会输出驱动信号，与第一移位寄存器10-2电连接的第一驱动信号线20对应的像素单元不被扫描，而发光状态不被更新，维持之前的发光状态。即在显示面板需要进行高刷新率或低分辨率显示画面时，可使所有第奇数个第一移位寄存器级联，并逐级输出驱动信号，所有第偶数个第一移位寄存器不工作，以进行隔行扫描，以减少扫描的行数，降低扫描时间，提高刷新频率。

第一开关单元30和第二开关单元40不同时导通。第一时钟信号线CK1和第二时钟信号线CK2上的信号可相位相反，周期相同。在高分辨率显示模式或逐行扫描模式时，控制第一开关单元30导通，控制第二开关单元40关断，第一时钟信号线CK1和第三时钟信号线CK3上的信号相同，第二时钟信号线CK2和第四时钟信号线CK4上的信号相同，以实现逐行扫描，高分辨率显示。在高刷新率显示模式或隔行扫描模式时，控制第一开关单元30关断，控制第二开关单元40导通，第一时钟信号线CK1和第四时钟信号线CK4上的信号相同，第二时钟信号线CK2和第三时钟信号线CK3上的信号相同，以实现隔行扫描，高刷新率显示。即通过切换第一开关单元30和第二开关单元40的开关状态，调整第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3和第四时钟信号线CK4上的时钟信号，以实现高分辨率模式和高刷新率模式的切换。

本实施例的技术方案中，第i个第一移位寄存器的启动信号端通过一第一开关单元与第i+1个第一移位寄存器的触发信号端电连接，其中，i为整数，1≤i<N，N为第一移位寄存器的个数，第j个第一移位寄存器的启动信号端通过一第二开关单元与第j+2个第一移位寄存器的触发信号端电连接，其中，j为奇数，1≤j≤N-2，第4k+1个第一移位寄存器的第一时钟信号输入端与第一时钟信号线电连接；其中，k为整数，0≤k≤N/4-1，第4k+1个第一移位寄存器的第二时钟信号输入端与第二时钟信号线电连接；第4k+3个第一移位寄存器的第一时钟信号输入端与第三时钟信号线电连接；第4k+3个第一移位寄存器的第二时钟信号输入端与第四时钟信号线电连接；第4k+2个第一移位寄存器的第一时钟信号输入端与第二时钟信号线或第四时钟信号线电连接；第4k+2个第一移位寄存器的第二时钟信号输入端与第一时钟信号线或第三时钟信号线电连接，以实现高分辨率模式和高刷新率模式的切换。

可选的，在上述实施例的基础上，图7为本发明实施例提供的又一种阵列基板的结构示意图，N≥4，其中，第4k+4个第一移位寄存器10的第一时钟信号输入端CK与第二时钟信号线CK2或第四时钟信号线CK4电连接；第4k+4个第一移位寄存器10的第二时钟信号输入端XCK与第一时钟信号线CK1或第三时钟信号线CK3电连接。

示例性的，第4k+1个第一移位寄存器10可以是第1个第一移位寄存器、第5个第一移位寄存器、第9个第一移位寄存器……。示例性的，第4k+2个第一移位寄存器10可以是第2个第一移位寄存器、第6个第一移位寄存器、第10个第一移位寄存器……。示例性的，第4k+3个第一移位寄存器10可以是第3个第一移位寄存器、第7个第一移位寄存器、第11个第一移位寄存器……。示例性的，第4k+4个第一移位寄存器10可以是第4个第一移位寄存器、第8个第一移位寄存器、第12个第一移位寄存器……。

其中，图7示例性的画出第一移位寄存器的个数为4个的情况，分别为第一移位寄存器10-1、第一移位寄存器10-2、第一移位寄存器10-3和第一移位寄存器10-4。第一移位寄存器10-4相当于第4个第一移位寄存器。

示例性的，结合图7和图3所示，在显示面板需要进行高分辨率或低刷新率显示画面时，控制第一开关单元30导通，控制第二开关单元40关断，第一移位寄存器10-1、第一移位寄存器10-2、第一移位寄存器10-3和第一移位寄存器10-4依次级联，此时，第一移位寄存器10-1相当于第一级，第一移位寄存器10-2相当于第二级，第一移位寄存器10-3相当于第三级，第一移位寄存器10-4相当于第四级；第一时钟信号线CK1和第三时钟信号线CK3上的信号相同，第二时钟信号线CK2和第四时钟信号线CK4上的信号相同，以使第一移位寄存器10-1、第一移位寄存器10-2、第一移位寄存器10-3和第一移位寄存器10-4逐级输出驱动信号，以使与所有第一移位寄存器10电连接的第一驱动信号线20对应的像素单元的发光状态被更新。

示例性的，结合图7和图5所示，在显示面板需要进行高刷新率或低分辨率显示画面时，控制第一开关单元30关断，控制第二开关单元40导通，第一移位寄存器10-1和第一移位寄存器10-3依次级联，第一移位寄存器10-2和第一移位寄存器10-4被隔离，此时，第一移位寄存器10-1相当于第一级，第一移位寄存器10-3相当于第二级，第一时钟信号线CK1和第四时钟信号线CK4上的信号相同，第二时钟信号线CK2和第四时钟信号线CK3上的信号相同，以使第一移位寄存器10-1和第一移位寄存器10-3逐级输出驱动信号，以使与第一移位寄存器10-1和第一移位寄存器10-3电连接的第一驱动信号线20对应的像素单元的发光状态被更新；第一移位寄存器10-2和第一移位寄存器10-4不会输出驱动信号，与第一移位寄存器10-2和第一移位寄存器10-4电连接的第一驱动信号线20对应的像素单元不被扫描。其中，S10-4为第一移位寄存器10-4的驱动信号输出端或触发信号端的信号波形。

可选的，在上述实施例的基础上，继续参见图7，第一开关单元30包括第一端、第二端和控制端，第i个第一移位寄存器10的启动信号端S1与一第一开关单元30的第一端电连接；第一开关单元30的第二端与第i+1个第一移位寄存器10的触发信号端电连接。

其中，所有第一开关单元30的控制端可电连接至同一控制信号线(例如可以是图7中的第一控制信号线CTR1)或不同的控制信号线。其中，所有第一开关单元30中的薄膜晶体管的类型可以相同或不同。

可选的，在上述实施例的基础上，继续参见图7，第二开关单元40包括第一端、第二端和控制端，第j个第一移位寄存器10的启动信号端S1与一第二开关单元40的第一端电连接；第二开关单元40的第二端与第j+2个第一移位寄存器10的触发信号端S2电连接。

其中，所有第二开关单元40的控制端可电连接至同一控制信号线或不同的控制信号线。所有第一开关单元30和所有第二开关单元40可电连接至同一控制信号线或不同的控制信号线(例如可以是图7中第一控制信号线CTR1和控制信号线CTR11)。所有第二开关单元40中的薄膜晶体管的类型可以相同或不同。第一开关单元30中的薄膜晶体管的类型和第二开关单元40中的薄膜晶体管的类型可以相同或不同。

可选的，在上述实施例的基础上，图8为本发明实施例提供的又一种阵列基板的结构示意图，阵列基板还包括：第一控制信号线CTR1。第一开关单元30的控制端与第一控制信号线CTR1电连接。第二开关单元40的控制端与第一控制信号线CTR1电连接。第一开关单元30的控制端和第二开关单元40的控制端可电连接至同一控制信号线，可以降低布线的复杂程度。控制信号线的数量越少，布线的复杂程度越低。

可选的，在上述实施例的基础上，继续参见图7或图8，第一开关单元30包括第一薄膜晶体管，第一薄膜晶体管的第一极与第一开关单元30的第一端电连接，第一薄膜晶体管的第二极与第一开关单元30的第二端电连接，第一薄膜晶体管的栅极与第一开关单元30的控制端电连接。

可选的，在上述实施例的基础上，继续参见图7或图8，第二开关单元40包括第二薄膜晶体管，第二薄膜晶体管的第一极与第二开关单元40的第一端电连接，第二薄膜晶体管的第二极与第二开关单元40的第二端电连接，第二薄膜晶体管的栅极与第二开关单元40的控制端电连接。

可选的，在上述实施例的基础上，继续参见图8，第一薄膜晶体管为P型薄膜晶体管，第二薄膜晶体管为N型薄膜晶体管。

在高分辨率显示模式或逐行扫描模式时，使第一控制信号线CTR1上传输低电平，从而控制第一开关单元30的第一端和第二端之间导通，控制第二开关单元40的第一端和第二端之间关断；在高刷新率显示模式或隔行扫描模式时，使第一控制信号线CTR1上传输高电平，从而控制第一开关单元30的第一端和第二端之间关断，控制第二开关单元40的第一端和第二端之间导通。

可选的，在上述实施例的基础上，图9为本发明实施例提供的又一种阵列基板的结构示意图，第一薄膜晶体管为N型薄膜晶体管，第二薄膜晶体管为P型薄膜晶体管。在高分辨率显示模式或逐行扫描模式时，使第一控制信号线CTR1上传输高电平，从而控制第一开关单元30的第一端和第二端之间导通，控制第二开关单元40的第一端和第二端之间关断；在高刷新率显示模式或隔行扫描模式时，使第一控制信号线CTR1上传输低电平，从而控制第一开关单元30的第一端和第二端之间关断，控制第二开关单元40的第一端和第二端之间导通。

可选的，在上述实施例的基础上，继续参见图8，阵列基板1还包括：多个第三开关单元50。

其中，第4k+2个第一移位寄存器10的第一时钟信号输入端CK经一第三开关单元50与第二时钟信号线CK2或第四时钟信号线CK4电连接。

其中，在高分辨率显示模式或逐行扫描模式时，控制第三开关单元50导通，以使第4k+2个第一移位寄存器10的第一时钟信号输入端CK接收到时钟信号，以保证第4k+2个第一移位寄存器10输出驱动信号。在高刷新率显示模式或隔行扫描模式时，控制第三开关单元50关断，以切断第4k+2个第一移位寄存器10的第一时钟信号输入端CK的时钟信号，进一步确保第4k+2个第一移位寄存器10不输出驱动信号。第三开关单元50可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。

可选的，在上述实施例的基础上，继续参见图8，阵列基板1还包括：多个第四开关单元60。

其中，第4k+2个第一移位寄存器10的第二时钟信号输入端XCK经一第四开关单元60与第一时钟信号线CK1或第三时钟信号线CK3电连接。

其中，在高分辨率显示模式或逐行扫描模式时，控制第四开关单元60导通，以使第4k+2个第一移位寄存器10的第二时钟信号输入端XCK接收到时钟信号，以保证第4k+2个第一移位寄存器10输出驱动信号。在高刷新率显示模式或隔行扫描模式时，控制第四开关单元60关断，以切断第4k+2个第一移位寄存器10的第二时钟信号输入端XCK的时钟信号，进一步确保第4k+2个第一移位寄存器10不输出驱动信号。第四开关单元60可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。

可选的，在上述实施例的基础上，继续参见图8，阵列基板1还包括：多个第五开关单元70。

其中，第4k+4个第一移位寄存器10的第一时钟信号输入端CK经一第五开关单元70与第二时钟信号线CK2或第四时钟信号线CK4电连接。

其中，在高分辨率显示模式或逐行扫描模式时，控制第五开关单元70导通，以使第4k+4个第一移位寄存器10的第一时钟信号输入端CK接收到时钟信号，以保证第4k+4个第一移位寄存器10输出驱动信号。在高刷新率显示模式或隔行扫描模式时，控制第五开关单元70关断，以切断第4k+4个第一移位寄存器10的第一时钟信号输入端CK的时钟信号，进一步确保第4k+4个第一移位寄存器10不输出驱动信号。第五开关单元70可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。

可选的，在上述实施例的基础上，继续参见图8，阵列基板1还包括：多个第六开关单元80。

其中，第4k+4个第一移位寄存器10的第二时钟信号输入端XCK经一第六开关单元80与第一时钟信号线CK1或第三时钟信号线CK3电连接。

其中，在高分辨率显示模式或逐行扫描模式时，控制第六开关单元80导通，以使第4k+4个第一移位寄存器10的第二时钟信号输入端XCK接收到时钟信号，以保证第4k+4个第一移位寄存器10输出驱动信号。在高刷新率显示模式或隔行扫描模式时，控制第六开关单元80关断，以切断第4k+4个第一移位寄存器10的第二时钟信号输入端XCK的时钟信号，进一步确保第4k+4个第一移位寄存器10不输出驱动信号。第六开关单元80可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。

通过设置第三开关单元50、第四开关单元60、第五开关单元70和第六开关单元80，以在隔行扫描时，切断所有第4k+2个第一移位寄存器10和第4k+4个第一移位寄存器10的时钟信号，以解决在高刷新率显示模式时，第4k+2个第一移位寄存器10和第4k+4个第一移位寄存器10虽然无启动信号输入，但是由于电路本身存在一定的分压关系，在第4k+2个第一移位寄存器10和第4k+4个第一移位寄存器10的驱动信号输出端可能存在高电平输出或者不稳定电位输出，第4k+2个第一移位寄存器10和第4k+4个第一移位寄存器10的输出不可控，在不可控的情况下，像素电路中的开关开启或闭合状态不确定，充电过程不可控，则控制发光的驱动TFT栅极电位不确定，发光像素仍可能会发光的问题。此外还可以降低功耗，具体可以降低电容等带来的功耗。

可选的，在上述实施例的基础上，继续参见图8，第三开关单元50包括第一端、第二端和控制端，第4k+2个第一移位寄存器10的第一时钟信号输入端CK与一第三开关单元50的第一端电连接；第三开关单元50的第二端与第二时钟信号线CK2或第四时钟信号线CK4电连接。

其中，所有第三开关单元50的控制端可电连接至同一控制信号线(例如可以是图8中控制信号线CTR2)或不同的控制信号线。所有第三开关单元50中的薄膜晶体管的类型可以相同或不同。

可选的，在上述实施例的基础上，继续参见图8，第四开关单元60包括第一端、第二端和控制端，第4k+2个第一移位寄存器10的第二时钟信号输入端XCK与一第四开关单元60的第一端电连接；第四开关单元60的第二端与第一时钟信号线CK1或第三时钟信号线CK3电连接。

其中，所有第四开关单元60的控制端可电连接至同一控制信号线(例如可以是图8中控制信号线CTR2)或不同的控制信号线。所有第四开关单元60中的薄膜晶体管的类型可以相同或不同。

可选的，在上述实施例的基础上，继续参见图8，第五开关单元70包括第一端、第二端和控制端，第4k+4个第一移位寄存器10的第一时钟信号输入端CK与一第五开关单元70的第一端电连接；第五开关单元70的第二端与第二时钟信号线CK2或第四时钟信号线CK4电连接。

其中，所有第五开关单元70的控制端可电连接至同一控制信号线(例如可以是图8中控制信号线CTR2)或不同的控制信号线。其中，所有第五开关单元70中的薄膜晶体管的类型可以相同或不同。

可选的，在上述实施例的基础上，继续参见图8，第六开关单元80包括第一端、第二端和控制端，第4k+4个第一移位寄存器的第二时钟信号输入端XCK与一第六开关单元80的第一端电连接；第六开关单元80的第二端与第一时钟信号线CK1或第三时钟信号线CK3电连接。

其中，所有第六开关单元80的控制端可电连接至同一控制信号线(例如可以是图8中控制信号线CTR2)或不同的控制信号线。其中，所有第六开关单元80中的薄膜晶体管的类型可以相同或不同。

可选的，在上述实施例的基础上，继续参见图8，阵列基板还包括：第二控制信号线CTR2。第三开关单元50的控制端与第二控制信号线CTR2电连接。第四开关单元60的控制端与第二控制信号线CTR2电连接。第五开关单元70的控制端与第二控制信号线CTR2电连接。第六开关单元80的控制端与第二控制信号线CTR2电连接。第三开关单元50的控制端、第四开关单元60的控制端、第五开关单元70的控制端和第六开关单元80的控制端，可电连接至同一控制信号线，可以降低布线的复杂程度。

可选的，在上述实施例的基础上，继续参见图8，第三开关单元50包括第三薄膜晶体管，第三薄膜晶体管的第一极与第三开关单元50的第一端电连接，第三薄膜晶体管的第二极与第三开关单元50的第二端电连接，第三薄膜晶体管的栅极与第三开关单元50的控制端电连接。

可选的，在上述实施例的基础上，继续参见图8，第四开关单元60包括第四薄膜晶体管，第四薄膜晶体管的第一极与第四开关单元的第一端电连接，第四薄膜晶体管的第二极与第四开关单元60的第二端电连接，第四薄膜晶体管的栅极与第四开关单元60的控制端电连接。

可选的，在上述实施例的基础上，继续参见图8，第五开关单元70包括第五薄膜晶体管，第五薄膜晶体管的第一极与第五开关单元70的第一端电连接，第五薄膜晶体管的第二极与第五开关单元70的第二端电连接，第五薄膜晶体管的栅极与第五开关单元70的控制端电连接。

可选的，在上述实施例的基础上，继续参见图8，第六开关单元80包括第六薄膜晶体管，第六薄膜晶体管的第一极与第六开关单元80的第一端电连接，第六薄膜晶体管的第二极与第六开关单元80的第二端电连接，第六薄膜晶体管的栅极与第六开关单元80的控制端电连接。

可选的，在上述实施例的基础上，继续参见图8，第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管和第六薄膜晶体管为N型薄膜晶体管。

其中，在高分辨率显示模式或逐行扫描模式时，使第二控制信号线CTR2上传输高电平，从而控制第三开关单元50、第四开关单元60、第五开关单元70和第六开关单元80导通；在高刷新率显示模式或隔行扫描模式时，使第二控制信号线CTR2上传输低电平，从而控制第三开关单元50、第四开关单元60、第五开关单元70和第六开关单元80关断。

可选的，在上述实施例的基础上，第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管和第六薄膜晶体管为P型薄膜晶体管。

其中，在高分辨率显示模式或逐行扫描模式时，使第二控制信号线CTR2上传输低电平，从而控制第三开关单元50、第四开关单元60、第五开关单元70和第六开关单元80导通；在高刷新率显示模式或隔行扫描模式时，使第二控制信号线CTR2上传输高电平，从而控制第三开关单元50、第四开关单元60、第五开关单元70和第六开关单元80关断。

可选的，在上述实施例的基础上，图9为本发明实施例提供的又一种阵列基板的结构示意图，第一移位寄存器10还包括第一电位信号输入端VD。阵列基板1还包括：第一电位信号线V1和多个第七开关单元90。

其中，第4k+1个第一移位寄存器10的第一电位信号输入端VD与第一电位信号线V1电连接。第4k+2个第一移位寄存器10的第一电位信号输入端VD经一第七开关单元90与第一电位信号线V1电连接。第4k+3个第一移位寄存器10的第一电位信号输入端VD与第一电位信号线V1电连接。

其中，在高分辨率显示模式或逐行扫描模式时，控制第七开关单元90导通，以使第4k+2个第一移位寄存器10的第一电位信号输入端VD输入供电电压，以保证第4k+2个第一移位寄存器10输出驱动信号。在高刷新率显示模式或隔行扫描模式时，控制第七开关单元90关断，以切断第4k+2个第一移位寄存器10的第一电位信号输入端VD的供电电源，进一步确保第4k+2个第一移位寄存器10不输出驱动信号。第七开关单元90可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。

可选的，在上述实施例的基础上，继续参见图9，阵列基板1还包括：多个第九开关单元110。第4k+4个第一移位寄存器10的第一电位信号输入端VD经一第九开关单元110与第一电位信号线V1电连接。

其中，在高分辨率显示模式或逐行扫描模式时，控制第九开关单元110导通，以使第4k+4个第一移位寄存器10的第一电位信号输入端VD输入供电电压，以保证第4k+4个第一移位寄存器10输出驱动信号。在高刷新率显示模式或隔行扫描模式时，控制第九开关单元110关断，以切断第4k+4个第一移位寄存器10的第一电位信号输入端VD的供电电源，进一步确保第4k+4个第一移位寄存器10不输出驱动信号。第九开关单元110可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。

可选的，在上述实施例的基础上，继续参见图9，第一移位寄存器10还包括第二电位信号输入端VE。阵列基板1还包括：第二电位信号线V2和多个第八开关单元100。

其中，第4k+1个第一移位寄存器10的第二电位信号输入端VE与第二电位信号线V2电连接。第4k+2个第一移位寄存器10的第二电位信号输入端VE经一第八开关单元100与第二电位信号线V2电连接。第4k+3个第一移位寄存器10的第二电位信号输入端VE与第二电位信号线V2电连接。

其中，在高分辨率显示模式或逐行扫描模式时，控制第八开关单元100导通，以使第4k+2个第一移位寄存器10的第二电位信号输入端VE输入供电电压，以保证第4k+2个第一移位寄存器10输出驱动信号。在高刷新率显示模式或隔行扫描模式时，控制第八开关单元100关断，以切断第4k+2个第一移位寄存器10的第二电位信号输入端VE的供电电源，进一步确保第4k+2个第一移位寄存器10不输出驱动信号。第八开关单元100可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。

可选的，在上述实施例的基础上，继续参见图9，阵列基板1还包括：多个第十开关单元120。第4k+4个第一移位寄存器10的第二电位信号输入端VE经一第十开关单元120与第二电位信号线V2电连接。

其中，在高分辨率显示模式或逐行扫描模式时，控制第十开关单元120导通，以使第4k+4个第一移位寄存器10的第二电位信号输入端VE输入供电电压，以保证第4k+4个第一移位寄存器10输出驱动信号。在高刷新率显示模式或隔行扫描模式时，控制第十开关单元120关断，以切断第4k+4个第一移位寄存器10的第二电位信号输入端VE的供电电源，进一步确保第4k+4个第一移位寄存器10不输出驱动信号。第十开关单元120可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。

通过设置第七开关单元90、第八开关单元100、第九开关单元110和第十开关单元120，以在隔行扫描时，切断所有第4k+2个第一移位寄存器10和第4k+4个第一移位寄存器10的供电电源，以解决在高刷新率显示模式时，第4k+2个第一移位寄存器10和第4k+4个第一移位寄存器10虽然无启动信号输入，但是由于电路本身存在一定的分压关系，在第4k+2个第一移位寄存器10和第4k+4个第一移位寄存器10的驱动信号输出端可能存在高电平输出或者不稳定电位输出，第4k+2个第一移位寄存器10和第4k+4个第一移位寄存器10的输出不可控，在不可控的情况下，像素电路中的开关开启或闭合状态不确定，充电过程不可控，则控制发光的驱动TFT栅极电位不确定，发光像素仍可能会发光的问题。此外还可以降低功耗，具体可以降低电容等带来的功耗。

可选的，在上述实施例的基础上，继续参见图9，第七开关单元90包括第一端、第二端和控制端，第4k+2个第一移位寄存器10的第一电位信号输入端VD与一第七开关单元90的第一端电连接；第七开关单元90的第二端与第一电位信号线V1电连接。

其中，所有第七开关单元90的控制端可电连接至同一控制信号线(例如可以是图9中控制信号线CTR3)或不同的控制信号线。其中，所有第七开关单元90中的薄膜晶体管的类型可以相同或不同。

可选的，在上述实施例的基础上，继续参见图9，第八开关单元100包括第一端、第二端和控制端，第4k+2个第一移位寄存器10的第二电位信号输入端VE与一第八开关单元100的第一端电连接；第八开关单元100的第二端与第二电位信号线V2电连接。

其中，所有第八开关单元100的控制端可电连接至同一控制信号线(例如可以是图9中控制信号线CTR3)或不同的控制信号线。其中，所有第八开关单元100中的薄膜晶体管的类型可以相同或不同。

可选的，在上述实施例的基础上，继续参见图9，第九开关单元110包括第一端、第二端和控制端，第4k+4个第一移位寄存器10的第一电位信号输入端VD与一第九开关单元110的第一端电连接；第九开关单元110的第二端与第一电位信号线V1电连接。

其中，所有第九开关单元110的控制端可电连接至同一控制信号线(例如可以是图9中控制信号线CTR3)或不同的控制信号线。其中，所有第九开关单元110中的薄膜晶体管的类型可以相同或不同。

可选的，在上述实施例的基础上，继续参见图9，第十开关单元120包括第一端、第二端和控制端，第4k+4个第一移位寄存器10的第二电位信号输入端VE与一第十开关单元120的第一端电连接；第十开关单元120的第二端与第二电位信号线V2电连接。

其中，所有第十开关单元120的控制端可电连接至同一控制信号线(例如可以是图9中控制信号线CTR3)或不同的控制信号线。其中，所有第十开关单元120中的薄膜晶体管的类型可以相同或不同。第七开关单元90的控制端、第八开关单元100的控制端、第九开关单元110的控制端和第十开关单元120的控制端可电连接至同一控制信号线或不同的控制信号线。

可选的，在上述实施例的基础上，继续参见图9，阵列基板还包括：第三控制信号线CTR3。第七开关单元90的控制端与第三控制信号线CTR3电连接。第八开关单元100的控制端与第三控制信号线CTR3电连接。第九开关单元110的控制端与第三控制信号线CTR3电连接。第十开关单元120的控制端与第三控制信号线CTR3电连接。第七开关单元90的控制端、第八开关单元100的控制端、第九开关单元110的控制端和第十开关单元120的控制端，可电连接至同一控制信号线，可以降低布线的复杂程度。

可选的，在上述实施例的基础上，继续参见图9，第七开关单元90包括第七薄膜晶体管，第七薄膜晶体管的第一极与第七开关单元90的第一端电连接，第七薄膜晶体管的第二极与第七开关单元90的第二端电连接，第七薄膜晶体管的栅极与第七开关单元90的控制端电连接。

可选的，在上述实施例的基础上，继续参见图9，第八开关单元100包括第八薄膜晶体管，第八薄膜晶体管的第一极与第八开关单元100的第一端电连接，第八薄膜晶体管的第二极与第八开关单元100的第二端电连接，第八薄膜晶体管的栅极与第八开关单元100的控制端电连接。

可选的，在上述实施例的基础上，继续参见图9，第九开关单元110包括第九薄膜晶体管，第九薄膜晶体管的第一极与第九开关单元110的第一端电连接，第九薄膜晶体管的第二极与第九开关单元110的第二端电连接，第九薄膜晶体管的栅极与第九开关单元110的控制端电连接。

可选的，在上述实施例的基础上，继续参见图9，第十开关单元120包括第十薄膜晶体管，第十薄膜晶体管的第一极与第十开关单元120的第一端电连接，第十薄膜晶体管的第二极与第十开关单元120的第二端电连接，第十薄膜晶体管的栅极与第十开关单元120的控制端电连接。

可选的，在上述实施例的基础上，继续参见图9，第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管和第十薄膜晶体管为N型薄膜晶体管。

其中，在高分辨率显示模式或逐行扫描模式时，使第三控制信号线CTR3上传输高电平，从而控制第七开关单元90、第八开关单元100、第九开关单元110和第十开关单元120导通；在高刷新率显示模式或隔行扫描模式时，使第三控制信号线CTR3上传输低电平，从而控制第七开关单元90、第八开关单元100、第九开关单元110和第十开关单元120关断。

可选的，在上述实施例的基础上，第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管和第十薄膜晶体管为P型薄膜晶体管。

其中，在高分辨率显示模式或逐行扫描模式时，使第三控制信号线CTR3上传输低电平，从而控制第七开关单元90、第八开关单元100、第九开关单元110和第十开关单元120导通；在高刷新率显示模式或隔行扫描模式时，使第三控制信号线CTR3上传输高电平，从而控制第七开关单元90、第八开关单元100、第九开关单元110和第十开关单元120关断。

可选的，在上述实施例的基础上，图10为本发明实施例提供的又一种阵列基板的结构示意图，阵列基板还包括：第十一开关单元130、第十二开关单元140、第十三开关单元150和第十四开关单元160。

其中，第一时钟信号线CK1经第十一开关单元130与第三时钟信号线CK3电连接。第一时钟信号线CK1经第十二开关单元140与第四时钟信号线CK4电连接。第二时钟信号线CK2经第十三开关单元150与第三时钟信号线CK3电连接。第二时钟信号线CK2经第十四开关单元160与第四时钟信号线CK4电连接。

其中，第十一开关单元130可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。第十二开关单元140可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。第十三开关单元150可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。第十四开关单元160可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。可选的，时序控制电路与第一时钟信号线CK1和第二时钟信号线CK2电连接。

在高分辨率显示模式或逐行扫描模式时，控制第十一开关单元130和第十四开关单元160导通，控制第十二开关单元140和第十三开关单元150关断，以使第一时钟信号线CK1和第三时钟信号线CK3上的信号相同，第二时钟信号线CK2和第四时钟信号线CK4上的信号相同。在高刷新率显示模式或隔行扫描模式时，控制第十一开关单元130和第十四开关单元160关断，控制第十二开关单元140和第十三开关单元150导通，以使第一时钟信号线CK1和第四时钟信号线CK4上的信号相同，第二时钟信号线CK2和第三时钟信号线CK3上的信号相同。

图10示例性的画出第一移位寄存器10的个数为5个的情况，第一移位寄存器10-5为第5个第一移位寄存器。

可选的，在上述实施例的基础上，图11为本发明实施例提供的又一种阵列基板的结构示意图，第十一开关单元130包括第一端、第二端和控制端，第一时钟信号线CK1与第十一开关单元130的第一端电连接，第十一开关单元130的第二端与第三时钟信号线CK3电连接。

可选的，在上述实施例的基础上，继续参见图11，第十二开关单元140包括第一端、第二端和控制端，第一时钟信号线CK1与第十二开关单元140的第一端电连接；第十二开关单元140的第二端与第四时钟信号线CK4电连接。

可选的，在上述实施例的基础上，继续参见图11，第十三开关单元150包括第一端、第二端和控制端，第二时钟信号线CK2与第十三开关单元150的第一端电连接。第十三开关单元150的第二端与第三时钟信号线CK3电连接。

可选的，在上述实施例的基础上，继续参见图11，第十四开关单元160包括第一端、第二端和控制端，第二时钟信号线CK2与第十四开关单元160的第一端电连接；第十四开关单元160的第二端与第四时钟信号线CK4电连接。

其中，第十一开关单元130的控制端、第十二开关单元140的控制端、第十三开关单元150的控制端和第十四开关单元160的控制端，可电连接至同一控制信号线或不同的控制信号线。

可选的，在上述实施例的基础上，继续参见图11，阵列基板还包括：第四控制信号线CTR4。第十一开关单元130的控制端与第四控制信号线CTR4电连接。第十二开关单元140的控制端与第四控制信号线CTR4电连接。第十三开关单元150的控制端与第四控制信号线CTR4电连接。第十四开关单元160的控制端与第四控制信号线CTR4电连接。第十一开关单元130的控制端、第十二开关单元140的控制端、第十三开关单元150的控制端和第十四开关单元160的控制端，电连接至同一控制信号线，可以降低布线的复杂程度。

可选的，在上述实施例的基础上，继续参见图11，第四控制信号线CTR4与第一控制信号线CTR1可为同一控制信号线。

可选的，在上述实施例的基础上，继续参见图11，第十一开关单元130包括第十一薄膜晶体管，第十一薄膜晶体管的第一极与第十一开关单元130的第一端电连接，第十一薄膜晶体管的第二极与第十一开关单元130的第二端电连接，第十一薄膜晶体管的栅极与第十一开关单元130的控制端电连接。

可选的，在上述实施例的基础上，继续参见图11，第十二开关单元140包括第十二薄膜晶体管，第十二薄膜晶体管的第一极与第十二开关单元140的第一端电连接，第十二薄膜晶体管的第二极与第十二开关单元140的第二端电连接，第十二薄膜晶体管的栅极与第十二开关单元140的控制端电连接。

可选的，在上述实施例的基础上，继续参见图11，第十三开关单元150包括第十三薄膜晶体管，第十三薄膜晶体管的第一极与第十三开关单元150的第一端电连接，第十三薄膜晶体管的第二极与第十三开关单元150的第二端电连接，第十三薄膜晶体管的栅极与第十三开关单元150的控制端电连接。

可选的，在上述实施例的基础上，继续参见图11，第十四开关单元160包括第十四薄膜晶体管，第十四薄膜晶体管的第一极与第十四开关单元160的第一端电连接，第十四薄膜晶体管的第二极与第十四开关单元160的第二端电连接，第十四薄膜晶体管的栅极与第十四开关单元160的控制端电连接。

可选的，在上述实施例的基础上，继续参见图11，第十一薄膜晶体管和第十四薄膜晶体管为N型薄膜晶体管，第十二薄膜晶体管和第十三薄膜晶体管为P型薄膜晶体管。

其中，在高分辨率显示模式或逐行扫描模式时，使第四控制信号线CTR4上传输高电平，从而控制第十一开关单元130和第十四开关单元160导通，控制第十二开关单元140和第十三开关单元150关断；在高刷新率显示模式或隔行扫描模式时，使第四控制信号线CTR4上传输低电平，从而控制第十一开关单元130和第十四开关单元160关断，控制第十二开关单元140和第十三开关单元150导通。

可选的，在上述实施例的基础上，第十一薄膜晶体管和第十四薄膜晶体管为P型薄膜晶体管，第十二薄膜晶体管和第十三薄膜晶体管为N型薄膜晶体管。

其中，在高分辨率显示模式或逐行扫描模式时，使第四控制信号线CTR4上传输低电平，从而控制第十一开关单元130和第十四开关单元160导通，控制第十二开关单元140和第十三开关单元150关断；在高刷新率显示模式或隔行扫描模式时，使第四控制信号线CTR4上传输高电平，从而控制第十一开关单元130和第十四开关单元160关断，控制第十二开关单元140和第十三开关单元150导通。

可选的，在上述实施例的基础上，继续参见图1，该阵列基板1包括显示区2和非显示区3，多个第一移位寄存器10、多个第一开关单元30、至少一个第二开关单元40、第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3和第四时钟信号线CK4位于非显示区3，多条第一驱动信号线20位于显示区2。

可选的，第一控制信号线CTR1、多个第三开关单元50、多个第四开关单元60、多个第五开关单元70、多个第六开关单元80、第一电位信号线V1、多个第七开关单元90、多个第九开关单元110、第二电位信号线V2、多个第八开关单元100、多个第十开关单元120、第十一开关单元130、第十二开关单元140、第十三开关单元150和第十四开关单元160可位于非显示区3。

可选的，在上述实施例的基础上，图12为本发明实施例提供的又一种阵列基板的结构示意图，图13为本发明实施例提供的又一种在显示面板工作在逐行扫描模式时各信号的时序图，图14为本发明实施例提供的又一种在显示面板工作在隔行扫描模式时各信号的时序图，阵列基板还包括：启动信号线STV、第十五开关单元170、第二移位寄存器180、第二驱动信号线21、第十六开关单元190和第十七开关单元200。

其中，第二移位寄存器180包括第一时钟信号输入端CK、第二时钟信号输入端XCK、启动信号端S1和触发信号端S2；启动信号线STV经第十五开关单元170与第二移位寄存器180的启动信号端S1电连接；第二移位寄存器180的第一时钟信号输入端CK与第二时钟信号线CK2或第四时钟信号线CK4电连接；第二移位寄存器180的第二时钟信号输入端XCK与第一时钟信号线CK1或第三时钟信号线CK3电连接。第二驱动信号线21与第二移位寄存器180电连接。

第1个第一移位寄存器10的启动信号端S1经第十六开关单元190与第二移位寄存器180的触发信号端S2电连接。

启动信号线STV经第十七开关单元200与第1个第一移位寄存器10的启动信号端S1电连接。

其中，第二移位寄存器180的结构和功能与第一移位寄出器10的的结构和功能相同或类似，此处不再赘述。第一驱动信号线和第二驱动信号线为扫描线。或者，第一驱动信号线和第二驱动信号线为发光控制线。其中，第十五开关单元170的开关状态，以及第十六开关单元190的开关状态可与第一开关单元30的开关状态相同。第十七开关单元200的开关状态可与第二开关单元40的开关状态相同。第十五开关单元170可包括薄膜晶体管(ThinFilm Transistor，TFT)等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。第十六开关单元190可包括薄膜晶体管(Thin Film Transistor，TFT)等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。第十七开关单元200可包括薄膜晶体管(Thin Film Transistor，TFT)等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。

示例性的，结合图12和图13所示，在显示面板需要进行高分辨率或低刷新率显示画面时，控制第一开关单元30、第十五开关单元170和第十六开关单元190导通，控制第二开关单元40和第十七开关单元200关断，第二移位寄存器180、第一移位寄存器10-1、第一移位寄存器10-2和第一移位寄存器10-3依次级联，此时，第二移位寄存器180相当于第一级，第一移位寄存器10-1相当于第二级，第一移位寄存器10-2相当于第三级，第一移位寄存器10-3相当于第四级，第一时钟信号线CK1和第三时钟信号线CK3上的信号相同，第二时钟信号线CK2和第四时钟信号线CK4上的信号相同，以使相邻两级的移位寄存器中，前一级移位寄存器的第一时钟信号输入端CK输入的时钟信号与后一级移位寄存器的第二时钟信号输入端XCK输入的时钟信号相同，前一级移位寄存器的第二时钟信号输入端XCK输入的时钟信号与后一级移位寄存器的第一时钟信号输入端CK输入的时钟信号相同，从而实现第二移位寄存器180、第一移位寄存器10-1、第一移位寄存器10-2和第一移位寄存器10-3逐级输出驱动信号，以使与第二移位寄存器180和所有第一移位寄存器电连接的驱动信号线对应的像素单元的发光状态被更新。其中，S180为第二移位寄存器180的驱动信号输出端或触发信号端的信号波形。即在显示面板需要进行高分辨率或低刷新率显示画面时，使第二移位寄存器和全部第一移位寄存器工作，并逐级输出驱动信号(或称扫描信号)，以进行逐行扫描，以保证显示画面的分辨率达到最大。

示例性的，结合图12和图14所示，在显示面板需要进行高刷新率或低分辨率显示画面时，控制第一开关单元30、第十五开关单元170和第十六开关单元190关断，控制第二开关单元40和第十七开关单元200导通，第一移位寄存器10-1和第一移位寄存器10-3依次级联，第二移位寄存器180和第一移位寄存器10-2被隔离，此时，第一移位寄存器10-1相当于第一级，第一移位寄存器10-3相当于第二级，第一时钟信号线CK1和第四时钟信号线CK4上的信号相同，第二时钟信号线CK2和第三时钟信号线CK3上的信号相同，以使相邻两级的第一移位寄存器中，前一级第一移位寄存器的第一时钟信号输入端CK输入的时钟信号与后一级第一移位寄存器的第二时钟信号输入端XCK输入的时钟信号相同，前一级第一移位寄存器的第二时钟信号输入端XCK输入的时钟信号与后一级第一移位寄存器的第一时钟信号输入端CK输入的时钟信号相同，从而实现第一移位寄存器10-1和第一移位寄存器10-3逐级输出驱动信号，以使与第一移位寄存器10-1和第一移位寄存器10-3电连接的第一驱动信号线对应的像素单元的发光状态被更新；第二移位寄存器180和第一移位寄存器10-2不会输出驱动信号，与第二移位寄存器180和第一移位寄存器10-2电连接的驱动信号线对应的像素单元不被扫描，而发光状态不被更新，维持之前的发光状态。即在显示面板需要进行高刷新率或低分辨率显示画面时，可使所有第奇数个的第一移位寄存器级联，并逐级输出驱动信号，所有第偶数个的第一移位寄存器不工作，以进行隔行扫描，以减少扫描的行数，降低扫描时间，提高刷新频率。图14相当于对偶数行像素单元进行扫描，图5相当于对奇数行像素单元进行扫描。

可选的，在上述实施例的基础上，继续参见图12，第十五开关单元170可包括第一端、第二端和控制端，其中，启动信号线STV与第十五开关单元170的第一端电连接；第十五开关单元170的第二端与第二移位寄存器180的启动信号端S1电连接。

可选的，在上述实施例的基础上，继续参见图12，第十六开关单元190可包括第一端、第二端和控制端，其中，第1个第一移位寄存器10的启动信号端S1与第十六开关单元190的第一端电连接；第十六开关单元190的第二端与第二移位寄存器180的触发信号端S2电连接。

可选的，在上述实施例的基础上，继续参见图12，第十七开关单元200可包括第一端、第二端和控制端，其中，启动信号线STV与第十七开关单元200的第一端电连接；第十七开关单元200的第二端与第1个第一移位寄存器10的启动信号端S1电连接。

其中，第十五开关单元170的控制端、第十六开关单元190的控制端和第十七开关单元200的控制端可电连接至同一控制信号线或不同的控制信号线。

可选的，在上述实施例的基础上，图15为本发明实施例提供的又一种阵列基板的结构示意图，阵列基板1还包括：第十八开关单元210。

其中，第二移位寄存器180的第一时钟信号输入端CK经第十八开关单元210与第二时钟信号线CK2或第四时钟信号线CK4电连接。

其中，在高分辨率显示模式或逐行扫描模式时，控制第十八开关单元210导通，以使第二移位寄存器180的第一时钟信号输入端CK输入时钟信号，以保证第二移位寄存器180输出驱动信号。在高刷新率显示模式或隔行扫描模式时，控制第十八开关单元210关断，以切断第二移位寄存器180的第一时钟信号输入端CK的时钟信号，进一步确保第二移位寄存器180不输出驱动信号。第十八开关单元210可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。

可选的，在上述实施例的基础上，继续参见图15，阵列基板1还包括：第十九开关单元220。第二移位寄存器190的第二时钟信号输入端XCK经第十九开关单元220与第一时钟信号线CK1或第三时钟信号线CK3电连接。

其中，其中，在高分辨率显示模式或逐行扫描模式时，控制第十九开关单元220导通，以使第二移位寄存器180的第二时钟信号输入端XCK输入时钟信号，以保证第二移位寄存器180输出驱动信号。在高刷新率显示模式或隔行扫描模式时，控制第十九开关单元220关断，以切断第二移位寄存器180的第二时钟信号输入端XCK的时钟信号，进一步确保第二移位寄存器180不输出驱动信号。第十九开关单元220可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。

可选的，第十八开关单元210可包括第一端、第二端和控制端。其中，第二移位寄存器180的第一时钟信号输入端CK与第十八开关单元210的第一端电连接；第十八开关单元210的第二端与第二时钟信号线CK2或第四时钟信号线CK4电连接。

可选的，第十九开关单元220可包括第一端、第二端和控制端。其中，第二移位寄存器190的第二时钟信号输入端XCK与第十九开关单元220的第一端电连接；第十九开关单元220的第二端与第一时钟信号线CK1或第三时钟信号线CK3电连接。

其中，第十八开关单元210的控制端和第十九开关单元220的控制端可电连接至同一控制信号线或不同的控制信号线。

通过设置第十八开关单元210和第十九开关单元220，以在隔行扫描时，切断第二移位寄存器180的时钟信号，以解决在高刷新率显示模式时，第二移位寄存器180虽然无启动信号输入，但是由于电路本身存在一定的分压关系，在第二移位寄存器180的驱动信号输出端可能存在高电平输出或者不稳定电位输出，第二移位寄存器180的输出不可控，在不可控的情况下，像素电路中的开关开启或闭合状态不确定，充电过程不可控，则控制发光的驱动TFT栅极电位不确定，发光像素仍可能会发光的问题。此外还可以降低功耗，具体可以降低电容等带来的功耗。

可选的，在上述实施例的基础上，图16为本发明实施例提供的又一种阵列基板的结构示意图，第二移位寄存器180还包括第一电位信号输入端VD。

阵列基板1还包括：第一电位信号线V1和第二十开关单元230。第二移位寄存器180的第一电位信号输入端VD经第二十开关单元230与第一电位信号线V1电连接。

其中，在高分辨率显示模式或逐行扫描模式时，控制第二十开关单元230导通，以使第二移位寄存器180的第一电位信号输入端VD输入供电电压，以保证第二移位寄存器180输出驱动信号。在高刷新率显示模式或隔行扫描模式时，控制第二十开关单元230关断，以切断第二移位寄存器180的第一电位信号输入端VD的供电电源，进一步确保第二移位寄存器180不输出驱动信号。第二十开关单元230可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。

可选的，在上述实施例的基础上，继续参见图16，第二移位寄存器180还包括第二电位信号输入端VE。阵列基板1还包括：第二电位信号线V2和第二十一开关单元240。第二移位寄存器180的第二电位信号输入端VE经第二十一开关单元240与第二电位信号线V2电连接。

其中，在高分辨率显示模式或逐行扫描模式时，控制第二十一开关单元240导通，以使第二移位寄存器180的第二电位信号输入端VE输入供电电压，以保证第二移位寄存器180输出驱动信号。在高刷新率显示模式或隔行扫描模式时，控制第二十一开关单元240关断，以切断第二移位寄存器180的第二电位信号输入端VE的供电电源，进一步确保第二移位寄存器180不输出驱动信号。第二十一开关单元240可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。

可选的，在上述实施例的基础上，继续参见图16，第二十开关单元230可包括第一端、第二端和控制端。其中，第二移位寄存器180的第一电位信号输入端VD与第二十开关单元230的第一端电连接；第二十开关单元230的第二端与第一电位信号线V1电连接。

可选的，在上述实施例的基础上，继续参见图16，第二十一开关单元240可包括第一端、第二端和控制端。其中，第二移位寄存器180的第二电位信号输入端VE与第二十一开关单元240的第一端电连接；第二十一开关单元240的第二端与第二电位信号线V2电连接。

其中，第二十开关单元230的控制端和第二十一开关单元240的控制端可电连接至同一控制信号线或不同的控制信号线。第一开关单元30至第二十一开关单元240的控制端可电连接至同一控制信号线。第一开关单元30、第三开关单元50、第四开关单元60、第五开关单元70、第六开关单元80、第七开关单元90、第八开关单元100、第九开关单元110、第十开关单元120、第十一开关单元130、第十四开关单元160、第十五开关单元170、第十六开关单元190、第十八开关单元210、十九开关单元220、第二十开关单元230和第二十一开关单元240的开关状态相同。第一开关单元30、第三开关单元50、第四开关单元60、第五开关单元70、第六开关单元80、第七开关单元90、第八开关单元100、第九开关单元110、第十开关单元120、第十一开关单元130、第十四开关单元160、第十五开关单元170、第十六开关单元190、第十八开关单元210、十九开关单元220、第二十开关单元230和第二十一开关单元240中的薄膜晶体管的类型相同。第二开关单元40、第十二开关单元140、第十三开关单元150和第十七开关单元200的开关状态相同。第二开关单元40、第十二开关单元140、第十三开关单元150和第十七开关单元200中的薄膜晶体管的类型相同。

通过设置第二十开关单元230和第二十一开关单元240，以在隔行扫描时，切断第二移位寄存器180的供电电源，以解决在高刷新率显示模式时，第二移位寄存器180虽然无启动信号输入，但是由于电路本身存在一定的分压关系，在第二移位寄存器180的驱动信号输出端可能存在高电平输出或者不稳定电位输出，第二移位寄存器180的输出不可控，在不可控的情况下，像素电路中的开关开启或闭合状态不确定，充电过程不可控，则控制发光的驱动TFT栅极电位不确定，发光像素仍可能会发光的问题。此外还可以降低功耗，具体可以降低电容等带来的功耗。

其中，第十五开关单元170、第二移位寄存器180、第二驱动信号线21、第十六开关单元190、第十七开关单元200、第十八开关单元210、第十九开关单元220、第二十开关单元230、第二十一开关单元240、第二十开关单元230和第二十一开关单元240可位于非显示区3。

可选的，在上述实施例的基础上，图17为本发明实施例提供的一种第一移位寄存器的结构示意图，第一移位寄存器包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第一电容C1和第二电容C2。其中，启动信号输入端S1与第一晶体管M1的第一极电连接；第三晶体管M3的第一极，第四晶体管M4的控制极，以及第八晶体管M8的第一极，均与第一晶体管M1的第二极电连接；第一晶体管M1的控制极，以及第四晶体管M4的第二极，均与第一时钟信号输入端CK电连接；第三晶体管M3的控制极，以及第六晶体管M6的第一极，均与第二时钟信号输入端XCK电连接；第二晶体管M2的第一极，第一电容C1的第一极，以及第七晶体管M7的第一极，均与第一电位信号输入端VD电连接；第八晶体管M8的控制极，以及第五晶体管M5的第一极，均与第二电位信号输入端VE电连接；第三晶体管M3的第二极与第二晶体管M2的第二极电连接；第二晶体管M2的控制极，第四晶体管M4的第二极，第一电容C1的第二极，以及第五晶体管的第二极，均与第七晶体管M7的控制极电连接；第八晶体管M8的第二极，以及第二电容C2的第一极，均与第六晶体管的控制极电连接；第六晶体管M6的第二极，第二电容C2的第二极，以及第七晶体管M7的第二极，均与驱动信号输出端(也作为触发信号端S2)电连接。第一晶体管M1可为双栅晶体管。

需要说明的是，图17示例性的画出第一晶体管M1至第八晶体管M8是P型晶体管的情况，图17的技术方案对应的时序图可为图6。第一电位信号输入端VD的电位可高于第二电位信号输入端VE的电位。第一电位信号输入端VD的电位与第二电位信号输入端VE的电位的逻辑相反。

可选的，第一晶体管M1至第八晶体管M8可以是N型晶体管。对应的时序图即可将图6的各端信号的波形各时刻的电平取反即可获得。第一电位信号输入端VD的电位可低于第二电位信号输入端VE的电位。

本发明实施例提供又一种阵列基板。该阵列基板可设置于显示面板中。图18为本发明实施例提供的又一种阵列基板的结构示意图。图19为本发明实施例提供的又一种在显示面板工作在逐行扫描模式时各信号的时序图。图20为本发明实施例提供的又一种在显示面板工作在隔行扫描模式时各信号的时序图。该阵列基板1包括：驱动电路和多条第一驱动信号线20。该驱动电路包括多个第一移位寄存器10、多个第一开关单元30、至少一个第二开关单元40、第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3、第四时钟信号线CK4、第五时钟信号线CK5、第六时钟信号线CK6。

其中，任一第一移位寄存器10包括第一时钟信号输入端CK、第二时钟信号输入端XCK、启动信号端S1和触发信号端S2。

第一驱动信号线20与第一移位寄存器10一一对应电连接。

第i个第一移位寄存器10的启动信号端S1通过一第一开关单元30与第i+1个第一移位寄存器10的触发信号端S2电连接，其中，i为整数，1≤i<N，N为第一移位寄存器10的个数，N≥3。

第j个第一移位寄存器10的启动信号端S1通过一第二开关单元40与第j+2个第一移位寄存器10的触发信号端S2电连接，其中，j为奇数，1≤j≤N-2。

第4k+1个第一移位寄存器10的第一时钟信号输入端CK与第一时钟信号线CK1电连接；其中，k为整数，0≤k≤N/4-1。

第4k+1个第一移位寄存器10的第二时钟信号输入端XCK与第二时钟信号线CK2电连接。

第4k+3个第一移位寄存器10的第一时钟信号输入端CK与第三时钟信号线CK3电连接。

第4k+3个第一移位寄存器10的第二时钟信号输入端XCK与第四时钟信号线CK4电连接。

第4k+2个第一移位寄存器10的第一时钟信号输入端CK与第五时钟信号线CK5电连接。

第4k+2个第一移位寄存器10的第二时钟信号输入端XCK与第六时钟信号线CK6电连接。

其中，图18与图1中的相同的元件或单元的结构和功能相同或类似，此处不再赘述。

示例性的，结合图18和图19所示，在显示面板需要进行高分辨率或低刷新率显示画面时，控制第一开关单元30导通，控制第二开关单元40关断，第一移位寄存器10-1、第一移位寄存器10-2、第一移位寄存器10-3和第一移位寄存器10-4依次级联，此时，第一移位寄存器10-1相当于第一级，第一移位寄存器10-2相当于第二级，第一移位寄存器10-3相当于第三级，第一移位寄存器10-4相当于第四级，第一时钟信号线CK1、第三时钟信号线CK3和第六时钟信号线CK6上的信号相同，第二时钟信号线CK2、第四时钟信号线CK4和第五时钟信号线CK5上的信号相同，以使相邻两级的第一移位寄存器中，前一级第一移位寄存器的第一时钟信号输入端CK输入的时钟信号与后一级第一移位寄存器的第二时钟信号输入端XCK输入的时钟信号相同，前一级第一移位寄存器的第二时钟信号输入端XCK输入的时钟信号与后一级第一移位寄存器的第一时钟信号输入端CK输入的时钟信号相同，从而实现第一移位寄存器10-1、第一移位寄存器10-2、第一移位寄存器10-3和第一移位寄存器10-4逐级输出驱动信号，以使与所有第一移位寄存器电连接的第一驱动信号线对应的像素单元的发光状态被更新。即在显示面板需要进行高分辨率或低刷新率显示画面时，使全部第一移位寄存器工作，并逐级输出驱动信号(或称扫描信号)，以进行逐行扫描，以保证显示画面的分辨率达到最大。

示例性的，结合图18和图20所示，在显示面板需要进行高刷新率或低分辨率显示画面时，控制第一开关单元30关断，控制第二开关单元40导通，第一移位寄存器10-1和第一移位寄存器10-3依次级联，第一移位寄存器10-2和第一移位寄存器10-4被隔离，此时，第一移位寄存器10-1相当于第一级，第一移位寄存器10-3相当于第二级，第一时钟信号线CK1和第四时钟信号线CK4上的信号相同，第二时钟信号线CK2和第三时钟信号线CK3上的信号相同，第五时钟信号线CK5和第六时钟信号线CK6上停止传输时钟信号，以使相邻两级的第一移位寄存器中，前一级第一移位寄存器的第一时钟信号输入端CK输入的时钟信号与后一级第一移位寄存器的第二时钟信号输入端XCK输入的时钟信号相同，前一级第一移位寄存器的第二时钟信号输入端XCK输入的时钟信号与后一级第一移位寄存器的第一时钟信号输入端CK输入的时钟信号相同，从而实现第一移位寄存器10-1和第一移位寄存器10-3逐级输出驱动信号，以使与第一移位寄存器10-1和第一移位寄存器10-3电连接的第一驱动信号线对应的像素单元的发光状态被更新；第一移位寄存器10-2和第一移位寄存器10-4不会输出驱动信号，与第一移位寄存器10-2和第一移位寄存器10-4电连接的第一驱动信号线对应的像素单元不被扫描，而发光状态不被更新，维持之前的发光状态。即在显示面板需要进行高刷新率或低分辨率显示画面时，可使所有第奇数个第一移位寄存器级联，并逐级输出驱动信号，所有第偶数个第一移位寄存器不工作，以进行隔行扫描，以减少扫描的行数，降低扫描时间，提高刷新频率。

通过使第五时钟信号线CK5和第六时钟信号线CK6在显示面板需要进行高刷新率或低分辨率显示画面时不传输时钟信号，以在隔行扫描时，切断所有第偶数个第一移位寄存器10的时钟信号，以解决在高刷新率显示模式时，第偶数个第一移位寄存器10虽然无启动信号输入，但是由于电路本身存在一定的分压关系，在第偶数个第一移位寄存器10的驱动信号输出端可能存在高电平输出或者不稳定电位输出，第偶数个第一移位寄存器10的输出不可控，在不可控的情况下，像素电路中的开关开启或闭合状态不确定，充电过程不可控，则控制发光的驱动TFT栅极电位不确定，发光像素仍可能会发光的问题。此外还可以降低功耗，具体可以降低电容等带来的功耗。

本实施例的技术方案中，第i个第一移位寄存器的启动信号端通过一第一开关单元与第i+1个第一移位寄存器的触发信号端电连接，其中，i为整数，1≤i<N，N为第一移位寄存器的个数，N≥3；第j个第一移位寄存器的启动信号端通过一第二开关单元与第j+2个第一移位寄存器的触发信号端电连接，其中，j为奇数，1≤j≤N-2；第4k+1个第一移位寄存器的第一时钟信号输入端与第一时钟信号线电连接；其中，k为整数，0≤k≤N/4-1；第4k+1个第一移位寄存器的第二时钟信号输入端与第二时钟信号线电连接；第4k+3个第一移位寄存器的第一时钟信号输入端与第三时钟信号线电连接；第4k+3个第一移位寄存器的第二时钟信号输入端与第四时钟信号线电连接；第4k+2个第一移位寄存器的第一时钟信号输入端与第五时钟信号线电连接；第4k+2个第一移位寄存器的第二时钟信号输入端与第六时钟信号线电连接，以实现高分辨率模式和高刷新率模式的切换，在隔行扫描时，使第偶数个第一移位寄存器信号通路完全关闭，防止第偶数个第一移位寄存器输出不可控的情况发生。

可选的，在上述实施例的基础上，继续参见图18，N≥4，其中，第4k+4个第一移位寄存器10的第一时钟信号输入端CK与第五时钟信号线CK5电连接；第4k+4个第一移位寄存器10的第二时钟信号输入端XCK与第六时钟信号线CK6电连接。

可选的，在上述实施例的基础上，继续参见图18，阵列基板1还包括：启动信号线STV。启动信号线STV与第1个第一移位寄存器10的启动信号端S1电连接。

可选的，在上述实施例的基础上，图21为本发明实施例提供的又一种阵列基板的结构示意图，阵列基板1还包括：第十一开关单元130。第一时钟信号线CK1经第十一开关单元130与第三时钟信号线CK3电连接。

其中，图21与图11中的相同的元件或单元的结构和功能相同或类似，此处不再赘述。

可选的，在上述实施例的基础上，继续参见图21，阵列基板1还包括：第十二开关单元140。第一时钟信号线CK1经第十二开关单元140与第四时钟信号线CK4电连接。

可选的，在上述实施例的基础上，继续参见图21，阵列基板1还包括：第十三开关单元150。第二时钟信号线CK2经第十三开关单元150与第三时钟信号线CK3电连接。

可选的，在上述实施例的基础上，继续参见图21，阵列基板1还包括：第十四开关单元160。第二时钟信号线CK2经第十四开关单元160与第四时钟信号线CK4电连接。

其中，时序控制电路可与第一时钟信号线CK1和第二时钟信号线CK2电连接。时序控制电路可用于输出时钟信号至第一时钟信号线CK1和第二时钟信号线CK2。时序控制电路还可与第一控制信号线CTR1电连接，时序控制电路还用于输出导通信号或关断信号至第一控制信号线CTR1，以控制第一开关单元和第二开关单元等的导通或关断。

可选的，在上述实施例的基础上，继续参见图21，阵列基板1还包括：第二十二开关单元250。第二时钟信号线CK2经第二十二开关单元250与第五时钟信号线CK5电连接。或者，第四时钟信号线CK4经第二十二开关单元250与第五时钟信号线CK5电连接。

其中，在高分辨率显示模式或逐行扫描模式时，控制二十二开关单元250导通，以使第二时钟信号线CK2或第四时钟信号线CK4上的时钟信号传输至第五时钟信号线CK5，以使第偶数个第一移位寄存器10的第一时钟信号输入端CK输入时钟信号，保证第偶数个第一移位寄存器10输出驱动信号。在高刷新率显示模式或隔行扫描模式时，控制二十二开关单元250关断，以切断第偶数个第一移位寄存器10的第一时钟信号输入端CK的时钟信号，进一步确保第偶数个第一移位寄存器10不输出驱动信号。二十二开关单元250可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。

可选的，在上述实施例的基础上，继续参见图21，阵列基板1还包括：第二十三开关单元260。第一时钟信号线CK1经第二十三开关单元260与第六时钟信号线CK6电连接。或者，第三时钟信号线CK3经第二十三开关单元260与第六时钟信号线CK6电连接。

其中，在高分辨率显示模式或逐行扫描模式时，控制二十三开关单元260导通，以使第一时钟信号线CK1或第三时钟信号线CK3上的时钟信号传输至第六时钟信号线CK6，以使第偶数个第一移位寄存器10的第二时钟信号输入端XCK输入时钟信号，以保证第偶数个第一移位寄存器10输出驱动信号。在高刷新率显示模式或隔行扫描模式时，控制二十三开关单元260关断，以切断第偶数个第一移位寄存器10的第二时钟信号输入端XCK的时钟信号，进一步确保第偶数个第一移位寄存器10不输出驱动信号。二十三开关单元260可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。

可选的，在上述实施例的基础上，图22为本发明实施例提供的又一种阵列基板的结构示意图，阵列基板1还包括：第二十四开关单元270。第五时钟信号线CK5经第二十四开关单元270与第三电位信号线V3电连接。

其中，第三电位信号线V3为恒压信号，在第一移位寄存器10的第一时钟信号输入端CK输入该恒压信号时，第一移位寄存器10的驱动信号输出端将持续输出与驱动信号的逻辑相反的电平，使得与该第一移位寄存器电连接的驱动信号线对应的像素单元关闭发光通路，不发光。

在高分辨率显示模式或逐行扫描模式时，控制第一开关单元30导通，控制第二开关单元40关断，控制第二十二开关单元250导通，控制第二十四开关单元270关断，以使第二时钟信号线CK2或第四时钟信号线CK4上的时钟信号传输至第五时钟信号线CK5，以使第偶数个第一移位寄存器10的第一时钟信号输入端CK输入时钟信号，以保证第偶数个第一移位寄存器10输出驱动信号。在高刷新率显示模式或隔行扫描模式时，控制第一开关单元30关断，控制第二开关单元40导通，控制第二十二开关单元250关断，控制第二十四开关单元270导通，以向第偶数个第一移位寄存器10的第一时钟信号输入端CK输入无效信号，进一步确保第偶数个第一移位寄存器10不输出驱动信号。第二十四开关单元270可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。

可选的，在上述实施例的基础上，继续参见图22，第二十五开关单元280，第六时钟信号线CK6经第二十五开关单元280与第三电位信号线V3电连接。

其中，在第一移位寄存器10的第二时钟信号输入端XCK输入该恒压信号时，第一移位寄存器10的驱动信号输出端将持续输出与驱动信号的逻辑相反的电平，使得与该第一移位寄存器电连接的驱动信号线对应的像素单元关闭发光通路，不发光。

在高分辨率显示模式或逐行扫描模式时，控制第一开关单元30导通，控制第二开关单元40关断，控制二十三开关单元260导通，控制第二十五开关单元280关断，以使第一时钟信号线CK1或第三时钟信号线CK3上的时钟信号传输至第六时钟信号线CK6，以使第偶数个第一移位寄存器10的第二时钟信号输入端XCK输入时钟信号，以保证第偶数个第一移位寄存器10输出驱动信号。在高刷新率显示模式或隔行扫描模式时，控制第一开关单元30关断，控制第二开关单元40导通，控制二十三开关单元260关断，控制第二十五开关单元280导通，以向第偶数个第一移位寄存器10的第二时钟信号输入端XCK输入无效信号，进一步确保第偶数个第一移位寄存器10不输出驱动信号。第二十五开关单元280可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。

可选的，在上述实施例的基础上，继续参见图22，第十一开关单元130包括第一端、第二端和控制端，第一时钟信号线CK1与第十一开关单元130的第一端电连接，第十一开关单元130的第二端与第三时钟信号线CK3电连接。

可选的，在上述实施例的基础上，继续参见图22，第十二开关单元140包括第一端、第二端和控制端，第一时钟信号线CK1与第十二开关单元140的第一端电连接；第十二开关单元140的第二端与第四时钟信号线CK4电连接。

可选的，在上述实施例的基础上，继续参见图22，第十三开关单元150包括第一端、第二端和控制端，第二时钟信号线CK2与第十三开关单元150的第一端电连接；第十三开关单元150的第二端与第三时钟信号线CK3电连接。

可选的，在上述实施例的基础上，继续参见图22，第十四开关单元160包括第一端、第二端和控制端，第二时钟信号线Ck2与第十四开关单元160的第一端电连接；第十四开关单元160的第二端与第四时钟信号线CK4电连接。

可选的，在上述实施例的基础上，继续参见图22，第二十二开关单元250包括第一端、第二端和控制端，第二时钟信号线CK2或第四时钟信号线CK4与第二十二开关单元250的第一端电连接；第二十二开关单元250的第二端与第五时钟信号线CK5电连接。

可选的，在上述实施例的基础上，继续参见图22，第二十三开关单元260包括第一端、第二端和控制端，第一时钟信号线CK1或第三时钟信号线CK3与第二十三开关单元260的第一端电连接；第二十三开关单元260的第二端与第六时钟信号线CK6电连接。

可选的，在上述实施例的基础上，继续参见图22，第二十四开关单元270包括第一端、第二端和控制端，第五时钟信号线CK5与第二十四开关单元270的第一端电连接；第二十四开关单元270的第二端与第三电位信号线V3电连接。

可选的，在上述实施例的基础上，继续参见图22，第二十五开关单元280包括第一端、第二端和控制端，第六时钟信号线CK6与第二十五开关单元280的第一端电连接；第二十五开关单元280的第二端与第三电位信号线V3电连接。

其中，第十一开关单元130的控制端、第十二开关单元140的控制端、第十三开关单元150的控制端、第十四开关单元160的控制端、第二十二开关单元250的控制端、第二十三开关单元260的控制端、第二十四开关单元270的控制端、第二十五开关单元280的控制端可电连接至同一控制信号线或不同的控制信号线。

可选的，在上述实施例的基础上，继续参见图22，阵列基板还包括：第四控制信号线CTR4。

第十一开关单元130的控制端与第四控制信号线CTR4电连接。第十二开关单元140的控制端与第四控制信号线CTR4电连接。第十三开关单元150的控制端与第四控制信号线CTR4电连接。第十四开关单元160的控制端与第四控制信号线CTR4电连接。第二十二开关单元250的控制端与第四控制信号线CTR4电连接。第二十三开关单元260的控制端与第四控制信号线CTR4电连接。第二十四开关单元270的控制端与第四控制信号线CTR4电连接。第二十五开关单元280的控制端与第四控制信号线CTR4电连接。

可选的，在上述实施例的基础上，继续参见图22，第十一开关单元130包括第十一薄膜晶体管，第十一薄膜晶体管的第一极与第十一开关单元130的第一端电连接，第十一薄膜晶体管的第二极与第十一开关单元130的第二端电连接，第十一薄膜晶体管的栅极与第十一开关单元130的控制端电连接。

可选的，在上述实施例的基础上，继续参见图22，第十二开关单元140包括第十二薄膜晶体管，第十二薄膜晶体管的第一极与第十二开关单元140的第一端电连接，第十二薄膜晶体管的第二极与第十二开关单元140的第二端电连接，第十二薄膜晶体管的栅极与第十二开关单元140的控制端电连接。

可选的，在上述实施例的基础上，继续参见图22，第十三开关单元150包括第十三薄膜晶体管，第十三薄膜晶体管的第一极与第十三开关单元150的第一端电连接，第十三薄膜晶体管的第二极与第十三开关单元150的第二端电连接，第十三薄膜晶体管的栅极与第十三开关单元150的控制端电连接。

可选的，在上述实施例的基础上，继续参见图22，第十四开关单元160包括第十四薄膜晶体管，第十四薄膜晶体管的第一极与第十四开关单元160的第一端电连接，第十四薄膜晶体管的第二极与第十四开关单元160的第二端电连接，第十四薄膜晶体管的栅极与第十四开关单元160的控制端电连接。

可选的，在上述实施例的基础上，继续参见图22，第二十二开关单元250包括第二十二薄膜晶体管，第二十二薄膜晶体管的第一极与第二十二开关单元250的第一端电连接，第二十二薄膜晶体管的第二极与第二十二开关单元250的第二端电连接，第二十二薄膜晶体管的栅极与第二十二开关单元250的控制端电连接。

可选的，在上述实施例的基础上，继续参见图22，第二十三开关单元260包括第二十三薄膜晶体管，第二十三薄膜晶体管的第一极与第二十三开关单元260的第一端电连接，第二十三薄膜晶体管的第二极与第二十三开关单元260的第二端电连接，第二十三薄膜晶体管的栅极与第二十三开关单元260的控制端电连接。

可选的，在上述实施例的基础上，继续参见图22，第二十四开关单元270包括第二十四薄膜晶体管，第二十四薄膜晶体管的第一极与第二十四开关单元270的第一端电连接，第二十四薄膜晶体管的第二极与第二十四开关单元270的第二端电连接，第二十四薄膜晶体管的栅极与第二十四开关单元270的控制端电连接。

可选的，在上述实施例的基础上，继续参见图22，第二十五开关单元280包括第二十五薄膜晶体管，第二十五薄膜晶体管的第一极与第二十五开关单元280的第一端电连接，第二十五薄膜晶体管的第二极与第二十五开关单元280的第二端电连接，第二十五薄膜晶体管的栅极与第二十五开关单元280的控制端电连接。

可选的，在上述实施例的基础上，第十一薄膜晶体管、第十四薄膜晶体管、第二十二薄膜晶体管和第二十三薄膜晶体管为N型薄膜晶体管，第十二薄膜晶体管、第十三薄膜晶体管、第二十四薄膜晶体管和第二十五薄膜晶体管为P型薄膜晶体管。

可选的，在上述实施例的基础上，继续参见图22，第十一薄膜晶体管、第十四薄膜晶体管、第二十二薄膜晶体管和第二十三薄膜晶体管为P型薄膜晶体管，第十二薄膜晶体管、第十三薄膜晶体管、第二十四薄膜晶体管和第二十五薄膜晶体管为N型薄膜晶体管。

可选的，在上述实施例的基础上，图23为本发明实施例提供的又一种阵列基板的结构示意图，图24为本发明实施例提供的又一种在显示面板工作在逐行扫描模式时各信号的时序图，图25为本发明实施例提供的又一种在显示面板工作在隔行扫描模式时各信号的时序图，阵列基板1还包括：启动信号线STV、第十五开关单元170、第二移位寄存器180、第二驱动信号线21、第十六开关单元190和第十七开关单元200。

其中，第二移位寄存器180包括第一时钟信号输入端CK、第二时钟信号输入端XCK、启动信号端S1和触发信号端S2；启动信号线经第十五开关单元170与第二移位寄存器180的启动信号端S1电连接；第二移位寄存器180的第一时钟信号输入端CK与第五时钟信号线CK5电连接；第二移位寄存器180的第二时钟信号输入端XCK与第六时钟信号线CK6电连接。第二驱动信号线21与第二移位寄存器180电连接。第1个第一移位寄存器10的启动信号端S1经第十六开关单元190与第二移位寄存器180的触发信号端S2电连接。启动信号线STV经第十七开关单元200与第1个第一移位寄存器10的启动信号端S1电连接。

其中，图23与图12中的相同的元件或单元的结构和功能相同或类似，此处不再赘述。

示例性的，结合图23和图24所示，在显示面板需要进行高分辨率或低刷新率显示画面时，控制第一开关单元30、第十五开关单元170和第十六开关单元190导通，控制第二开关单元40和第十七开关单元200关断，第二移位寄存器180、第一移位寄存器10-1、第一移位寄存器10-2、第一移位寄存器10-3和第一移位寄存器10-4依次级联，此时，第二移位寄存器180相当于第一级，第一移位寄存器10-1相当于第二级，第一移位寄存器10-2相当于第三级，第一移位寄存器10-3相当于第四级，第一移位寄存器10-4相当于第五级，第一时钟信号线CK1、第三时钟信号线CK3和第六时钟信号线CK6上的信号相同，第二时钟信号线CK2、第四时钟信号线CK4和第五时钟信号线CK5上的信号相同，以使相邻两级的移位寄存器中，前一级移位寄存器的第一时钟信号输入端CK输入的时钟信号与后一级移位寄存器的第二时钟信号输入端XCK输入的时钟信号相同，前一级移位寄存器的第二时钟信号输入端XCK输入的时钟信号与后一级移位寄存器的第一时钟信号输入端CK输入的时钟信号相同，从而实现第二移位寄存器180、第一移位寄存器10-1、第一移位寄存器10-2、第一移位寄存器10-3和第一移位寄存器10-4逐级输出驱动信号，以使与第二移位寄存器180和所有第一移位寄存器电连接的驱动信号线对应的像素单元的发光状态被更新。即在显示面板需要进行高分辨率或低刷新率显示画面时，使第二移位寄存器和全部第一移位寄存器工作，并逐级输出驱动信号(或称扫描信号)，以进行逐行扫描，以保证显示画面的分辨率达到最大。

示例性的，结合图23和图24所示，在显示面板需要进行高刷新率或低分辨率显示画面时，控制第一开关单元30、第十五开关单元170和第十六开关单元190关断，控制第二开关单元40和第十七开关单元200导通，第一移位寄存器10-1和第一移位寄存器10-3依次级联，第二移位寄存器180、第一移位寄存器10-2和第一移位寄存器10-4被隔离，此时，第一移位寄存器10-1相当于第一级，第一移位寄存器10-3相当于第二级，第一时钟信号线CK1和第四时钟信号线CK4上的信号相同，第二时钟信号线CK2和第三时钟信号线CK3上的信号相同，第五时钟信号线CK5和第六时钟信号线CK6上停止传输时钟信号，以使相邻两级的第一移位寄存器中，前一级第一移位寄存器的第一时钟信号输入端CK输入的时钟信号与后一级第一移位寄存器的第二时钟信号输入端XCK输入的时钟信号相同，前一级第一移位寄存器的第二时钟信号输入端XCK输入的时钟信号与后一级第一移位寄存器的第一时钟信号输入端CK输入的时钟信号相同，从而实现第一移位寄存器10-1和第一移位寄存器10-3逐级输出驱动信号，以使与第一移位寄存器10-1和第一移位寄存器10-3电连接的第一驱动信号线对应的像素单元的发光状态被更新；第二移位寄存器180、第一移位寄存器10-2和第一移位寄存器10-4不会输出驱动信号，与第二移位寄存器180、第一移位寄存器10-2和第一移位寄存器10-4电连接的驱动信号线对应的像素单元不被扫描，而发光状态不被更新，维持之前的发光状态。即在显示面板需要进行高刷新率或低分辨率显示画面时，可使所有第奇数个的第一移位寄存器级联，并逐级输出驱动信号，所有第偶数个的第一移位寄存器不工作，以进行隔行扫描，以减少扫描的行数，降低扫描时间，提高刷新频率。图25相当于对偶数行像素单元进行扫描，图20相当于对奇数行像素单元进行扫描。

可选的，在上述实施例的基础上，图26为本发明实施例提供的又一种阵列基板的结构示意图，该阵列基板1还包括多个第二十六开关单元290。第4k+1个第一移位寄存器10的第一时钟信号输入端CK经一第二十六开关单元290与第一时钟信号线CK1电连接。第4k+1个第一移位寄存器10的第二时钟信号输入端XCK经一第二十六开关单元290与第二时钟信号线CK2电连接。第4k+3个第一移位寄存器10的第一时钟信号输入端CK经一第二十六开关单元290与第三时钟信号线CK3电连接。第4k+3个第一移位寄存器10的第二时钟信号输入端XCK经一第二十六开关单元290与第四时钟信号线CK4电连接。

第4k+1个第一移位寄存器10的第一电位信号输入端VD经一第二十六开关单元290与第一电位信号线V1电连接。第4k+1个第一移位寄存器10的第二电位信号输入端VE经一第二十六开关单元290与第二电位信号线VE电连接。第4k+3个第一移位寄存器10的第一电位信号输入端VD经一第二十六开关单元290与第一电位信号线V1电连接。第4k+3个第一移位寄存器10的第二电位信号输入端VE经一第二十六开关单元290与第二电位信号线V2电连接。

其中，在高分辨率显示模式或在高刷新率显示模式时，控制第二十六开关单元290导通。第二十六开关单元290可包括薄膜晶体管等，例如可以是N型薄膜晶体管和/或P型薄膜晶体管。第二十六开关单元290可包括第一端、第二端和控制端。所有第二十六开关单元290的控制端可电连接至同一控制信号线(例如可以是图26中的控制信号线CTR13)或不同的控制信号线。其中，所有第二十六开关单元290中的薄膜晶体管的类型可以相同或不同。

本发明实施例提供一种显示面板。在上述实施例的基础上，该显示面板包括本发明任意实施例提供的阵列基板。

其中，显示面板可包括有机发光显示面板等。本发明实施例提供的显示面板包括上述实施例中的阵列基板，因此本发明实施例提供的显示面板也具备上述实施例中所描述的有益效果，此处不再赘述。

本发明实施例提供一种显示面板的驱动方法。图27为本发明实施例提供的一种显示面板的驱动方法的流程图。该显示面板的驱动方法可基于本发明任意实施例提供的显示面板实现。在上述实施例的基础上，结合图1至图17和图27所示，该显示面板的驱动方法包括：逐行扫描模式和隔行扫描模式。

逐行扫描模式(或高分辨率显示模式)包括：

步骤310、控制至少两个第一开关单元导通。

步骤320、控制至少两个第二开关单元关断。

步骤330、使第一时钟信号线和第三时钟信号线传输第一时钟信号。

其中，第一时钟信号线CK1和第三时钟信号线CK3传输的信号波形相同。

步骤340、使第二时钟信号线和第四时钟信号线传输第二时钟信号，其中，第一时钟信号与第二时钟信号周期相同，相位相反。

其中，第二时钟信号线CK2和第四时钟信号线CK4传输的信号波形相同。

隔行扫描模式(或高刷新率显示模式)包括：

步骤350、控制至少两个第一开关单元关断。

步骤360、控制至少两个第二开关单元导通。

步骤370、使第一时钟信号线和第四时钟信号线传输第一时钟信号。

其中，第一时钟信号线CK1和第四时钟信号线CK4传输的信号波形相同。

步骤380、使第二时钟信号线和第三时钟信号线传输第二时钟信号，其中，第一时钟信号和第二时钟信号周期相同，相位相反。

其中，第二时钟信号线CK2和第四时钟信号线CK4传输的信号波形相同。

本发明实施例提供的显示面板的驱动方法可基于本发明实施例提供的显示面板实现，因此本发明实施例提供的显示面板的驱动方法也具备上述实施例中所描述的有益效果，此处不再赘述。

本发明实施例提供又一种显示面板的驱动方法。图28为本发明实施例提供的又一种显示面板的驱动方法的流程图。该显示面板的驱动方法可基于本发明任意实施例提供的显示面板实现。在上述实施例的基础上，结合图17至图25和图28所示，该显示面板的驱动方法包括：逐行扫描模式和隔行扫描模式。

逐行扫描模式(或高刷新率显示模式)包括：

步骤510、控制至少两个第一开关单元导通。

步骤520、控制至少两个第二开关单元关断。

步骤530、使第一时钟信号线、第三时钟信号线和第六时钟信号线传输第一时钟信号。

其中，第一时钟信号线CK1、第三时钟信号线CK3和第六时钟信号线CK6传输的信号波形相同。

步骤540、使第二时钟信号线、第四时钟信号线和第五时钟信号线传输第二时钟信号，其中，第一时钟信号与第二时钟信号周期相同，相位相反。

其中，第二时钟信号线CK2、第四时钟信号线CK4和第五时钟信号线CK5传输的信号波形相同。

隔行扫描模式(或高刷新率显示模式)包括：

步骤550、控制至少两个第一开关单元关断。

步骤560、控制至少两个第二开关单元导通。

步骤570、使第一时钟信号线和第四时钟信号线传输第一时钟信号。

其中，第一时钟信号线CK1和第四时钟信号线CK4传输的信号波形相同。

步骤580、使第二时钟信号线和第三时钟信号线传输第二时钟信号，其中，第一时钟信号和第二时钟信号的相位相反。

其中，第二时钟信号线CK2和第三时钟信号线CK3传输的信号波形相同。

步骤590、使第五时钟信号线和第六时钟信号线不传输时钟信号。

其中，可选的，使第五时钟信号线和第六时钟信号线传输无效电位，以使第偶数个第一移位寄存器10均输出与扫描信号逻辑相反的无效电位。

本发明实施例提供的显示面板的驱动方法可基于本发明实施例提供的显示面板实现，因此本发明实施例提供的显示面板的驱动方法也具备上述实施例中所描述的有益效果，此处不再赘述。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (28)

1.一种阵列基板，其特征在于，包括：

多个第一移位寄存器，任一所述第一移位寄存器包括第一时钟信号输入端、第二时钟信号输入端、启动信号端和触发信号端，

多条第一驱动信号线，所述第一驱动信号线与所述第一移位寄存器一一对应电连接；

多个第一开关单元，第i个第一移位寄存器的启动信号端通过一所述第一开关单元与第i+1个第一移位寄存器的触发信号端电连接，其中，i为整数，1≤i<N，N为所述第一移位寄存器的个数，N≥3；

至少一个第二开关单元，第j个第一移位寄存器的启动信号端通过一所述第二开关单元与第j+2个第一移位寄存器的触发信号端电连接，其中，j为奇数，1≤j≤N-2；

第一时钟信号线，第4k+1个第一移位寄存器的第一时钟信号输入端与所述第一时钟信号线电连接；其中，k为整数，0≤k≤N/4-1；

第二时钟信号线，第4k+1个第一移位寄存器的第二时钟信号输入端与所述第二时钟信号线电连接；

第三时钟信号线，第4k+3个第一移位寄存器的第一时钟信号输入端与所述第三时钟信号线电连接；

第四时钟信号线，第4k+3个第一移位寄存器的第二时钟信号输入端与所述第四时钟信号线电连接；第4k+2个第一移位寄存器的第一时钟信号输入端与所述第二时钟信号线或所述第四时钟信号线电连接；第4k+2个第一移位寄存器的第二时钟信号输入端与所述第一时钟信号线或所述第三时钟信号线电连接；其中，所述第一时钟信号线和所述第三时钟信号线上的信号相同，所述第二时钟信号线和所述第四时钟信号线上的信号相同；或者，所述第一时钟信号线和所述第四时钟信号线上的信号相同，所述第二时钟信号线和所述第三时钟信号线上的信号相同。

2.根据权利要求1所述的阵列基板，其特征在于，N≥4，其中，第4k+4个第一移位寄存器的第一时钟信号输入端与所述第二时钟信号线或所述第四时钟信号线电连接；第4k+4个第一移位寄存器的第二时钟信号输入端与所述第一时钟信号线或所述第三时钟信号线电连接。

3.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括：启动信号线，与第1个第一移位寄存器的启动信号端电连接。

4.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括：第一控制信号线，

所述第一开关单元包括第一端、第二端和控制端，第i个第一移位寄存器的启动信号端与一所述第一开关单元的第一端电连接；所述第一开关单元的第二端与第i+1个第一移位寄存器的触发信号端电连接；所述第一开关单元的控制端与所述第一控制信号线电连接；

所述第二开关单元包括第一端、第二端和控制端，第j个第一移位寄存器的启动信号端与一所述第二开关单元的第一端电连接；所述第二开关单元的第二端与第j+2个第一移位寄存器的触发信号端电连接；所述第二开关单元的控制端与所述第一控制信号线电连接。

5.根据权利要求4所述的阵列基板，其特征在于，所述第一开关单元包括第一薄膜晶体管，所述第一薄膜晶体管的第一极与所述第一开关单元的第一端电连接，所述第一薄膜晶体管的第二极与所述第一开关单元的第二端电连接，所述第一薄膜晶体管的栅极与所述第一开关单元的控制端电连接；

所述第二开关单元包括第二薄膜晶体管，所述第二薄膜晶体管的第一极与所述第二开关单元的第一端电连接，所述第二薄膜晶体管的第二极与所述第二开关单元的第二端电连接，所述第二薄膜晶体管的栅极与所述第二开关单元的控制端电连接；

所述第一薄膜晶体管为N型薄膜晶体管，所述第二薄膜晶体管为P型薄膜晶体管；

或者，所述第一薄膜晶体管为P型薄膜晶体管，所述第二薄膜晶体管为N型薄膜晶体管。

6.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板还包括：

多个第三开关单元，第4k+2个第一移位寄存器的第一时钟信号输入端经一所述第三开关单元与所述第二时钟信号线或所述第四时钟信号线电连接；

多个第四开关单元，第4k+2个第一移位寄存器的第二时钟信号输入端经一所述第四开关单元与所述第一时钟信号线或所述第三时钟信号线电连接；

多个第五开关单元，第4k+4个第一移位寄存器的第一时钟信号输入端经一所述第五开关单元与所述第二时钟信号线或所述第四时钟信号线电连接；

多个第六开关单元，第4k+4个第一移位寄存器的第二时钟信号输入端经一所述第六开关单元与所述第一时钟信号线或所述第三时钟信号线电连接。

7.根据权利要求6所述的阵列基板，其特征在于，所述阵列基板还包括：第二控制信号线，

所述第三开关单元包括第一端、第二端和控制端，第4k+2个第一移位寄存器的第一时钟信号输入端与一所述第三开关单元的第一端电连接；所述第三开关单元的第二端与所述第二时钟信号线或所述第四时钟信号线电连接；所述第三开关单元的控制端与所述第二控制信号线电连接；

所述第四开关单元包括第一端、第二端和控制端，第4k+2个第一移位寄存器的第二时钟信号输入端与一所述第四开关单元的第一端电连接；所述第四开关单元的第二端与所述第一时钟信号线或所述第三时钟信号线电连接；所述第四开关单元的控制端与所述第二控制信号线电连接；

所述第五开关单元包括第一端、第二端和控制端，第4k+4个第一移位寄存器的第一时钟信号输入端与一所述第五开关单元的第一端电连接；所述第五开关单元的第二端与所述第二时钟信号线或所述第四时钟信号线电连接；所述第五开关单元的控制端与所述第二控制信号线电连接；

所述第六开关单元包括第一端、第二端和控制端，第4k+4个第一移位寄存器的第二时钟信号输入端与一所述第六开关单元的第一端电连接；所述第六开关单元的第二端与所述第一时钟信号线或所述第三时钟信号线电连接；所述第六开关单元的控制端与所述第二控制信号线电连接。

8.根据权利要求7所述的阵列基板，其特征在于，所述第三开关单元包括第三薄膜晶体管，所述第三薄膜晶体管的第一极与所述第三开关单元的第一端电连接，所述第三薄膜晶体管的第二极与所述第三开关单元的第二端电连接，所述第三薄膜晶体管的栅极与所述第三开关单元的控制端电连接；

所述第四开关单元包括第四薄膜晶体管，所述第四薄膜晶体管的第一极与所述第四开关单元的第一端电连接，所述第四薄膜晶体管的第二极与所述第四开关单元的第二端电连接，所述第四薄膜晶体管的栅极与所述第四开关单元的控制端电连接；

所述第五开关单元包括第五薄膜晶体管，所述第五薄膜晶体管的第一极与所述第五开关单元的第一端电连接，所述第五薄膜晶体管的第二极与所述第五开关单元的第二端电连接，所述第五薄膜晶体管的栅极与所述第五开关单元的控制端电连接；

所述第六开关单元包括第六薄膜晶体管，所述第六薄膜晶体管的第一极与所述第六开关单元的第一端电连接，所述第六薄膜晶体管的第二极与所述第六开关单元的第二端电连接，所述第六薄膜晶体管的栅极与所述第六开关单元的控制端电连接；

其中，所述第三薄膜晶体管、所述第四薄膜晶体管、所述第五薄膜晶体管和所述第六薄膜晶体管为N型薄膜晶体管；

或者，所述第三薄膜晶体管、所述第四薄膜晶体管、所述第五薄膜晶体管和所述第六薄膜晶体管为P型薄膜晶体管。

9.根据权利要求2所述的阵列基板，其特征在于，所述第一移位寄存器还包括第一电位信号输入端和第二电位信号输入端；

所述阵列基板还包括：

第一电位信号线，第4k+1个第一移位寄存器的第一电位信号输入端，以及第4k+3个第一移位寄存器的第一电位信号输入端，均与所述第一电位信号线电连接；

第二电位信号线，第4k+1个第一移位寄存器的第二电位信号输入端，以及第4k+3个第一移位寄存器的第二电位信号输入端，均与所述第二电位信号线电连接；

多个第七开关单元，第4k+2个第一移位寄存器的第一电位信号输入端经一所述第七开关单元与所述第一电位信号线电连接；

多个第八开关单元，第4k+2个第一移位寄存器的第二电位信号输入端经一所述第八开关单元与所述第二电位信号线电连接；

多个第九开关单元，第4k+4个第一移位寄存器的第一电位信号输入端经一所述第九开关单元与所述第一电位信号线电连接；

多个第十开关单元，第4k+4个第一移位寄存器的第二电位信号输入端经一所述第十开关单元与所述第二电位信号线电连接。

10.根据权利要求9所述的阵列基板，其特征在于，所述阵列基板还包括：第三控制信号线，

所述第七开关单元包括第一端、第二端和控制端，第4k+2个第一移位寄存器的第一电位信号输入端与一所述第七开关单元的第一端电连接；所述第七开关单元的第二端与所述第一电位信号线电连接；所述第七开关单元的控制端与所述第三控制信号线电连接；

所述第八开关单元包括第一端、第二端和控制端，第4k+2个第一移位寄存器的第二电位信号输入端与一所述第八开关单元的第一端电连接；所述第八开关单元的第二端与所述第二电位信号线电连接；所述第八开关单元的控制端与所述第三控制信号线电连接；

所述第九开关单元包括第一端、第二端和控制端，第4k+4个第一移位寄存器的第一电位信号输入端与一所述第九开关单元的第一端电连接；所述第九开关单元的第二端与所述第一电位信号线电连接；所述第九开关单元的控制端与所述第三控制信号线电连接；

所述第十开关单元包括第一端、第二端和控制端，第4k+4个第一移位寄存器的第二电位信号输入端与一所述第十开关单元的第一端电连接；所述第十开关单元的第二端与所述第二电位信号线电连接；所述第十开关单元的控制端与所述第三控制信号线电连接。

11.根据权利要求10所述的阵列基板，其特征在于，所述第七开关单元包括第七薄膜晶体管，所述第七薄膜晶体管的第一极与所述第七开关单元的第一端电连接，所述第七薄膜晶体管的第二极与所述第七开关单元的第二端电连接，所述第七薄膜晶体管的栅极与所述第七开关单元的控制端电连接；

所述第八开关单元包括第八薄膜晶体管，所述第八薄膜晶体管的第一极与所述第八开关单元的第一端电连接，所述第八薄膜晶体管的第二极与所述第八开关单元的第二端电连接，所述第八薄膜晶体管的栅极与所述第八开关单元的控制端电连接；

所述第九开关单元包括第九薄膜晶体管，所述第九薄膜晶体管的第一极与所述第九开关单元的第一端电连接，所述第九薄膜晶体管的第二极与所述第九开关单元的第二端电连接，所述第九薄膜晶体管的栅极与所述第九开关单元的控制端电连接；

所述第十开关单元包括第十薄膜晶体管，所述第十薄膜晶体管的第一极与所述第十开关单元的第一端电连接，所述第十薄膜晶体管的第二极与所述第十开关单元的第二端电连接，所述第十薄膜晶体管的栅极与所述第十开关单元的控制端电连接；

所述第七薄膜晶体管、所述第八薄膜晶体管、所述第九薄膜晶体管和所述第十薄膜晶体管为N型薄膜晶体管；

或者，所述第七薄膜晶体管、所述第八薄膜晶体管、所述第九薄膜晶体管和所述第十薄膜晶体管为P型薄膜晶体管。

12.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括：

第十一开关单元，所述第一时钟信号线经所述第十一开关单元与所述第三时钟信号线电连接；

第十二开关单元，所述第一时钟信号线经所述第十二开关单元与所述第四时钟信号线电连接；

第十三开关单元，所述第二时钟信号线经所述第十三开关单元与所述第三时钟信号线电连接；

第十四开关单元，所述第二时钟信号线经所述第十四开关单元与所述第四时钟信号线电连接。

13.根据权利要求12所述的阵列基板，其特征在于，所述阵列基板还包括：第四控制信号线；

所述第十一开关单元包括第一端、第二端和控制端，所述第一时钟信号线与所述第十一开关单元的第一端电连接，所述第十一开关单元的第二端与所述第三时钟信号线电连接；所述第十一开关单元的控制端与所述第四控制信号线电连接；

所述第十二开关单元包括第一端、第二端和控制端，所述第一时钟信号线与所述第十二开关单元的第一端电连接；所述第十二开关单元的第二端与所述第四时钟信号线电连接；所述第十二开关单元的控制端与所述第四控制信号线电连接；所述第十三开关单元包括第一端、第二端和控制端，所述第二时钟信号线与所述第十三开关单元的第一端电连接；所述第十三开关单元的第二端与所述第三时钟信号线电连接；所述第十三开关单元的控制端与所述第四控制信号线电连接；

所述第十四开关单元包括第一端、第二端和控制端，所述第二时钟信号线与所述第十四开关单元的第一端电连接；所述第十四开关单元的第二端与所述第四时钟信号线电连接；所述第十四开关单元的控制端与所述第四控制信号线电连接。

14.根据权利要求13所述的阵列基板，其特征在于，所述第十一开关单元包括第十一薄膜晶体管，所述第十一薄膜晶体管的第一极与所述第十一开关单元的第一端电连接，所述第十一薄膜晶体管的第二极与所述第十一开关单元的第二端电连接，所述第十一薄膜晶体管的栅极与所述第十一开关单元的控制端电连接；

所述第十二开关单元包括第十二薄膜晶体管，所述第十二薄膜晶体管的第一极与所述第十二开关单元的第一端电连接，所述第十二薄膜晶体管的第二极与所述第十二开关单元的第二端电连接，所述第十二薄膜晶体管的栅极与所述第十二开关单元的控制端电连接；

所述第十三开关单元包括第十三薄膜晶体管，所述第十三薄膜晶体管的第一极与所述第十三开关单元的第一端电连接，所述第十三薄膜晶体管的第二极与所述第十三开关单元的第二端电连接，所述第十三薄膜晶体管的栅极与所述第十三开关单元的控制端电连接；

所述第十四开关单元包括第十四薄膜晶体管，所述第十四薄膜晶体管的第一极与所述第十四开关单元的第一端电连接，所述第十四薄膜晶体管的第二极与所述第十四开关单元的第二端电连接，所述第十四薄膜晶体管的栅极与所述第十四开关单元的控制端电连接；

所述第十一薄膜晶体管和所述第十四薄膜晶体管为N型薄膜晶体管，所述第十二薄膜晶体管和所述第十三薄膜晶体管为P型薄膜晶体管；

或者，所述第十一薄膜晶体管和所述第十四薄膜晶体管为P型薄膜晶体管，所述第十二薄膜晶体管和所述第十三薄膜晶体管为N型薄膜晶体管。

15.根据权利要求1所述的阵列基板，其特征在于，所述第一驱动信号线为扫描线，或者，所述第一驱动信号线为发光控制线。

16.根据权利要求1所述的阵列基板，其特征在于，该阵列基板包括显示区和非显示区，所述多个第一移位寄存器、所述多个第一开关单元、所述至少一个第二开关单元、所述第一时钟信号线、所述第二时钟信号线、所述第三时钟信号线和所述第四时钟信号线位于所述非显示区，所述多条第一驱动信号线位于所述显示区。

17.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括：

启动信号线；

第十五开关单元；

第二移位寄存器，所述第二移位寄存器包括第一时钟信号输入端、第二时钟信号输入端、启动信号端和触发信号端；所述启动信号线经所述第十五开关单元与所述第二移位寄存器的启动信号端电连接；所述第二移位寄存器的第一时钟信号输入端与所述第二时钟信号线或所述第四时钟信号线电连接；所述第二移位寄存器的第二时钟信号输入端与所述第一时钟信号线或所述第三时钟信号线电连接；

第二驱动信号线，与所述第二移位寄存器电连接；

第十六开关单元，第1个第一移位寄存器的启动信号端经所述第十六开关单元与所述第二移位寄存器的触发信号端电连接；

第十七开关单元，所述启动信号线经所述第十七开关单元与第1个第一移位寄存器的启动信号端电连接。

18.根据权利要求17所述的阵列基板，其特征在于，所述阵列基板还包括：

第十八开关单元，所述第二移位寄存器的第一时钟信号输入端经所述第十八开关单元与所述第二时钟信号线或所述第四时钟信号线电连接；

第十九开关单元，所述第二移位寄存器的第二时钟信号输入端经所述第十九开关单元与所述第一时钟信号线或所述第三时钟信号线电连接。

19.根据权利要求17所述的阵列基板，其特征在于，所述第二移位寄存器还包括第一电位信号输入端和第二电位信号输入端；

所述阵列基板还包括：

第一电位信号线；

第二十开关单元，所述第二移位寄存器的第一电位信号输入端经所述第二十开关单元与所述第一电位信号线电连接；

第二电位信号线；

第二十一开关单元，所述第二移位寄存器的第二电位信号输入端经所述第二十一开关单元与所述第二电位信号线电连接。

20.一种阵列基板，其特征在于，包括：

多个第一移位寄存器，任一所述第一移位寄存器包括第一时钟信号输入端、第二时钟信号输入端、启动信号端和触发信号端，

多条第一驱动信号线，所述第一驱动信号线与所述第一移位寄存器一一对应电连接；

多个第一开关单元，第i个第一移位寄存器的启动信号端通过一所述第一开关单元与第i+1个第一移位寄存器的触发信号端电连接，其中，i为整数，1≤i<N，N为所述第一移位寄存器的个数，N≥3；

至少一个第二开关单元，第j个第一移位寄存器的启动信号端通过一所述第二开关单元与第j+2个第一移位寄存器的触发信号端电连接，其中，j为奇数，1≤j≤N-2；

第一时钟信号线，第4k+1个第一移位寄存器的第一时钟信号输入端与所述第一时钟信号线电连接；其中，k为整数，0≤k≤N/4-1；

第二时钟信号线，第4k+1个第一移位寄存器的第二时钟信号输入端与所述第二时钟信号线电连接；

第三时钟信号线，第4k+3个第一移位寄存器的第一时钟信号输入端与所述第三时钟信号线电连接；

第四时钟信号线，第4k+3个第一移位寄存器的第二时钟信号输入端与所述第四时钟信号线电连接；

第五时钟信号线，第4k+2个第一移位寄存器的第一时钟信号输入端与所述第五时钟信号线电连接；

第六时钟信号线，第4k+2个第一移位寄存器的第二时钟信号输入端与所述第六时钟信号线电连接；

其中，所述第一时钟信号线、所述第三时钟信号线和所述第六时钟信号线上的信号相同，所述第二时钟信号线、所述第四时钟信号线和所述第五时钟信号线上的信号相同。

21.根据权利要求20所述的阵列基板，其特征在于，N≥4，其中，第4k+4个第一移位寄存器的第一时钟信号输入端与所述第五时钟信号线电连接；第4k+4个第一移位寄存器的第二时钟信号输入端与所述第六时钟信号线电连接。

22.根据权利要求20所述的阵列基板，其特征在于，所述阵列基板还包括：启动信号线，与第1个第一移位寄存器的启动信号端电连接。

23.根据权利要求20所述的阵列基板，其特征在于，所述阵列基板还包括：

第十一开关单元，所述第一时钟信号线经所述第十一开关单元与所述第三时钟信号线电连接；

第十二开关单元，所述第一时钟信号线经所述第十二开关单元与所述第四时钟信号线电连接；

第十三开关单元，所述第二时钟信号线经所述第十三开关单元与所述第三时钟信号线电连接；

第十四开关单元，所述第二时钟信号线经所述第十四开关单元与所述第四时钟信号线电连接；

第二十二开关单元，所述第五时钟信号线经所述第二十二开关单元与所述第二时钟信号线或所述第四时钟信号线电连接；

第二十三开关单元，所述第六时钟信号线经所述第二十三开关单元与所述第一时钟信号线或所述第三时钟信号线电连接。

24.根据权利要求23所述的阵列基板，其特征在于，所述阵列基板还包括：

第二十四开关单元，所述第五时钟信号线经所述第二十四开关单元与第三电位信号线电连接；

第二十五开关单元，所述第六时钟信号线经所述第二十五开关单元与第三电位信号线电连接。

25.根据权利要求24所述的阵列基板，其特征在于，所述阵列基板还包括：第四控制信号线；

所述第十一开关单元包括第一端、第二端和控制端，所述第一时钟信号线与所述第十一开关单元的第一端电连接，所述第十一开关单元的第二端与所述第三时钟信号线电连接；所述第十一开关单元的控制端与所述第四控制信号线电连接；

所述第十二开关单元包括第一端、第二端和控制端，所述第一时钟信号线与所述第十二开关单元的第一端电连接；所述第十二开关单元的第二端与所述第四时钟信号线电连接；所述第十二开关单元的控制端与所述第四控制信号线电连接；所述第十三开关单元包括第一端、第二端和控制端，所述第二时钟信号线与所述第十三开关单元的第一端电连接；所述第十三开关单元的第二端与所述第三时钟信号线电连接；所述第十三开关单元的控制端与所述第四控制信号线电连接；

所述第十四开关单元包括第一端、第二端和控制端，所述第二时钟信号线与所述第十四开关单元的第一端电连接；所述第十四开关单元的第二端与所述第四时钟信号线电连接；所述第十四开关单元的控制端与所述第四控制信号线电连接；

第二十二开关单元包括第一端、第二端和控制端，所述第二时钟信号线或所述第四时钟信号线与所述第二十二开关单元的第一端电连接；所述第二十二开关单元的第二端与所述第五时钟信号线电连接；所述第二十二开关单元的控制端与所述第四控制信号线电连接；

第二十三开关单元包括第一端、第二端和控制端，所述第一时钟信号线或所述第三时钟信号线与所述第二十三开关单元的第一端电连接；所述第二十三开关单元的第二端与所述第六时钟信号线电连接；所述第二十三开关单元的控制端与所述第四控制信号线电连接；

第二十四开关单元包括第一端、第二端和控制端，所述第五时钟信号线与所述第二十四开关单元的第一端电连接；所述第二十四开关单元的第二端与第三电位信号线电连接；所述第二十四开关单元的控制端与所述第四控制信号线电连接；

第二十五开关单元包括第一端、第二端和控制端，所述第六时钟信号线与所述第二十五开关单元的第一端电连接；所述第二十五开关单元的第二端与第三电位信号线电连接；所述第二十五开关单元的控制端与所述第四控制信号线电连接。

26.根据权利要求25所述的阵列基板，其特征在于，所述第十一开关单元包括第十一薄膜晶体管，所述第十一薄膜晶体管的第一极与所述第十一开关单元的第一端电连接，所述第十一薄膜晶体管的第二极与所述第十一开关单元的第二端电连接，所述第十一薄膜晶体管的栅极与所述第十一开关单元的控制端电连接；

所述第十二开关单元包括第十二薄膜晶体管，所述第十二薄膜晶体管的第一极与所述第十二开关单元的第一端电连接，所述第十二薄膜晶体管的第二极与所述第十二开关单元的第二端电连接，所述第十二薄膜晶体管的栅极与所述第十二开关单元的控制端电连接；

所述第十三开关单元包括第十三薄膜晶体管，所述第十三薄膜晶体管的第一极与所述第十三开关单元的第一端电连接，所述第十三薄膜晶体管的第二极与所述第十三开关单元的第二端电连接，所述第十三薄膜晶体管的栅极与所述第十三开关单元的控制端电连接；

所述第十四开关单元包括第十四薄膜晶体管，所述第十四薄膜晶体管的第一极与所述第十四开关单元的第一端电连接，所述第十四薄膜晶体管的第二极与所述第十四开关单元的第二端电连接，所述第十四薄膜晶体管的栅极与所述第十四开关单元的控制端电连接；

所述第二十二开关单元包括第二十二薄膜晶体管，所述第二十二薄膜晶体管的第一极与所述第二十二开关单元的第一端电连接，所述第二十二薄膜晶体管的第二极与所述第二十二开关单元的第二端电连接，所述第二十二薄膜晶体管的栅极与所述第二十二开关单元的控制端电连接；

所述第二十三开关单元包括第二十三薄膜晶体管，所述第二十三薄膜晶体管的第一极与所述第二十三开关单元的第一端电连接，所述第二十三薄膜晶体管的第二极与所述第二十三开关单元的第二端电连接，所述第二十三薄膜晶体管的栅极与所述第二十三开关单元的控制端电连接；

所述第二十四开关单元包括第二十四薄膜晶体管，所述第二十四薄膜晶体管的第一极与所述第二十四开关单元的第一端电连接，所述第二十四薄膜晶体管的第二极与所述第二十四开关单元的第二端电连接，所述第二十四薄膜晶体管的栅极与所述第二十四开关单元的控制端电连接；

所述第二十五开关单元包括第二十五薄膜晶体管，所述第二十五薄膜晶体管的第一极与所述第二十五开关单元的第一端电连接，所述第二十五薄膜晶体管的第二极与所述第二十五开关单元的第二端电连接，所述第二十五薄膜晶体管的栅极与所述第二十五开关单元的控制端电连接；

所述第十一薄膜晶体管、所述第十四薄膜晶体管、所述第二十二薄膜晶体管和所述第二十三薄膜晶体管为N型薄膜晶体管，所述第十二薄膜晶体管、所述第十三薄膜晶体管、所述第二十四薄膜晶体管和所述第二十五薄膜晶体管为P型薄膜晶体管；

或者，所述第十一薄膜晶体管、所述第十四薄膜晶体管、所述第二十二薄膜晶体管和所述第二十三薄膜晶体管为P型薄膜晶体管，所述第十二薄膜晶体管、所述第十三薄膜晶体管、所述第二十四薄膜晶体管和所述第二十五薄膜晶体管为N型薄膜晶体管。

27.根据权利要求20所述的阵列基板，其特征在于，所述阵列基板还包括：

启动信号线；

第十五开关单元；

第二移位寄存器，所述第二移位寄存器包括第一时钟信号输入端、第二时钟信号输入端、启动信号端和触发信号端；所述启动信号线经所述第十五开关单元与所述第二移位寄存器的启动信号端电连接；所述第二移位寄存器的第一时钟信号输入端与所述第五时钟信号线电连接；所述第二移位寄存器的第二时钟信号输入端与所述第六时钟信号线电连接；

第二驱动信号线，与所述第二移位寄存器电连接；

第十六开关单元，第1个第一移位寄存器的启动信号端经所述第十六开关单元与所述第二移位寄存器的触发信号端电连接；

第十七开关单元，所述启动信号线经所述第十七开关单元与第1个第一移位寄存器的启动信号端电连接。

28.一种显示面板，其特征在于，包括权利要求1-27任一所述的阵列基板。