CN114388508A - 动态随机存取存储器及其形成方法 - Google Patents
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Abstract
一种动态随机存取存储器及其形成方法，其中方法包括：形成第一晶圆，所述第一晶圆内具有存储区和位于所述存储区外的若干外围电容区，一个外围电容区包括若干外围电容，所述存储区包括若干存储库，各存储库包括若干内存组，所述若干内存组沿第一方向和第二方向呈阵列排布，各内存组包括若干存储单元，各存储单元包括一个存储电容；形成第二晶圆，所述第二晶圆内具有逻辑电路区，所述逻辑电路区包括若干第一外围区和一个第二外围区，所述若干第一外围区沿第一方向和第二方向呈阵列排布；将所述第一晶圆和第二晶圆键合，并使一个所述第一外围区与一个所述内存组电连接，提高芯片的集成水平。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种动态随机存取存储器及其形成方法。
背景技术
随着现今科技快速的发展，半导体存储器被广泛地应用于电子装置中。动态随机存取存储器(dynamic random access memory，DRAM)属于一种挥发性存储器，动态随机存取存储器因为存取速度快，常用来作为高速缓冲存储器(Cache)。
动态随机存取存储器主要包括外围电路(periphery)和存储阵列(core)两部分。动态随机存取存储器的基本存储单元由一个存储晶体管和一个存储电容组成，而存储阵列由多个存储单元组成。随着集成电路制造技术的不断发展，使得每个晶片能够集成更多的芯片，需要引入新结构布局，以进一步缩小芯片尺寸，提高芯片密度。
综之，现有的动态随机存取存储器还有待改善。
发明内容
本发明解决的技术问题是提供一种动态随机存取存储器及其形成方法，以缩小芯片尺寸，从而提高芯片密度。
为解决上述技术问题，本发明的技术方案提供一种动态随机存取存储器，包括：第一晶圆，所述第一晶圆内具有存储区和所述存储区外的若干外围电容区，一个外围电容区包括若干外围电容，所述存储区包括若干存储库，各存储库包括若干内存组，所述若干内存组沿第一方向和第二方向呈阵列排布，各内存组包括若干存储单元，各存储单元包括一个存储电容；与所述第一晶圆相键合的第二晶圆，所述第二晶圆内具有逻辑电路区，所述逻辑电路区包括若干第一外围区和一个第二外围区，所述若干第一外围区沿第一方向和第二方向呈阵列排布，一个所述第一外围区与一个所述内存组电连接并控制所述内存组。
可选的，所述若干存储单元沿第一方向和第二方向呈阵列排布，各个所述存储电容的结构与各个所述外围电容的结构相同。
可选的，各个存储单元还包括晶体管、位线和字线，所述晶体管的漏区连接至所述位线，所述存储电容与所述晶体管的源区电连接；所述第一晶圆内具有若干重掺杂区，一个外围电容区内的若干外围电容与一个所述重掺杂区电连接。
可选的，所述存储电容包括第一电极层、第二电极层和位于所述第一电极层与所述第二电极层之间的第一介电层。
可选的，一个外围电容区内的所述若干外围电容分为若干电容组，每个电容组内的外围电容之间并联，各电容组之间相串联。
可选的，所述外围电容包括第三电极层、第四电极层和位于所述第三电极层与所述第四电极层之间的第二介电层。
可选的，一个所述外围电容的第三电极层和另一个所述外围电容的第四电极层电连接，实现两个外围电容的串联。
可选的，各所述第一外围区包括解码器和驱动器区、传感放大器区。
相应的，本发明技术方案还提供一种形成上述动态随机存取存储器的形成方法，包括：一种动态随机存取存储器的形成方法，其特征在于，包括：形成第一晶圆，所述第一晶圆内具有存储区和位于所述存储区外的若干外围电容区，一个外围电容区包括若干外围电容，所述存储区包括若干存储库，各存储库包括若干内存组，所述若干内存组沿第一方向和第二方向呈阵列排布，各内存组包括若干存储单元，各存储单元包括一个存储电容；形成第二晶圆，所述第二晶圆内具有逻辑电路区，所述逻辑电路区包括若干第一外围区和一个第二外围区，所述若干第一外围区沿第一方向和第二方向呈阵列排布；将所述第一晶圆和第二晶圆键合，并使一个所述第一外围区与一个所述内存组电连接。
可选的，所述若干存储单元沿第一方向和第二方向呈阵列排布，各个所述存储电容的结构与各个所述外围电容的结构相同。
可选的，各个存储单元还包括晶体管、位线和字线，所述晶体管的漏区连接至所述位线，所述存储电容与所述晶体管的源区电连接。
可选的，所述第一晶圆的形成方法包括：提供衬底，所述衬底包括第一区和第二区；在所述第一区内形成的若干所述晶体管；在所述第二区内形成若干重掺杂区；形成若干所述晶体管和所述若干重掺杂区后，在所述衬底表面形成所述若干存储电容和所述若干外围电容区，一个外围电容区内的若干外围电容与一个重掺杂区电连接。
可选的，所述重掺杂区的形成方法包括：在所述第一区表面形成第一掩膜层；以所述第一掩膜层为掩膜，向所述第二区内注入第一掺杂离子，在所述第二区内形成所述重掺杂区。
可选的，所述第一区内具有阱区，所述晶体管的有源区位于所述阱区；所述阱区的形成方法包括：在形成所述晶体管之前，在所述第二区表面形成第二掩膜层；以所述第二掩膜层为掩膜，向所述第一区内注入第二掺杂离子，形成所述阱区。
可选的，相邻晶体管的所述有源区之间具有第一隔离层；所述若干重掺杂区之间具有第二隔离层。
可选的，所述有源区、所述第一隔离层和所述第二隔离层的形成方法包括：在所述第二区表面形成第三掩膜层；以所述第三掩膜层为掩膜，刻蚀所述第一区，形成所述若干有源区和相邻有源区之间的第一凹槽；形成所述第一凹槽后，去除所述第三掩膜层；去除所述第三掩膜层后，在所述第一凹槽内形成所述第一隔离层。
可选的，包括：所述衬底具有相对的第一面和第二面；所述存储电容位于晶体管朝向所述第一面的一侧，所述位线位于晶体管朝向所述第二面的一侧，且所述外围电容与所述存储电容位于所述衬底的同一侧。
可选的，所述存储电容包括第一电极层、第二电极层和位于第一电极层与第二电极层之间的第一介电层，所述第二电极层相对于所述第一电极层远离所述第一面；所述外围电容包括第三电极层、第四电极层和位于所述第三电极层与所述第四电极层之间的第二介电层，所述第四电极层相对于所述三电极层远离所述第一面。
可选的，所述第一介电层的形状包括平面型或U型；所述第二介电层的形状包括平面型或U型。
可选的，形成所述若干存储电容和所述外围电容区后，还包括：形成与所述第二电极层电联接的第一金属层，以及与所述第一金属层电联接的第一电插塞，所述第一电插塞自所述衬底第二面引出；形成与所述位线电联的第二金属层，以及与所述第二金属层电联接的第二电插塞，所述第二电插塞自所述衬底第二面引出；形成与所述第四电极层电联接的第三金属层，以及与所述第三金属层电联接的第三电插塞，所述第三电插塞自所述衬底第二面引出；形成与所述重掺杂区电联接的第四金属层，以及与所述第四金属层电联接的第四电插塞，所述第四电插塞自所述衬底第二面引出。
可选的，形成所述第三电插塞、第四电插塞后，还形成若干电联线，所述电联线使一个外围电容的第三金属层与另一个外围电容的第四金属层电连接。
可选的，各所述第一外围区包括解码器和驱动器区、传感放大器区。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的动态随机存取存储器中，将若干外围电容区与存储区放在第一晶圆上，将形成有逻辑电路区的第二晶圆和所述第一晶圆进行键合。一方面，所述若干外围电容区不占用逻辑电路区的芯片面积，因此，可以在逻辑电路区集成更多的功能电路区，提高芯片的集成水平；另一方面，所述若干外围电容区和若干存储电容可以在同一工艺中形成，有利于减少工艺工序。
进一步，一个外围电容区内的所述若干外围电容分为若干电容组，每个电容组内的外围电容之间并联，各电容组之间相串联。可以避免并联的外围电容之间因某个外围电容损坏或某处外围电容电路损坏，而产生的所有外围电容失效问题；同时，可以根据实际需要调整串联或并联的外围电容的数量，以获得不同的整体电路电容值。
进一步，所述第一晶圆内具有若干重掺杂区，一个外围电容区内的若干外围电容与一个所述重掺杂区电连接，所述重掺杂区用于使外围电容与衬底的接触由金属-半导体接触调整至欧姆接触，减少外围电容与衬底之间的接触电阻。
附图说明
图1是一实施例中动态随机存取存储器的示意图；
图2是另一实施例中动态随机存取存储器的示意图；
图3是本发明一实施例中动态随机存取存储器的示意图；
图4是本发明一实施例中若干外围电容之间的电路示意图；
图5至图9是本发明一实施例中动态随机存取存储器的形成方法各步骤的结构示意图。
具体实施方式
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
如背景技术所述，现有的动态随机存取存储器还有待改善。现结合具体的实施例进行分析说明。
图1是一实施例中动态随机存取存储器的示意图。
请参考图1，包括：呈4行2列分布的存储库10和位于相邻两行存储库10间的外围电路20，每个存储库10包括若干内存组101，以及位于所述若干内存组101外围的驱动器102、行地址解码器103、列地址解码器104、传感放大器105、外围电容106，每个所述内存组101包括若干沿第一方向X1和第二方向Y1阵列分布的存储单元(图中未示出)，所述若干内存组101沿第一方向X1和第二方向Y1阵列分布。
动态随机存取存储器芯片通常包括存储区(存储库10)和除所述存储区外的CMOS电路区，CMOS电路区(包括所述外围电路20)用于实现各种逻辑电路功能，所述存储区指阵列分布的存储单元，用于实现数据的存储。本实施例中，所述存储区和CMOS电路区分布在同一晶圆上，占据较大的芯片面积，不利于提高芯片密度。
图2是另一实施例中动态随机存取存储器的示意图。
请参考图2，包括：第一晶圆A，位于所述第一晶圆A内具有CMOS电路区，所述CMOS电路区包括若干第一外围区201和一个第二外围区202，所述第二外围区202内具有外围电容2021，所述若干第一外围区201沿第一方向X2和第二方向Y2呈阵列排布，一个所述第一外围区201包括一个驱动器&地址解码器区2011、传感放大器区2012；与所述第一晶圆A相键合的第二晶圆B，位于所述第二晶圆B内具有存储区，所述存储区包括若干存储库203，各存储库203包括若干内存组2031，所述若干内存组2031沿第一方向X2和第二方向Y2呈阵列排布，所述第二晶圆B内具有与所述第二外围区202位置相对应的虚设单元204。
本实施例中，通过将CMOS电路区和存储区置于两张晶圆，而后将两张晶圆键合的方法，使芯片的面积明显缩小。但所述外围电容201的面积占整个CMOS电路区芯片约5％的面积，仍不利于芯片的集成。
为解决上述技术问题，本发明技术方案提供一种动态随机存取存储器，将若干外围电容区与存储区放在第一晶圆上，将形成有逻辑电路区的第二晶圆和所述第一晶圆进行键合。一方面，所述若干外围电容区不在逻辑电路区占用芯片面积，因此，可以在逻辑电路区集成更多的功能电路区，提高芯片的集成水平；另一方面，所述若干外围电容区和存储电容可以在同一工艺中形成，有利于减少工艺工序。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3是本发明一实施例中动态随机存取存储器的示意图。
请参考图3，形成第一晶圆I，所述第一晶圆I内具有存储区和位于所述存储区外的若干外围电容区301，一个外围电容区301包括若干外围电容(图中未示出)，所述存储区包括若干存储库302，各存储库302包括若干内存组3021，所述若干内存组3021沿第一方向X3和第二方向Y3呈阵列排布，各内存组3021包括若干存储单元(图中未示出)，各存储单元包括一个存储电容(图中未示出)。
将若干外围电容区301与存储区(即阵列排布的存储单元)放在第一晶圆I上，后续将形成有逻辑电路区的第二晶圆和所述第一晶圆I进行键合。一方面，所述若干外围电容区301不占用逻辑电路区的芯片面积，因此，可以在逻辑电路区集成更多的功能电路区，提高芯片的集成水平；另一方面，所述若干外围电容区301和存储电容可以在同一工艺中形成，有利于减少工艺工序。
本实施例中，所述若干存储单元沿第一方向X3和第二方向Y3呈阵列排布，各个所述存储电容的结构与各个所述外围电容的结构相同。
本实施例中，所述存储区包括8个存储库302。其他实施例中，所述存储库的数量可以为2个、4个等，所述存储库的数量可以根据实际需要等加以调整。
本实施例中，一个存储库302中内存组3021为8×8大小，即一个存储库302中包含64个内存组3021。其他实施例中，所述内存组3021的数量可以根据实际存储需求、驱动器的驱动能力等进行设置。
所述若干存储单元沿第一方向X3和第二方向Y3呈阵列排布，各存储单元包括一个存储电容。
本实施例中，所述若干外围电容的结构与所述存储电容相同。
各个存储单元还包括晶体管、位线和字线，所述晶体管的漏区连接至所述位线，所述存储电容与所述晶体管的源区电连接。
本实施例中，所述若干外围电容之间的电路关系，请参考图4。
图4是本发明一实施例中若干外围电容之间的电路示意图。
请参考图4，一个外围电容区内的所述若干外围电容801分为若干电容组800，每个电容组800内的外围电容801之间并联，各电容组800之间相串联。
可以避免并联的外围电容之间因某个外围电容损坏或某处外围电容电路损坏，而产生的所有外围电容失效问题；同时，可以根据实际需要调整串联或并联的外围电容的数量，以获得不同的整体电路电容值。
本实施例中，所述第一晶圆I的形成方法，请参考图5至图9。
图5至图9是本发明一实施例中动态随机存取存储器的形成方法各步骤的结构示意图。
请参考图5，提供衬底，所述衬底包括第一区I和第二区II；在所述第二区II内形成若干重掺杂区501。
本实施例中，所述衬底具有相对的第一面和第二面。
需要说明的是，图5至图6为所述衬底第一面的俯视结构示意图。
所述若干重掺杂区501的形成方法包括：在所述第一区I表面形成第一掩膜层(图中未示出)；以所述第一掩膜层为掩膜，向所述第二区II内注入第一掺杂离子，在所述第二区II内形成所述重掺杂区501。
所述衬底的材料为硅，在硅半导体材料内注入大量的掺杂剂离子，可以提高硅的导电性能。所述重掺杂区501用于使外围电容与衬底的接触由金属-半导体接触调整至欧姆接触，减少外围电容与衬底之间的接触电阻。
后续，在所述第一区I内形成若干晶体管，用于形成阵列排布的存储单元。
所述第二区II用于形成所述若干外围电容区。
所述第一区I内具有阱区400，后续在所述阱区400内形成晶体管的有源区。
所述阱区400的形成方法包括：在形成所述晶体管之前，在所述第二区II表面形成第二掩膜层(图中未示出)；以所述第二掩膜层为掩膜，向所述第一区内注入第二掺杂离子，形成所述阱区(图中未示出)。
相邻晶体管的所述有源区之间具有第一隔离层；所述若干重掺杂区之间具有第二隔离层。所述有源区、所述第一隔离层和所述第二隔离层的形成方法，请参考图6和图7。
请参考图6，在所述衬底表面形成第三掩膜层601。
请参考图7，以所述第三掩膜层601为掩膜，刻蚀所述衬底，在所述第一区I内形成所述若干有源区402和相邻有源区402之间的第一凹槽(图中未标出)，在所述第二区II内形成若干第二凹槽(图中未标出)；形成所述第一凹槽和所述第二凹槽后，去除所述第三掩膜层601；去除所述第三掩膜层601后，在所述第一凹槽内形成所述第一隔离层602，在所述第二凹槽内形成所述第二隔离层603。
具体的，在所述第一区I内的阱区400内形成所述若干有源区402。
请参考图8，在所述第一区I内形成的若干所述晶体管401；形成若干所述晶体管401和所述若干重掺杂区501后，在所述衬底表面形成所述若干存储电容407和所述若干外围电容区，一个外围电容区内的若干外围电容502与一个重掺杂区501电连接。
需要说明的是，图8至图9为所述动态随机存取存储器的剖面结构示意图，仅示出了部分存储单元和部分外围电容。
本实施例中，所述晶体管401为垂直沟道晶体管。其他实施例中，所述晶体管可以不限于垂直沟道晶体管。
所述晶体管401包括有源区402、位于所述有源区402侧壁的栅介质层403，位于所述栅介质层403表面的栅极404、位于所述有源区402朝向所述第一面的源区405，以及位于所述有源区402朝向所述第二面b的漏区406。
所述存储电容407包括第一电极层408、第二电极层409和位于第一电极层408与第二电极层409之间的第一介电层410，所述第二电极层409相对于所述第一电极层408远离所述第一面a。
所述外围电容502包括第三电极层503、第四电极层504和位于所述第三电极层503与所述第四电极层504之间的第二介电层505，所述第四电极层504相对于所述三电极层503远离所述第一面a。
所述第一介电层408的形状包括平面型或U型；所述第二介电层505的形状包括平面型或U型。本实施例中，所述第一介电层409的形状为U型；所述第二介电层505的形状为U型。其他实施例中，所述第一介电层的形状可以不限于此；所述第二介电层的形状可以不限于此。
所述若干外围电容区和若干存储电容可以在同一工艺中形成，有利于减少工艺工序。
本实施例中，在形成所述若干所述晶体管401和所述若干重掺杂区501后，且在形成所述若干存储电容407和所述若干外围电容区前，还在所述衬底上形成刻蚀停止层604；形成所述刻蚀停止层604后，在所述刻蚀停止层604表面形成第一介质层605；形式所述第一介质层605后，在所述第一介质层605内形成所述若干存储电容407和所述若干外围电容区。
本实施例中，所述存储电容407位于晶体管朝向所述第一面a的一侧，所述位线位于晶体管朝向所述第二面b的一侧，且所述外围电容502与所述存储电容407位于所述衬底的同一侧。
本实施例中，形成所述若干存储电容407和所述若干外围电容区后，在所述衬底的第二面b上形成所述位线411。
请继续参考图8，形成所述若干存储电容407和所述外围电容区后，还形成与所述第二电极层409电联接的第一金属层414，以及与所述第一金属层414电联接的第一电插塞415，所述第一电插塞415自所述衬底第二面b引出；形成与所述位线411电联的第二金属层412，以及与所述第二金属层412电联接的第二电插塞413，所述第二电插塞413自所述衬底第二面b引出；形成与所述第四电极层504电联接的第三金属层505，以及与所述第三金属层505电联接的第三电插塞506，所述第三电插塞506自所述衬底第二面b引出；形成与所述重掺杂区501电联接的第四金属层509，以及与所述第四金属层509电联接的第四电插塞510，所述第四电插塞510自所述衬底第二面b引出。
具体地，形成所述位线411后，形成所述位线411上的所述第二金属层412；形成所述第二金属层412后，在所述第二面b上形成第二介质层606，在所述第二介质层606内形成所述第二电插塞413。
本实施例中，所述第一金属层414与所述第二电极层409之间还具有第一导电层416；所述第二金属层505与所述第四电极层504之间还具有第二导电层507。
请参考图9，形成所述第三电插塞506、第四电插塞510后，还形成若干电联线701，所述电联线使一个外围电容的第三金属层505与另一个外围电容的第四金属层509电连接。
具体地，一个所述外围电容502的第三电极层504和另一个所述外围电容502的第四电极层503电连接，实现两个外围电容502的串联。
具体地，在形成所述第三电插塞506、第四电插塞510后，在所述衬底的第二面上形成第三介质层700，所述电联线701位于所述第三介质层700内。
请继续参考图3，形成第二晶圆II，所述第二晶圆II内具有逻辑电路区，所述逻辑电路区包括若干第一外围区303和一个第二外围区304，所述若干第一外围区303沿第一方向X3和第二方向Y3呈阵列排布；将所述第一晶圆I和第二晶圆II键合，并使一个所述第一外围区303与一个所述内存组302电连接。
每个内存组302对应一个第一外围区303，各所述第一外围区303包括解码器和驱动器区3031、传感放大器区3032。所述解码器和驱动器区3031内具有解码器和驱动器。所述传感放大器区3032用于放置传感放大器。
相应的，本发明一实施例还提供一种采用上述方法所形成的动态随机存取存储器，请继续参考图3、图4、图8和图9，包括：第一晶圆I，所述第一晶圆I内具有存储区和所述存储区外的若干外围电容区301，一个外围电容区301包括若干外围电容，所述存储区包括若干存储库302，各存储库302包括若干内存组3021，所述若干内存组3021沿第一方向X3和第二方向Y3呈阵列排布，各内存组3021包括若干存储单元，各存储单元包括一个存储电容；与所述第一晶圆I相键合的第二晶圆II，所述第二晶圆II内具有逻辑电路区，所述逻辑电路区包括若干第一外围区303和一个第二外围区304，所述若干第一外围区303沿第一方向X3和第二方向Y3呈阵列排布，一个所述第一外围区303与一个所述内存组3021电连接并控制所述内存组3021。
将若干外围电容区301与存储区(即阵列排布的存储单元)放在第一晶圆I上，后续将形成有逻辑电路区的第二晶圆和所述第一晶圆I进行键合。一方面，所述若干外围电容区301不占用逻辑电路区的芯片面积，因此，可以在逻辑电路区集成更多的功能电路区，提高芯片的集成水平；另一方面，所述若干外围电容区301和存储电容可以在同一工艺中形成，有利于减少工艺工序。
本实施例中，所述若干存储单元沿第一方向X3和第二方向Y3呈阵列排布，各个所述存储电容的结构与各个所述外围电容的结构相同。
各个存储单元还包括晶体管401、位线411和字线，所述晶体管401的漏区406连接至所述位411线，所述存储电容407与所述晶体管401的源区405电连接；所述第一晶圆I内具有若干重掺杂区501，一个外围电容区内的若干外围电容502与一个所述重掺杂区501电连接。
所述存储电容407包括第一电极层408、第二电极层409和位于所述第一电极层408与所述第二电极层409之间的第一介电层410。
所述外围电容包括第三电极层503、第四电极层504和位于所述第三电极层503与所述第四电极层504之间的第二介电层505。
一个所述外围电容502的第三电极层503和另一个所述外围电容502的第四电极层504电连接，实现两个外围电容的串联。
每个内存组302对应一个第一外围区303，各所述第一外围区303包括解码器和驱动器区3031、传感放大器区3032。所述解码器和驱动器区3031内具有解码器和驱动器。所述传感放大器区3032用于放置传感放大器。
本实施例中，一个外围电容区内的所述若干外围电容分为若干电容组801，每个电容组801内的外围电容800之间并联，各电容组801之间相串联。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (22)
1.一种动态随机存取存储器，其特征在于，包括：
第一晶圆，所述第一晶圆内具有存储区和所述存储区外的若干外围电容区，一个外围电容区包括若干外围电容，所述存储区包括若干存储库，各存储库包括若干内存组，所述若干内存组沿第一方向和第二方向呈阵列排布，各内存组包括若干存储单元，各存储单元包括一个存储电容；
与所述第一晶圆相键合的第二晶圆，所述第二晶圆内具有逻辑电路区，所述逻辑电路区包括若干第一外围区和一个第二外围区，所述若干第一外围区沿第一方向和第二方向呈阵列排布，一个所述第一外围区与一个所述内存组电连接并控制所述内存组。
2.如权利要求1所述的动态随机存取存储器，其特征在于，所述若干存储单元沿第一方向和第二方向呈阵列排布，各个所述存储电容的结构与各个所述外围电容的结构相同。
3.如权利要求2所述的动态随机存取存储器，其特征在于，各个存储单元还包括晶体管、位线和字线，所述晶体管的漏区连接至所述位线，所述存储电容与所述晶体管的源区电连接；所述第一晶圆内具有若干重掺杂区，一个外围电容区内的若干外围电容与一个所述重掺杂区电连接。
4.如权利要求2所述的动态随机存取存储器，其特征在于，所述存储电容包括第一电极层、第二电极层和位于所述第一电极层与所述第二电极层之间的第一介电层。
5.如权利要求1所述的动态随机存取存储器，其特征在于，一个外围电容区内的所述若干外围电容分为若干电容组，每个电容组内的外围电容之间并联，各电容组之间相串联。
6.如权利要求5所述的动态随机存取存储器，其特征在于，所述外围电容包括第三电极层、第四电极层和位于所述第三电极层与所述第四电极层之间的第二介电层。
7.如权利要求6所述的动态随机存取存储器，其特征在于，一个所述外围电容的第三电极层和另一个所述外围电容的第四电极层电连接，实现两个外围电容的串联。
8.如权利要求1所述的动态随机存取存储器，其特征在于，各所述第一外围区包括解码器和驱动器区、传感放大器区。
9.一种动态随机存取存储器的形成方法，其特征在于，包括：
形成第一晶圆，所述第一晶圆内具有存储区和位于所述存储区外的若干外围电容区，一个外围电容区包括若干外围电容，所述存储区包括若干存储库，各存储库包括若干内存组，所述若干内存组沿第一方向和第二方向呈阵列排布，各内存组包括若干存储单元，各存储单元包括一个存储电容；形成第二晶圆，所述第二晶圆内具有逻辑电路区，所述逻辑电路区包括若干第一外围区和一个第二外围区，所述若干第一外围区沿第一方向和第二方向呈阵列排布；
将所述第一晶圆和第二晶圆键合，并使一个所述第一外围区与一个所述内存组电连接。
10.如权利要求9所述的动态随机存取存储器的形成方法，其特征在于，所述若干存储单元沿第一方向和第二方向呈阵列排布，各个所述存储电容的结构与各个所述外围电容的结构相同。
11.如权利要求10所述的动态随机存取存储器的形成方法，其特征在于，各个存储单元还包括晶体管、位线和字线，所述晶体管的漏区连接至所述位线，所述存储电容与所述晶体管的源区电连接。
12.如权利要求11所述的动态随机存取存储器的形成方法，其特征在于，所述第一晶圆的形成方法包括：提供衬底，所述衬底包括第一区和第二区；在所述第一区内形成的若干所述晶体管；在所述第二区内形成若干重掺杂区；形成若干所述晶体管和所述若干重掺杂区后，在所述衬底表面形成所述若干存储电容和所述若干外围电容区，一个外围电容区内的若干外围电容与一个重掺杂区电连接。
13.如权利要求12所述的动态随机存取存储器的形成方法，其特征在于，所述重掺杂区的形成方法包括：在所述第一区表面形成第一掩膜层；以所述第一掩膜层为掩膜，向所述第二区内注入第一掺杂离子，在所述第二区内形成所述重掺杂区。
14.如权利要求12所述的动态随机存取存储器的形成方法，其特征在于，所述第一区内具有阱区，所述晶体管的有源区位于所述阱区；所述阱区的形成方法包括：在形成所述晶体管之前，在所述第二区表面形成第二掩膜层；以所述第二掩膜层为掩膜，向所述第一区内注入第二掺杂离子，形成所述阱区。
15.如权利要求14所述的动态随机存取存储器的形成方法，其特征在于，相邻晶体管的所述有源区之间具有第一隔离层；所述若干重掺杂区之间具有第二隔离层。
16.如权利要求15所述的动态随机存取存储器的形成方法，其特征在于，所述有源区、所述第一隔离层和所述第二隔离层的形成方法包括：在所述第二区表面形成第三掩膜层；以所述第三掩膜层为掩膜，刻蚀所述第一区，形成所述若干有源区和相邻有源区之间的第一凹槽；形成所述第一凹槽后，去除所述第三掩膜层；去除所述第三掩膜层后，在所述第一凹槽内形成所述第一隔离层。
17.如权利要求12所述的动态随机存取存储器的形成方法，其特征在于，包括：所述衬底具有相对的第一面和第二面；所述存储电容位于晶体管朝向所述第一面的一侧，所述位线位于晶体管朝向所述第二面的一侧，且所述外围电容与所述存储电容位于所述衬底的同一侧。
18.如权利要求17所述的动态随机存取存储器的形成方法，其特征在于，所述存储电容包括第一电极层、第二电极层和位于第一电极层与第二电极层之间的第一介电层，所述第二电极层相对于所述第一电极层远离所述第一面；所述外围电容包括第三电极层、第四电极层和位于所述第三电极层与所述第四电极层之间的第二介电层，所述第四电极层相对于所述三电极层远离所述第一面。
19.如权利要求18所述的动态随机存取存储器的形成方法，其特征在于，所述第一介电层的形状包括平面型或U型；所述第二介电层的形状包括平面型或U型。
20.如权利要求18所述的动态随机存取存储器的形成方法，其特征在于，形成所述若干存储电容和所述外围电容区后，还包括：形成与所述第二电极层电联接的第一金属层，以及与所述第一金属层电联接的第一电插塞，所述第一电插塞自所述衬底第二面引出；形成与所述位线电联的第二金属层，以及与所述第二金属层电联接的第二电插塞，所述第二电插塞自所述衬底第二面引出；形成与所述第四电极层电联接的第三金属层，以及与所述第三金属层电联接的第三电插塞，所述第三电插塞自所述衬底第二面引出；形成与所述重掺杂区电联接的第四金属层，以及与所述第四金属层电联接的第四电插塞，所述第四电插塞自所述衬底第二面引出。
21.如权利要求20所述的动态随机存取存储器的形成方法，其特征在于，形成所述第三电插塞、第四电插塞后，还形成若干电联线，所述电联线使一个外围电容的第三金属层与另一个外围电容的第四金属层电连接。
22.如权利要求9所述的动态随机存取存储器的形成方法，其特征在于，各所述第一外围区包括解码器和驱动器区、传感放大器区。
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