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CN114388023A - 具有反转的mram元件竖直取向的改进的mram交叉点存储器 - Google Patents

具有反转的mram元件竖直取向的改进的mram交叉点存储器 Download PDF

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CN114388023A
CN114388023A CN202110681620.6A CN202110681620A CN114388023A CN 114388023 A CN114388023 A CN 114388023A CN 202110681620 A CN202110681620 A CN 202110681620A CN 114388023 A CN114388023 A CN 114388023A
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CN
China
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memory
memory cells
conductive lines
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mram
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W·帕金森
J·奥图尔
N·富兰克林
T·特伦特
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Original Assignee
SanDisk Technologies LLC
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Abstract

本发明题为“具有反转的MRAM元件竖直取向的改进的MRAM交叉点存储器”。在具有交叉点结构的存储器阵列中，在每个交叉点结处，可编程电阻式存储器元件诸如MRAM设备与阈值开关选择器诸如双向阈值开关串联连接。在具有此类存储器单元的双层交叉点结构中，一层中的MRAM设备相对于另一层中的MRAM设备被反转。当阈值开关选择器在感测操作中首次接通以更快速地耗散时，这可以允许跨MRAM设备施加的瞬态电压尖峰，从而降低在可以感测到所存储的数据状态之前改变所存储的数据状态的风险。

Description

具有反转的MRAM元件竖直取向的改进的MRAM交叉点存储器
背景技术
存储器广泛用于各种电子设备，诸如蜂窝电话、数字相机、个人数字助理、医疗电子器件、移动计算设备、非移动计算设备和数据服务器。存储器可包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接至电源(例如，电池)时，非易失性存储器也允许存储和保留信息。
非易失性存储器的一个示例是磁阻随机存取存储器(MRAM)，其使用磁化来表示所存储的数据，这与使用电荷来存储数据的某些其他存储器技术相反。一般来讲，MRAM包括在半导体衬底上形成的大量磁存储器单元，其中每个存储器单元都代表(至少)一个数据位。通过改变存储器单元内的磁性元件的磁化方向将数据位写入存储器单元，并且通过测量存储器单元的电阻来读取位(低电阻通常表示“0”位且高电阻通常表示“1”位)。如本文所用，磁化方向为磁矩取向的方向。
尽管MRAM是有前途的技术，但是对于先前的MRAM存储器单元设计的快速写入操作来说，实现高位密度和高耐久性是具有挑战性的。
附图说明
类似编号的元件是指不同的图中的共同部件。
图1是连接到主机的存储器系统的一个实施方案的框图。
图2是前端处理器电路的一个实施方案的框图。在一些实施方案中，前端处理器电路是控制器的一部分。
图3是后端处理器电路的一个实施方案的框图。在一些实施方案中，后端处理器电路是控制器的一部分。
图4是存储器封装件的一个实施方案的框图。
图5是存储器管芯的一个实施方案的框图。
图6A和图6B展示了通过晶圆对晶圆接合而耦接到存储器结构的控制电路的示例。
图7A以斜视图描绘了形成交叉点架构的存储器阵列的一部分的一个实施方案。
图7B和图7C分别呈现了图7A中的交叉点结构的侧视图和顶视图。
图7D以斜视图描绘了形成交叉点架构的两级存储器阵列的一部分的一个实施方案。
图8A和图8B展示了MRAM存储器单元的结构的一个实施方案。
图9更详细地展示了将以交叉点阵列实施的MRAM存储器单元设计的一个实施方案。
图10A和图10B展示了通过使用自旋力矩转移(STT)机构对MRAM存储器单元的写入。
图11A和图11B展示了用于将阈值开关选择器结合到具有交叉点架构的MRAM存储器阵列中的实施方案。
图12描绘了具有交叉点架构的存储器阵列的实施方案，其中同时访问多个存储器单元。
图13描绘了具有交叉点架构的存储器阵列的实施方案，示出了从驱动器到位线和字线的触点的位置。
图14是同时访问交叉点阵列中的多个存储器单元的过程的一个实施方案的流程图。
图15是描绘包括执行SSR的对交叉点阵列中的多个存储器单元同时进行访问的过程的一个实施方案的流程图。
图16A描绘了在SRR期间被驱动通过所选择的字线的访问电流的电流与时间的关系。
图16B描绘了在SRR期间跨所选择的MRAM单元的电压的电压与时间的关系，并且对应于图16A。
图17描绘了用于在破坏性SRR之后将数据写入MRAM单元的过程的流程图。
图18描绘了将数据写入MRAM单元的第二阶段的过程的流程图。
图19A描绘了提供给所选择的字线的写入电流的写入电流与时间的关系。
图19B描绘了跨MRAM单元的电压与时间的关系，并且对应于图19A。
图20是同时写入MRAM单元的过程的流程图，其中所有所选择的MRAM单元首先被写入AP状态或P状态中的一种状态。
图21A和图21B是在读取操作中分别用于图11A和图11B的层1单元的电流和电压的一组波形的一个实施方案。
图22示出了当阈值开关选择器从断开状态切换到导通状态时MRAM设备的电压的示例。
图23展示了交叉点存储器架构的两层实施方案，其中下层中的MRAM设备相对于上层反转，以便使读取操作中的电容最小化。
图24是使用图23的结构执行自参考读取的实施方案的流程图。
图25是用于形成图23的结构的实施方案的流程图。
具体实施方式
在具有交叉点型架构的存储器阵列中，第一组导电线跨衬底的表面延伸，并且第二组导电线形成于第一组导电线上方，在衬底上方沿垂直于第一组导电线的方向延伸。存储器单元位于这两组导电线的交叉点结处。存储器单元的实施方案可以包括与选择器开关串联连接的可编程电阻元件，诸如MRAM存储器设备。一种类型的选择器开关是阈值开关选择器，诸如双向阈值开关(OTS)，相对于其他开关元件，诸如晶体管，其可以在少量面积中实现，并且不需要附加的控制线。如果电压或电流高于某个电平，则跨阈值开关选择器施加阈值电压(V阈值)或使阈值电流(I阈值)通过阈值开关选择器，该阈值开关选择器将切换到导通状态，与电阻串联的V保持。当阈值开关选择器初始接通时，跨串联连接的MRAM设备施加瞬态电压尖峰，因为V保持可小于V阈值，特别是因为较高的V阈值(通过加厚选择器)导致较低的泄漏。并且较低的V保持导致给定电源的更多可用写入电流，诸如3.3V。该瞬态电流可短暂地大于可在被感测之前改变存储器单元的状态的I读取或I写入，从而导致干扰。通过更快速地耗散瞬态电压尖峰，诸如通过减小连接到所选择的存储器位的单元、线和晶体管选择和驱动器电容，可以降低此类干扰的风险，并且可以更快地执行感测操作。
在具有两个或更多个存储器单元层的交叉点架构中，每一层的MRAM设备通常将以与MRAM设备的层相同的竖直取向形成。MRAM设备具有方向性，其中当使用自旋转移矩写入存储器单元时，沿一个方向施加的电流用于将MRAM设备从高电阻反并联状态(HRS或AP)写入低电阻状态并联(LRS或P)，并且沿相反方向施加以将MRAM设备从低电阻状态写入高电阻状态。由于这种方向性，在感测存储器单元时通常还存在用于施加读取电流的优选方向，因为可能在更长的时间内需要更多的电流来将位从P写入AP。在不同层的存储器单元具有相同取向的情况下，当阈值开关选择器接通以用于读取操作时，这些层中的一个层能够使瞬态电压尖峰更快速地放电，因为阈值开关选择器的驱动器电容可能更小。通过将一层的MRAM结构相对于另一层反转，可以为这两层赋予允许该尖峰更快速耗散的取向，从而降低在感测到所存储的数据状态之前改变所存储的数据状态的可能性。这还可以导致读取延迟访问时间得到改善。
图1是连接到主机120的存储器系统100的一个实施方案的框图。存储器系统100可实现本文提出的用于操作已过度漂移的交叉点存储器阵列的技术。许多不同类型的存储器系统可与本文提出的技术一起使用。示例性存储器系统包括：固态驱动器(“SSD”)；存储卡，其包括用于DRAM替换的双内嵌式存储器(DIMM)；以及嵌入式存储器设备；然而，也可以使用其他类型的存储器系统。
图1的存储器系统100包括控制器102、用于存储数据的非易失性存储器104、以及本地存储器(例如，DRAM/ReRAM)106。控制器102包括前端处理器(FEP)电路110和一个或多个后端处理器(BEP)电路112。在一个实施方案中，FEP电路110在专用集成电路(ASIC)上实现。在一个实施方案中，每个BEP电路112在单独ASIC上实现。在其他实施方案中，统一控制器ASIC可组合前端功能和后端功能两者。用于BEP电路112和FEP电路110中的每一者的ASIC在同一半导体上实现，使得控制器102被制造为片上系统(“SoC”)。FEP电路110和BEP电路112均包括其本身的处理器。在一个实施方案中，FEP电路110和BEP电路112用作主从配置，其中FEP电路110是主设备，并且每个BEP电路112是从设备。例如，FEP电路110实现闪存转换层(FTL)或媒体管理层(MML)，该FTL或MML执行存储器管理(例如，垃圾收集、损耗均衡等)、逻辑到物理地址转换、与主机的通信、DRAM(本地易失性存储器)的管理以及SSD(或其他非易失性存储系统)的整体操作的管理。BEP电路112根据FEP电路110的请求来管理存储器封装件/管芯中的存储器操作。例如，BEP电路112可以实施读取、擦除和编程过程。另外，BEP电路112可执行缓冲器管理，设置FEP电路110所需的特定电压电平，执行纠错(ECC)，控制到存储器封装的切换模式接口等。在一个实施方案中，每个BEP电路112负责其本身的一组存储器封装。
在一个实施方案中，非易失性存储器104包括多个存储器封装件。每个存储器封装件都包括一个或多个存储器管芯。因此，控制器102连接到一个或多个非易失性存储器管芯。在一个实施方案中，存储器封装件104中的每个存储器管芯利用NAND闪存存储器(包括二维NAND闪存存储器和/或三维NAND闪存存储器)。在其他实施方案中，存储器封装件可包括其他类型的存储器，诸如基于电阻式随机存取存储器(诸如，ReRAM、MRAM、FeRAM或RRAM)的存储级存储器(SCM)或相变存储器(PCM)。在另一个实施方案中，BEP或FEP被包括在存储器管芯上。
控制器102经由接口130与主机120通信，该接口实施协议，诸如通过PCI Express(PCIe)或者使用JEDEC标准双倍数据速率(DDR)或低功率双倍数据速率(LPDDR)接口(诸如DDR5或LPDDR5)的NVM Express(NVMe)。为了与存储器系统100一起工作，主机120包括沿着总线128连接的主机处理器122、主机存储器124和PCIe接口126。主机存储器124是主机的物理存储器，并且可以是DRAM、SRAM、非易失性存储器或另一类型的存储装置。主机120在存储器系统100的外部并与该存储器系统分开。在一个实施方案中，存储器系统100嵌入在主机120中。
图2是FEP电路110的一个实施方案的框图。图2示出与主机120通信的PCIe接口150，以及与该PCIe接口通信的主机处理器152。主机处理器152可以是本领域中已知的适于实现的任何类型的处理器。主机处理器152与片上网络(NOC)154通信。NOC是集成电路上的通信子系统，通常在SoC中的核心之间。NOC可跨越同步和异步时钟域，或者使用非时钟的异步逻辑。NOC技术将网络理论和方法应用于片上通信，并且与常规总线和交叉开关互连相比带来了显著的改善。与其他设计相比，NOC提高了SoC的可扩展性以及复杂SoC的功率效率。NOC的导线和链路由许多信号共享。由于NOC中的所有链路可在不同的数据分组上同时运行，因此实现了高度并行。因此，随着集成子系统的复杂性不断增大，与先前的通信架构(例如，专用的点对点信号线、共享总线或具有桥的分段总线)相比，NOC提供增强的性能(诸如吞吐量)和可扩展性。连接到NOC 154并且与NOC 154通信的是存储器处理器156、SRAM 160和DRAM控制器162。DRAM控制器162用于操作DRAM(例如，DRAM 106)并且与该DRAM通信。SRAM160是由存储器处理器156使用的本地RAM存储器。存储器处理器156用于运行FEP电路并且执行各种存储器操作。与NOC通信的还有两个PCIe接口164和166。在图2的实施方案中，SSD控制器将包括两个BEP电路112；因此，存在两个PCIe接口164/166。每个PCIe接口与BEP电路112中的一个通信。在其他实施方案中，可存在多于或少于两个BEP电路112；因此，可存在多于两个PCIe接口。
FEP电路110还可包括闪存转换层(FTL)，或更一般地媒体管理层(MML)158，该FTL或MML执行存储器管理(例如，垃圾收集、损耗均衡、负载平衡等)、逻辑到物理地址转换、与主机的通信、DRAM(本地易失性存储器)的管理，以及SSD或其他非易失性存储系统的整体操作的管理。媒体管理层(MML)158可被集成为可以处理存储器错误并与主机界面交互的存储器管理的一部分。具体地讲，MML可以是FEP电路110中的模块，并且可以负责存储器管理的内部。具体地讲，MML 158可以包括存储器设备固件中的算法，该算法将来自主机的写入转换为对管芯的存储器结构(例如，下图5和图6中的502/602)的写入。可能需要MML 158，因为：1)存储器可能具有有限的耐久性；2)该存储器结构可以只写入多个页面；并且/或者3)除非将存储器结构作为块擦除，否则可以不写入该存储器结构。MML 158理解存储器结构的这些潜在限制，这些限制可能对主机不可见。因此，MML 158尝试将来自主机的写入转换为向存储器结构的写入。
图3是BEP电路112的一个实施方案的框图。图3示出用于与FEP电路110通信(例如，与图2的PCIe接口164和166中的一个通信)的PCIe接口200。PCIe接口200与两个NOC 202和204通信。在一个实施方案中，两个NOC可组合成一个大的NOC。每个NOC(202/204)通过XOR引擎(224/254)和ECC引擎(226/256)连接到SRAM(230/260)、缓冲器(232/262)、处理器(220/250)和数据路径控制器(222/252)。ECC引擎226/256用于执行纠错，如本领域所知。XOR引擎224/254用于对数据执行XOR，使得可在存在编程错误的情况下以可恢复的方式组合和存储数据。数据路径控制器222连接到接口模块，以用于经由四个信道与存储器封装件进行通信。因此，顶部NOC 202与用于与存储器封装件通信的四个信道的接口228相关联，并且底部NOC 204与用于与存储器封装件通信的四个附加信道的接口258相关联。每个接口228/258包括四个切换模式接口(TM接口)、四个缓冲器和四个调度器。对于信道中的每一个信道存在一个调度器、缓冲器和TM接口。处理器可以是本领域中已知的任何标准处理器。数据路径控制器222/252可以是处理器、FPGA、微处理器，或其他类型的控制器。XOR引擎224/254和ECC引擎226/256是专用的硬件电路，称为硬件加速器。在其他实施方案中，XOR引擎224/254和ECC引擎226/256可在软件中实现。调度器、缓冲器和TM接口是硬件电路。
图4是包括连接到存储器总线(数据线和芯片使能线)294的多个存储器管芯292的存储器封装件104的一个实施方案的框图。存储器总线294连接到切换模式接口296以用于与BEP电路112的TM接口进行通信(参见例如图3)。在一些实施方案中，存储器封装件可以包括连接到存储器总线和TM接口的小控制器。存储器封装件可以具有一个或多个存储器管芯。在一个实施方案中，每个存储器封装件包括八个或16个存储器管芯；然而，也可以实现其他数量的存储器管芯。在另一个实施方案中，切换接口改为JEDEC标准DDR或LPDDR，具有或不具有诸如放松的时间设置或较小的页面大小的变化。本文描述的技术不限于任何特定数量的存储器管芯。
图5是描绘可以实现本文所述技术的存储器管芯500的一个示例的框图。可对应于图4的存储器管芯292中的一个存储器管芯的存储器管芯500包括存储器阵列502，该存储器阵列可包括下文所述的任何存储器单元。存储器阵列502的阵列端子线包括组织成行的各种字线层，以及组织成列的各种位线层。然而，也可以实现其他取向。存储器管芯500包括行控制电路520，该行控制电路的输出端508连接到存储器阵列502的相应字线。行控制电路520从系统控制逻辑电路560接收一组M行地址信号和一个或多个各种控制信号，并且通常可以包括诸如行解码器522、阵列端子驱动器524和块选择电路526等电路以用于读取操作和写入操作两者。行控制电路520还可以包括读取/写入电路。在一个实施方案中，行控制电路520具有感测放大器528，每个感测放大器包含用于感测存储器阵列502的字线的状况(例如，电压)的电路。在一个实施方案中，通过感测字线电压，确定交叉点阵列中的存储器单元的状况。存储器管芯500还包括列控制电路510，该列控制电路的输入端/输出端506连接到存储器阵列502的相应位线。尽管针对阵列502仅示出了单个块，但是存储器管芯可以包括可以被单独访问的多个阵列或“图块”。列控制电路系统510从系统控制逻辑部件560接收一组N个列地址信号和一个或多个各种控制信号，并且通常可以包括诸如列解码器512、阵列端子接收器或驱动器514、块选择电路系统516以及读/写电路系统和I/O多路复用器等电路。
系统控制逻辑部件560从主机接收数据和命令，并且向主机提供输出数据和状态。在其他实施方案中，系统控制逻辑部件560从单独的控制器电路接收数据和命令，并且向该控制器电路提供输出数据，其中控制器电路与主机通信。在一些实施方案中，系统控制逻辑部件560可以包括提供存储器操作的管芯级控制的状态机562。在一个实施方案中，状态机562能够由软件编程。在其他实施方案中，状态机562不使用软件并且完全地在硬件(例如，电路)中实现。在另一个实施方案中，状态机562由微控制器或微处理器替换，其中微控制器或微处理器在存储器芯片之上或之外。系统控制逻辑部件560还可以包括功率控制模块564，该功率控制模块控制在存储器操作期间供应给存储器502的行和列的功率和电压，并且可以包括用于产生调节电压的电荷泵和调节器电路。系统控制逻辑部件560包括存储装置566，该存储装置可用于存储用于操作存储器阵列502的参数。
命令和数据经由存储器控制器接口568(也称为“通信接口”)在控制器102与存储器管芯500之间传输。存储器控制器接口568是用于与存储器控制器102通信的电接口。存储器控制器接口568的示例包括切换模式接口和开放NAND闪存接口(ONFI)。也可以使用其他I/O接口。例如，存储器控制器接口568可实现切换模式接口，该切换模式接口连接到存储器控制器102的存储器接口228/258的切换模式接口。在一个实施方案中，存储器控制器接口568包括连接到控制器102的一组输入和/或输出(I/O)引脚。
在一些实施方案中，存储器管芯500的所有元件(包括系统控制逻辑部件560)可以形成为单个管芯的一部分。在其他实施方案中，系统控制逻辑部件560中的一些或全部可以形成在不同的管芯上。
出于本文档的目的，短语“一个或多个控制电路”可以包括控制器、状态机、微控制器和/或由系统控制逻辑部件560表示的其他控制电路系统，或者用于控制非易失性存储器的其他类似电路。
在一个实施方案中，存储器结构502包括非易失性存储器单元的三维存储器阵列，其中多个存储器级形成在单个衬底(诸如晶圆)上方。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅(或其他类型的)衬底上方的有源区域的存储器单元的一个或多个物理级中一体地形成。在一个示例中，非易失性存储器单元包括具有电荷俘获材料的垂直NAND串。
在另一个实施方案中，存储器结构502包括非易失性存储器单元的二维存储器阵列。在一个示例中，非易失性存储器单元是利用浮动栅极的NAND闪存存储器单元。也可使用其他类型的存储器单元(例如，NOR型闪存存储器)。
包括在存储器结构502中的存储器阵列架构或存储器单元的确切类型不限于上述示例。许多不同类型的存储器阵列架构或存储器技术可用于形成存储器结构326。实现本文提出的要求保护的新实施方案不需要特定的非易失性存储器技术。用于存储器结构502的存储器单元的合适技术的其他示例包括ReRAM存储器(电阻式随机存取存储器)、磁阻式存储器(例如，MRAM、自旋转移矩MRAM、自旋轨道扭矩MRAM)、FeRAM、相变存储器(例如，PCM)，等等。用于存储器结构502的存储器单元架构的合适技术的示例包括二维阵列、三维阵列、交叉点阵列、堆叠二维阵列、竖直位线阵列，等等。
ReRAM交叉点存储器的一个示例包括可逆电阻切换元件，其布置在由X线和Y线(例如，字线和位线)访问的交叉点阵列中。在另一个实施方案中，存储器单元可包括导电桥存储器元件。导电桥存储器元件也可称为可编程金属化单元。基于固体电解质内的离子的物理重新定位，导电桥存储器元件可用作状态改变元件。在一些情况下，导电桥存储器元件可包括两个固体金属电极，一个是相对惰性的(例如，钨)，而另一个是电化学活性的(例如，银或铜)，在两个电极之间具有固体电解质的薄膜。随着温度升高，离子的迁移率也增加，这导致导电桥存储器单元的编程阈值降低。因此，导电桥存储器元件可在整个温度范围内具有宽范围的编程阈值。
另一个示例是通过磁存储元件来存储数据的磁阻随机存取存储器(MRAM)。这些元件由两个被薄绝缘层隔开的铁磁层形成，这两个铁磁层中的每一个铁磁层都可以保持磁化。这两个层中的一个层是被设置为特定极性的永磁体；另一个层的磁化可以被改变以匹配外磁场对存储存储器的磁化。存储器设备由此类存储器单元的网格构建。在用于编程的一个实施方案中，每个存储器单元位于一对写入线之间，该对写入线被布置成彼此成直角，与单元平行，一个在单元上方并且一个在单元下方。当电流通过它们时，产生感应磁场。下文将更详细地讨论基于MRAM的存储器实施方案。
相变存储器(PCM)利用了硫属化合物玻璃的独特性能。一个实施方案使用GeTe-Sb2Te3超晶格通过仅利激光脉冲(或来自另一个源的光脉冲)改变锗原子的配位状态来实现非热相变。因此，编程的剂量是激光脉冲。可以通过阻止存储器单元接收光来抑制存储器单元。在其他PCM实施方案中，存储器单元通过电流脉冲来编程。应当注意，在该文件中使用“脉冲”不需要矩形脉冲，但包括声音、电流、电压光或其他波的(连续或非连续)振动或脉冲串。各个可选择存储器单元或位内的这些存储器元件可以包括作为选择器的另外的串联元件，诸如双向阈值开关或金属绝缘体衬底。
本领域普通技术人员将认识到，本文所述的技术不限于单个特定存储器结构、存储器配置或材料构成，但涵盖了在如本文所述的以及如本领域普通技术人员所理解的技术实质与范围内的许多相关的存储器结构。
可以将图5的元件分组成两个部分：存储器单元的存储器结构502；以及外围电路系统，包括所有其他元件。存储器电路的重要特性是其容量，该容量可以通过如下方式增加：增加留给存储器结构502作特定用途的存储器系统500的存储器管芯的面积；然而，这减小了可用于外围电路系统的存储器管芯的面积。这可以对这些外围元件造成相当严重的限制。例如，需要在可用区域内装配感测放大器电路，这可是对感测放大器设计架构的重大限制。相对于系统控制逻辑部件560，可用面积减小可能会限制可以在芯片上实现的可用功能。因此，在存储器系统500的存储器管芯的设计中，需要对存储器结构502的专用面积量以及外围电路系统的专用面积量进行基本权衡。
存储器结构502与外围电路系统通常有矛盾的另一个区域是在形成这些区域时所涉及的处理中，因为这些区域通常涉及不同的处理技术以及在单个管芯上实施不同技术时的权衡。例如，当存储器结构502是NAND闪存时，这是NMOS结构，而外围电路通常是基于CMOS的。例如，诸如感测放大器电路、电荷泵、状态机中的逻辑元件和系统控制逻辑部件560中的其他外围电路系统等元件通常采用PMOS器件。用于制造CMOS管芯的处理操作在许多方面将不同于针对NMOS闪存NAND存储器或其他存储器单元技术所优化的处理操作。
为了改进这些限制，下文所述的实施方案可将图5的元件分离到单独形成的管芯上，然后将这些管芯接合在一起。更具体地讲，存储器结构502可以形成在一个管芯上，并且外围电路元件中的一些或全部(包括一个或多个控制电路)可以形成在单独的管芯上。例如，存储器管芯可以仅由存储器元件形成，诸如闪存NAND存储器、MRAM存储器、PCM存储器、ReRAM存储器或其他存储器类型的存储器单元阵列。然后可以将外围电路中的一些或全部电路(甚至包括诸如解码器和感测放大器等元件)移到单独的管芯上。这允许根据其技术单独地优化存储器管芯中的每个管芯。例如，NAND存储器管芯可以针对基于NMOS的存储器阵列结构进行优化，而无需担心现在已移到可以针对CMOS处理进行优化的独立外围电路系统管芯上的CMOS元件。这为外围元件提供了更多空间，如果外围元件被限制于容纳了存储器单元阵列的相同管芯的边缘，则现在可结合可能不容易结合的附加能力。然后可在接合式多管芯存储器电路中将两个管芯接合在一起，其中一个管芯上的阵列连接到另一个存储器电路上的外围元件。例如，虽然下面将集中介绍一个存储器管芯和一个外围电路管芯的接合式存储器电路，但其他实施方案可使用更多管芯，诸如两个存储器管芯和一个外围电路管芯。
图6A和图6B示出了图5的布置的替代性布置，其可以使用晶圆对晶圆接合来实现，以提供用于存储器系统600的接合管芯对。图6A示出了外围电路系统的示例，其包括形成于外围电路或控制管芯611中的控制电路，这些控制电路耦接到形成于存储器管芯601中的存储器结构602。与图5的502一样，存储器管芯601可以包括多个可独立访问的阵列或“图块”。通用部件与图5类似地标记(例如，502现在是602，510现在是610，诸如此类)。可以看出，系统控制逻辑部件660、行控制电路620和列控制电路610位于控制管芯611中。在一些实施方案中，列控制电路610的全部或一部分以及行控制电路620的全部或一部分位于存储器结构管芯601上。在一些实施方案中，系统控制逻辑部件660中的一些电路位于存储器结构管芯601上。
系统控制逻辑部件660、行控制电路620和列控制电路610可以由常规工艺(例如，CMOS工艺)形成，使得添加更常见于存储器控制器102上的元件和功能诸如ECC可能需要很少的附加工艺步骤或不需要附加工艺步骤(即，用于制造控制器102的相同工艺步骤也可以用于制造系统控制逻辑部件660、行控制电路620和列控制电路610)。因此，尽管移走管芯(诸如，存储器管芯292)中的此类电路可减少制造此类管芯所需的步骤数量，但向管芯(诸如，控制管芯611)添加此类电路可能不需要任何附加的工艺步骤。
图6A示出了控制管芯611上的列控制电路610，该列控制电路通过电路径606耦接到存储器结构管芯601上的存储器结构602。例如，电路径606可以在列解码器612、驱动器电路系统614、块选择616与存储器结构602的位线之间提供电连接。电路径可以从控制管芯611中的列控制电路610延伸穿过控制管芯611上的焊盘，这些焊盘接合到存储器结构管芯601的对应焊盘，这些对应焊盘连接到存储器结构602的位线。存储器结构602的每条位线都可以在电路径606中具有对应的电路径，包括连接到列控制电路610的一对接合焊盘。类似地，行控制电路620(包括行解码器622、阵列驱动器624、块选择器626和感测放大器628)通过电路径608耦接到存储器结构602。电路径608中的每条电路径可以对应于字线、虚设字线或所选择的栅极线。也可以在控制管芯611与存储器管芯601之间提供附加的电路径。
出于本文档的目的，短语“控制电路”可包括控制器102、系统控制逻辑部件660、列控制电路610、行控制电路620、微控制器、状态机和/或其他控制电路，或用于控制非易失性存储器的其他类似电路中的一者或多者。控制电路可以仅包括硬件或者包括硬件和软件(包括固件)的组合。例如，由固件编程以执行本文描述的功能的控制器是控制电路的一个示例。控制电路可以包括处理器、FGA、ASIC、集成电路，或其他类型的电路。
在以下讨论中，图5和图6A的存储器阵列502/602将在交叉点架构的上下文中讨论。在交叉点架构中，第一组导电线或导线(诸如字线)相对于下层衬底沿第一方向延伸，并且第二组导电线或导线(诸如位线)相对于下层衬底沿第二方向延伸。存储器单元位于字线和位线的交汇处。这些交叉点处的存储器单元可以根据多种技术(包括上文所述的那些)中的任一种来形成。以下讨论将主要集中于基于使用MRAM存储器单元的交叉点架构的实施方案。
图6B是示出关于接合的管芯对600的集成存储器组件的一个实施方案的布置的更多细节的框图。存储器管芯601包含存储器单元的平面或阵列602。存储器管芯601可以具有附加的平面或阵列。针对每个平面或阵列602描绘了一条代表性位线(BL)和一条代表性字线(WL)666。每个平面或阵列602可能有数千条或数万条这样的位线。在一个实施方案中，阵列或平面表示共用一组共同的连续字线和连续位线的一组连接的存储器单元。
控制管芯611包括多个位线驱动器614。在一些实施方案中，每个位线驱动器614连接到一条位线或者可以连接到多条位线。控制管芯611包括多个字线驱动器624(1)至624(n)。字线驱动器660被配置为向字线提供电压。在该示例中，存储器单元的每个阵列或平面有“n”条字线。在一个实施方案中，如果存储器操作是编程或读取，则选择所选块内的一个字线用于存储器操作。在一个实施方案中，如果存储器操作是擦除，则选择所选块内的所有字线用于擦除。字线驱动器660向存储器管芯601中的字线提供电压。如上文关于图6A所讨论的，控制管芯611还可以包括电荷泵、电压发生器以及图6B中未表示的类似部件，其可以用于为字线驱动器660和/或位线驱动器614提供电压。
存储器管芯601在存储器管芯601的第一主表面682上具有多个接合焊盘670a、670b。可以存在“n”个接合焊盘670a，以从对应的“n”个字线驱动器624(1)至624(n)接收电压。对于与阵列602相关联的每条位线可以有一个接合焊盘670b。附图标号670将用于总体上指代主表面682上的接合焊盘。
在一些实施方案中，码字的每个数据位和每个奇偶校验位通过不同的接合焊盘对670b、674b传输。码字的位可以通过接合焊盘对670b、674b并行传输。这相对于例如在存储器控制器102与集成存储器组件600之间传输数据提供了非常有效的数据传输。例如，存储器控制器102与集成存储器组件600之间的数据总线可以例如提供要同时传输的8位、16位或可能32位。然而，存储器控制器102与集成存储器组件600之间的数据总线不限于这些示例。
控制管芯611在控制管芯611的第一主表面684上具有多个接合焊盘674a、674b。可以存在“n”个接合焊盘674a以将电压从对应的“n”个字线驱动器624(1)至624(n)输送到存储器管芯601。对于与阵列602相关联的每条位线可以有一个接合焊盘674b。附图标号674将用于总体上指代主表面682上的接合焊盘。需注意，可以存在接合焊盘对670a/674a和接合焊盘对670b/674b。在一些实施方案中，接合焊盘670和/或674是倒装芯片接合焊盘。
在一个实施方案中，接合焊盘670的图案匹配接合焊盘674的图案。接合焊盘670接合(例如，倒装芯片接合)到接合焊盘674。因此，接合焊盘670、674将存储器管芯601电耦接和物理耦接到控制管芯611。另外，接合焊盘670、674准许存储器管芯601与控制管芯611之间的内部信号传输。因此，存储器管芯601和控制管芯611利用接合焊盘接合在一起。虽然图6A描绘了一个控制管芯611接合到一个存储器管芯601，但在另一个实施方案中，一个控制管芯611接合到多个存储器管芯601。
在本文中，“内部信号传输”是指控制管芯611与存储器管芯601之间的信号传输。内部信号传输准许控制管芯611上的电路控制存储器管芯601中的存储器操作。因此，接合焊盘670、674可以用于存储器操作信号传输。在本文中，“存储器操作信号传输”是指与存储器管芯601中的存储器操作有关的任何信号。存储器操作信号传送可以包括但不限于提供电压、提供电流、接收电压、接收电流、感测电压和/或感测电流。
接合焊盘670、674可以由例如铜、铝及其合金形成。在接合焊盘670、674与主表面(682,684)之间可以存在衬垫。衬垫可以由例如钛/氮化钛堆叠形成。可以通过气相沉积和/或电镀技术施加接合焊盘670、674和衬垫。接合焊盘和衬垫一起可以具有720nm的厚度，但是在其他实施方案中该厚度可以更大或更小。
金属互连件和/或通孔可以用于将管芯中的各种元件电连接到接合焊盘670、674。描述了可以用金属互连件和/或通孔实现的若干导电通路。例如，感测放大器可以通过通路664电连接到接合焊盘674b。相对于图6A，电路径606可以对应于通路664、接合焊盘674b和接合焊盘670b。可能有成千上万个这样的感测放大器、通路和接合焊盘。需注意，BL不一定直接连接到接合焊盘670b。字线驱动器660可以通过通路662电连接到接合焊盘674a。相对于图6A，电路径608可以对应于通路662、接合焊盘674a和接合焊盘670a。需注意，通路662可以包括用于每个字线驱动器624(1)至624(n)的单独的导电通路。同样，对于每个字线驱动器624(1)至624(n)，可以存在单独的接合焊盘674a。存储器管芯601的块2中的字线可以通过通路664电连接到接合焊盘670a。在图6B中，对于块中对应的“n”条字线，存在“n”条通路664。对于每条通路664，可以存在单独的一对接合焊盘670a、674a。
相对于图5，图6A的管芯上控制电路也可以包括其逻辑元件内的附加功能，既包括常见于存储器控制器102中的较通用的能力，和一些CPU能力，而且还包括特定于应用的特征。
在下文中，系统控制逻辑部件560/660、列控制电路系统510/610、行控制电路系统520/620和/或控制器102(或等效功能的电路)，结合图5中描绘的或图6A中的控制管芯611上的其他电路的全部或子集，以及图5中的类似元件，可以被认为是执行本文所述功能的一个或多个控制电路的一部分。控制电路可以仅包括硬件或者包括硬件和软件(包括固件)的组合。例如，由固件编程以执行本文描述的功能的控制器是控制电路的一个示例。控制电路可以包括处理器、FGA、ASIC、集成电路，或其他类型的电路。
在以下讨论中，图5和图6A的存储器阵列502/602将主要在交叉点架构的上下文中讨论，但是大部分讨论可以更一般地应用。在交叉点架构中，第一组导电线或导线(诸如字线)相对于下层衬底沿第一方向延伸，并且第二组导电线或导线(诸如位线)相对于下层衬底沿第二方向延伸。存储器单元位于字线和位线的交汇处。这些交叉点处的存储器单元可以根据多种技术(包括上文所述的那些)中的任一种来形成。以下讨论将主要集中于基于使用MRAM存储器单元的交叉点架构的实施方案。
图7A以斜视图描绘了形成交叉点架构的存储器阵列的一部分的一个实施方案。图7A的存储器阵列502/602是图5中的存储器阵列502或图6A中的存储器阵列602的具体实施的一个示例，其中存储器管芯可以包括多个此类阵列结构。位线BL1-BL5相对于管芯的下层衬底(未示出)沿第一方向(表示为延伸到页面中)布置，而字线WL1-WL5沿垂直于第一方向的第二方向布置。图7A是水平交叉点结构的示例，其中字线WL1-WL5和BL1-BL5两者均相对于衬底沿水平方向延伸，而存储器单元(其中两个以701指示)被取向成使得通过存储器单元的电流(诸如以I单元所示)沿竖直方向流动。在具有存储器单元的附加层的存储器阵列中，诸如下文关于图7D所讨论的，将存在位线和字线的对应附加层。
如图7A所描绘的，存储器阵列502/602包括多个存储器单元701。存储器单元701可包括可重写的存储器单元，诸如可使用ReRAM、MRAM、PCM或其他具有可编程电阻的材料来实现。以下讨论将集中于MRAM存储器单元，但是大部分讨论可以更一般地应用。第一存储器层级的存储器单元中的电流被示出为如箭头I单元所指示向上流动，但电流可以沿任一方向流动，如下文更详细地讨论的。
图7B和图7C分别呈现了图7A中的交叉点结构的侧视图和顶视图。图7B的侧视图示出了一条底线或字线WL1，和顶线或位线BL1-BLn。MRAM存储器单元1201位于每条顶线与底线之间的交叉点处，但是可以使用PCM、ReRAM或其他技术。图7C是展示M条底线WL1-WLM和N条顶线BL1-BLN的交叉点结构的顶视图。在二进制实施方案中，每个交叉点处的MRAM单元可以被编程为至少两种电阻状态—高电阻状态和低电阻状态—中的一种。下文给出了关于MRAM存储器单元设计的实施方案和它们的编程技术的更多细节。
图7A的交叉点阵列展示了具有一层字线和位线的实施方案，其中MRAM或其他存储器单元位于两组导电线的交汇处。为了增加存储器管芯的存储密度，可以形成多层此类存储器单元和导电线。双层示例在图7D中展示。
图7D以斜视图描绘了形成交叉点架构的两级存储器阵列的一部分的一个实施方案。如图7A所示，图7D示出了阵列502/602的第一层718存储器单元701，其连接在第一层字线WL1,1-WL1,4与位线BL1-BL5的交叉点处。第二层存储器单元720形成在位线BL1-BL5上方以及这些位线与第二组字线WL2,1-WL2,4之间。尽管图7D示出了存储器单元的两个层718和720，但是该结构可以通过字线和位线的附加交替层向上延伸。取决于该实施方案，图7D的阵列的字线和位线可以被偏置用于读取操作或编程操作，使得每个层中的电流从字线层流向位线层或以相反方向环流。针对给定操作，两个层可被构造成在每一层中具有沿相同方向的电流，或者具有沿相反方向的电流。
交叉点架构的使用允许具有小占有面积的阵列，并且若干此类阵列可以形成在单个管芯上。在每个交叉点处形成的存储器单元可以是电阻类型的存储器单元，其中数据值被编码为不同的电阻水平。取决于该实施方案，存储器单元可以是二进制值的，具有低电阻状态或高电阻状态，或者是多层单元(MLC)，这些多层单元可以具有介于低电阻状态与高电阻状态中间的附加电阻。这里描述的交叉点阵列可以用作图4的存储器管芯292，用于替换本地存储器106，或这两者。电阻类型的存储器单元可以根据上文提及的技术中的许多种来形成，诸如ReRAM、FeRAM、PCM或MRAM。以下讨论主要在使用具有二进制值MRAM存储器单元的交叉点架构的存储器阵列的上下文中呈现，但是大部分讨论可更一般地应用。
图8A和图8B展示了MRAM存储器单元的结构的一个实施方案。在图8A中，跨存储器单元(在存储器单元的对应字线与位线之间)施加的电压被表示为电压源V施加813。该存储器单元包括底部电极801、被分离层或隧穿层(在该示例中，为氧化镁(MgO)805)分离的一对磁层(基准层803和自由层807)，然后是被间隔物809与自由层807分离的顶部电极811。存储器单元的状态基于基准层803和自由层807的磁化的相对取向：如果这两个层沿相同方向磁化，则存储器单元将处于平行(P)低电阻状态(LRS)；并且如果它们具有相反取向，则存储器单元将处于反平行(AP)高电阻状态(HRS)。MLC实施方案将包括附加的中间状态。基准层803的取向是固定的，并且在图15的示例中，向上取向。基准层803也称为固定层或钉扎层。
通过将自由层807编程为具有相同取向或相反取向，来将数据写入MRAM存储器单元。基准层803被形成为使得其将在对自由层807编程时维持其取向。基准层803可以具有包括合成反铁磁层和附加基准层的更复杂的设计。为简单起见，附图和讨论省略了这些附加层，并且仅集中于主要负责该单元中的隧穿磁阻的固定磁层。
在图8B的实施方案中，使用强制电流方法来访问MRAM单元。强制电流方法可用于读取或写入MRAM单元。在强制电流方法中，电流源823驱动访问电流(例如，I读取I写入)通过底部电极801。电流源823是用于底部电极801的驱动电路的一部分。向顶部电极811提供电压(例如，V选择)。在本文中，术语“读取电流”(I读取)和“写入电流”(I写入)将与被驱动通过MRAM单元的访问电流结合使用。写入电流是被驱动通过第一导电线(例如，字线)的电流，其与施加到第二导电线(例如，位线)的电压组合，将改变MRAM单元的状态。沿一个方向流过MRAM单元的写入电流将使AP状态MRAM单元从AP状态改变为P状态。沿另一方向流过MRAM单元的写入电流将使P状态MRAM单元从P状态改变为AP状态。一般来讲，如果施加有限的时间诸如不到30ns，则读取电流将不会将MRAM单元的状态从P状态改变为AP状态或者从AP状态改变为P状态。
如本文所定义，访问电流可具有正量值或负量值。在给定点被驱动通过第一导电线(例如，字线)的正量值访问电流将沿与在给定点被驱动通过第一导电线的负量值访问电流的方向相反的方向流动。因此，根据访问电流被定义为具有正量值还是负量值，访问电流可以沿任一方向流过MRAM单元。在一个实施方案中，通过将例如0V应用于顶部电极811，同时驱动例如15微安(μA)的电流通过底部电极801来读取MRAM单元。该读取电流将从底部电极801流向顶部电极811。在一个实施方案中，通过将例如3V应用于顶部电极811，同时驱动例如-30μA的写入电流通过底部电极801，将MRAM单元从AP状态写入P状态。该写入电流将从顶部电极811流动到底部电极801。在一个实施方案中，通过将例如0V应用于顶部电极811，同时驱动例如30μA的电流通过底部电极801，将MRAM单元从P状态写入AP状态。该写入电流将从底部电极801流向顶部电极811。
图9更详细地展示了将以交叉点阵列实施的MRAM存储器单元设计的一个实施方案。当被放置在交叉点阵列中时，MRAM存储器单元的顶部电极和底部电极将是阵列的相邻导线层中的两个层，例如两级阵列或双层阵列的顶部导线和底部导线。在这里示出的该实施方案中，底部电极是存储器单元的字线(WL)901，并且顶部电极是该存储器单元的位线(BL)911，但是在一些实施方案中，这些可以通过反转存储器元件的取向来反转。字线901与位线911之间是基准层903和自由层907，它们也被MgO势垒905分离。在图9所示的实施方案中，MgO覆层908也形成在自由层907的顶部，并且导电间隔物909形成在位线911与MgO覆层908之间。基准层903被另一个导电间隔物902与字线901分离。存储器单元结构的任一侧是衬里921和923，其中这些衬里可以是相同结构的一部分，但是在图9的横截面中看起来是分离的。在衬里921、923的任一侧示出了用于填充交叉点结构的原本为空的区域的填充材料925、927的一部分。
关于自由层设计907，实施方案包括厚度为约1nm至2nm的CoFe或CoFeB合金，其中Ir层可以散布在自由层中靠近MgO势垒905的位置，并且自由层907可以掺杂有Ta、W或Mo。基准层903的实施方案可以包括与Ir或Ru间隔物902耦接的CoFeB和CoPt多层的双层。MgO覆层908是任选的，但是可以用于增加自由层907的各向异性。导电间隔物可以是导电金属，诸如Ta、W、Ru、CN、TiN和TaN，等等。
为了感测存储在MRAM中的数据状态，跨存储器单元施加由V施加表示的电压，以确定其电阻状态。为了读取MRAM存储器单元，电压差V施加可以沿任一方向施加；然而，MRAM存储器单元具有方向性，因此，在一些情况下，沿一个方向读取优先于在另一个方向上读取。例如，将位写入AP(高电阻状态，HRS)的最佳电流幅值可以比写入P(低电阻状态)的最佳电流幅值高出大约20％，因此如果读取到AP(2AP)，则位错误率(读取干扰)的可能性较小。这些情况中的一些以及读取的结果方向性在下文进行讨论。偏置的方向性特别地进入MRAM存储器单元编程的一些实施方案，如关于图10A和图10B进一步讨论的。
以下讨论将主要关于垂直自旋转移矩MRAM存储器单元进行讨论，其中图8和图9的自由层807/907包括垂直于自由层的平面的可切换磁化方向。自旋转移矩(“STT”)是可以使用自旋极化电流来修改磁隧道结中的磁层取向的效应。电荷载流子(诸如电子)具有被称为自旋的特性，自旋是载流子固有的少量角动量。电流一般是非极化的(例如，由50％的自旋向上和50％的自旋向下电子组成)。自旋极化电流是任一自旋的电子更多(例如，多数为自旋向上电子或多数自旋向下电子)的电流。通过使电流经过厚磁层(基准层)，可以产生自旋极化电流。如果该自旋极化电流被引导进第二磁层(自由层)中，则角动量可以转移至该第二磁层，从而改变第二磁层的磁化方向。这被称为自旋转移矩。图10A和图10B展示了使用自旋转移矩来对MRAM存储器进行编程或写入。自旋转移矩磁性随机存取存储器(STT MRAM)的优点在于，与其他MRAM变型形式相比功耗更低且可扩展性更好。与其他MRAM具体实施相比，STT切换技术需要相对低的功率，这实际上消除了相邻位干扰的问题，并且对于更高的存储器单元密度具有更有利的缩放(MRAM单元尺寸减小)。后一个问题还有利于STT MRAM，其中自由层磁化和基准层磁化垂直于膜平面取向，而不是在平面内取向。
由于STT现象更容易根据电子行为来描述，所以图10A和图10B及其讨论根据电子电流来给出，其中写入电流的方向被定义为电子流动的方向。因此，参考图10A和图10B的术语“写入电流”是指电子电流。当电子带负电时，电子电流将在与常规限定的电流相反的方向上，使得电子电流将从较低电压电平流向较高电压电平，而不是常规电流从较高电压电平流向较低电压电平。
图10A和图10B展示了通过使用STT机制对MRAM存储器单元进行写入，其描绘了STT切换MRAM存储器单元1000的示例的简化示意性表示，其中基准层磁化和自由层磁化都在垂直方向上。存储器单元1000包括磁隧道结(MTJ)1002，该磁隧道结包括上部铁磁层1010、下部铁磁层1012和隧道势垒(TB)1014，该隧道势垒用作这两个铁磁层之间的绝缘层。在该示例中，上部铁磁层1010为自由层FL，并且其磁化方向可以切换。下部铁磁层1012为基准(或固定)层RL，并且其磁化方向不可以切换。当自由层1010中的磁化与基准层RL 1012中的磁化平行时，跨存储器单元1000的电阻是相对低的。当自由层FL 1010中的磁化与基准层RL1012中的磁化反平行时，跨存储器单元1000的电阻是相对高的。存储器单元1000中的数据(“0”或“1”)通过测量存储器单元1000的电阻来读取。就这一点而言，附接到存储器单元1000的电导体1006/1008用于读取MRAM数据。通过工艺和电路设计，平行配置和反平行配置两者在静止状态和/或读取操作期间(在足够低的读取电流下)保持稳定。
对于基准层RL 1012和自由层FL 1010这两者来说，磁化方向均在垂直方向上(即，垂直于由自由层限定的平面并且垂直于由基准层限定的平面)。图10A和图10B示出，基准层RL 1012的磁化方向为上，并且自由层FL 1010的磁化方向可在上与下之间切换，其也垂直于平面。
在一个实施方案中，隧道势垒1014由氧化镁(MgO)制成；然而，也可以使用其他材料。自由层1010为铁磁金属，其具有改变/切换其磁化方向的能力。基于过渡金属如Co、Fe及其合金的多层可以用于形成自由层1010。在一个实施方案中，自由层1010包含钴、铁和硼的合金。基准层1012可以为许多不同类型的材料，包括(但不限于)多层钴和铂和/或钴和铁的合金。
为了“设置”MRAM存储器单元位值(即，选择自由层磁化的方向)，从导体1008向导体1006施加电子写入电流1050，如图10A所描绘的。为了生成电子写入电流1050，由于电子的负电荷，顶部导体1006被置于比底部导体1008更高的电压电平。电子写入电流1050中的电子随着它们穿过基准层1012而变为自旋极化的，因为基准层1012为铁磁金属。当自旋极化的电子隧穿隧道势垒1014时，角动量的守恒可以导致自旋转移矩施加在自由层1010和基准层1012两者上，但该转移矩并不足以(通过设计)影响基准层1012的磁化方向。相反，如果自由层1010的初始磁化取向与基准层1012反平行(AP)，则该自旋转移矩(通过设计)足以使自由层1010中的磁化取向切换成与基准层1012的磁化取向平行(P)，这称为反平行至平行(AP2P)写入。然后，在关闭这种电子写入电流之前和之后，平行磁化将保持稳定。
相比之下，如果自由层1010磁化和基准层1012磁化最初是平行的，则通过施加与前述情况相反方向的电子写入电流，可以将自由层1010的磁化方向切换成与基准层1012反平行。例如，如图10B所描绘的，通过在下部导体1008上施加较高的电压电平，将电子写入电流1052从导体1006施加到导体1008。这将把处于P状态的自由层1010写为AP状态，称为平行至反平行(P2AP)写入。因此，经由相同的STT物理性质，可以通过明智地选择电子写入电流方向(极性)来确定性地将自由层1010的磁化方向设置为两个稳定取向中的任一个。
存储器单元1000中的数据(“0”或“1”)可以通过测量存储器单元1000的电阻来读取。低电阻通常表示“0”位，并且高电阻通常表示“1”位，但是有时会发生另选的惯例。通过施加从导体1008到导体1006的电子读取电流(如图10A中针对1050所示流动(“AP2P方向”))，可以施加跨存储器单元(例如，跨磁隧道结1002)的读取电流；另选地，电子读取电流可以从导体1006施加到导体1008，如图10B中针对1052所示流动(“P2AP方向”)。在读取操作中，如果电子写入电流太高，则这可能干扰存储在存储器单元中的数据并且改变其状态。例如，如果电子读取电流使用图10B的P2AP方向，则过高的电流电平或电压电平可以将处于低电阻P状态的任何存储器单元切换至高电阻AP状态。因此，尽管可以沿任一方向读取MRAM存储器单元，但是在各种实施方案中，写入操作的方向性质可以使一个读取方向优先于另一个读取方向，诸如当所需的写入电流更高时；例如，P2AP，所以沿该方向读取可导致减少BER(读取干扰)。
尽管图10A和图10B的讨论是在读取电流和写入电流的电子电流的上下文中进行的，但是除非另外指明，否则后续讨论将在常规电流的上下文中进行。
无论是读取还是写入图7A至图7D的阵列结构中的所选择的存储器单元，对应于所选择的存储器单元(位)的位线和字线均被偏置以跨该所选择的存储器单元施加电压并且诱发电子流动，如关于图10A或图10B所展示的。这也将跨阵列的未选择的存储器单元施加电压，这可以在未选择的存储器单元中诱发电流。尽管这种浪费的功耗可以通过将存储器单元设计成对于高电阻状态和低电阻状态两者均具有相对高的电阻水平而在某种程度上减轻，但这仍将导致增加的电流和功耗以及对存储器单元和阵列的设计施加额外的设计约束。
解决这种不期望的电流泄漏的一种方法是将选择器元件与每个MRAM或其他电阻式(例如，ReRAM、PCM)存储器单元串联放置。例如，在图7A至图7D中，选择晶体管可以与每个电阻式存储器单元元件串联放置，使得元件701现在是选择器与可编程电阻的复合物。然而，使用晶体管需要引入额外的控制线，以便能够接通所选择的存储器单元的对应晶体管。另外，晶体管通常不会以与电阻式存储器元件相同的方式缩放，使得当存储器阵列移动到较小尺寸时，基于晶体管的选择器的使用可能是限制因素。
选择器元件的另选方法是使用与可编程电阻式元件串联的阈值开关选择器元件以包括单独的存储器单元或位。阈值开关选择器在其被偏置到低于其阈值电压(V阈值)的电压和低于其阈值电流(I阈值)的电流时具有高电阻(处于断开或非导电状态)，并且在其被偏置到高于其阈值电流的电流并且保持电流时具有低电阻(处于导通或导电状态)。阈值开关选择器维持接通，直到其电流降低到保持电流以下，或者电压降低到保持电压以下。当发生这种情况时，阈值开关选择器返回断开状态。因此，为了在交叉点处对存储器单元进行编程，施加足以接通相关联的阈值开关选择器的电压或电流，并且如果量值足以写入，例如，如果对于电阻面积乘积(RA)为10Ω-μm2的20nm临界尺寸(CD)的MRAM，电流大于35μa，则利用由电流方向确定的所得状态来设置或重置存储器单元；并且为了读取存储器单元，类似地，在可以确定存储器单元的电阻状态之前，阈值开关选择器必须通过接通来激活。阈值开关选择器的一组示例是双向阈值开关(OTS)的双向阈值开关材料。如下面的图14所示的示例包括Ge-Se、Ge-Se-N、Ge-Se-As、Ge-Se-Sb-N、Ge58Se42、GeTe6、Si-Te、Zn-Te、C-Te、B-Te、Ge-As-Te-Si-N、Ge-As-Se-Te-Si和Ge-Se-As-Te。
图11A和图11B展示了用于将阈值开关选择器结合到具有交叉点架构的MRAM存储器阵列中的实施方案。图11A和图11B的示例示出了两层交叉点阵列中的两个MRAM单元，诸如图7D所示，不过是以侧视图示出的。图11A和图11B示出了下部的第一导电线即字线11100、上部的第一导电线即字线2 1120，以及中间的第二导电线即位线1110。在这些附图中，为了便于呈现，所有这些线均被示出为在整个页面上从左到右延伸，通过交叉点阵列，它们将被更准确地表示为如图7D的斜视图所表示的，其中字线或者第一导电线或导线在平行于下层衬底的表面的一个方向上延伸，并且位线或者第二导电线或导线在平行于衬底的表面的第二方向上延伸，该第二方向基本上正交于第一方向。MRAM存储器单元也以简化形式表示，仅示出基准层、自由层和中间的隧道势垒，但是在实际的具体实施中，通常将包括上文关于图9所述的附加结构。
包括自由层1101、隧道势垒1103和基准层1105的MRAM单元1102形成在阈值开关选择器1109上方，其中MRAM设备1102和阈值开关选择器1109的该串联组合一起在位线1110与字线1 1100之间形成层1单元。除了跨阈值开关选择器1109的一些电压降之外，MRAM设备1102和阈值开关选择器1109的串联组合在阈值开关选择器1109接通时在很大程度上如上文关于图10A和图10B所述的那样操作。然而，最初需要通过施加高于阈值开关选择器1109的阈值的电压或电流来接通阈值开关选择器1109，然后需要将偏置电流或电压维持得足够高以高于阈值开关选择器1109的保持电流或保持电压，使得其在后续的读取或写入操作期间保持接通。
在第二层上，MRAM单元1112包括自由层1111、隧道势垒1113，并且基准层1115形成在阈值开关选择器1119上方，其中MRAM设备1112和阈值开关选择器1119的串联组合一起在位线1110与字线2 1120之间形成层2单元。层2单元将如层1单元那样操作，但是下部导体现在对应于位线1110，并且上部导体现在是字线，即字线2 1120。
在图11A的实施方案中，阈值开关选择器1109/1119形成在MRAM设备1102/1112下方，但是在另选的实施方案中，阈值开关选择器可以形成在MRAM设备上方，用于一个或两个层。如关于图10A和图10B所讨论的，MRAM存储器单元具有方向性。在图11A中，MRAM设备1102和1112具有相同的取向，其中自由层1101/1111在基准层1105/1115上方(相对于未示出的衬底)。在具有相同结构的导电线之间形成这些层可以具有许多优点，尤其是对于加工而言，因为这两个层中的每一者，以及在具有更多个层的实施方案中的后续层可以根据相同的加工顺序来形成。
图11B展示了与图11A类似地布置的另选实施方案，不同的是在层2单元中，基准层和自由层的位置反转。更具体地讲，如图11A所示，在字线1 1150与位线1160之间，层单元1包括MRAM结构1152，该MRAM结构具有形成在隧道势垒1153上方的自由层1151，该隧道势垒继而形成在基准层1155上方，其中MRAM结构1152形成在阈值开关选择器1159上方。图11B的实施方案的第二层也具有在位线1160与字线2 1170之间形成在阈值开关选择器1169上方的MRAM设备1162，但是相对于图11A，MRAM设备1162倒置，使得基准层1161现在形成在隧道势垒1163上方并且自由层1165现在形成在隧道势垒1163下方。
虽然图11B的实施方案需要用于形成这些层的不同加工顺序，但是在一些实施方案中，其可以具有优点。具体地讲，MRAM结构的方向性可以使得图11B的实施方案具有吸引力，因为当在相同方向(相对于基准层和自由层)上写入或读取时，位线将针对下层和上层两者偏置相同的量，并且两条字线也将偏置相同的量。例如，如果在P2AP方向(相对于基准层和自由层)上感测到层1存储器单元和层2存储器单元两者，则位线层1160将诸如在P2AP方向上偏置，位线1160对于上部单元和下部单元两者均偏置为低(例如，0V)，且字线1 1150和字线2 1170两者均偏置到较高的电压电平。类似地，相对于写入，为了写入高电阻AP状态，位线1160对于上部单元和下部单元两者均偏置为低(例如，0V)，且字线1 1150和字线21170两者均偏置到较高的电压电平；并且为了写入低电阻P状态，位线1160偏置到高电压电平，且字线1 1150和字线2 1170两者均偏置到低电压电平。相比之下，对于图11A的实施方案，位线和字线将需要使其偏置电平反转，以便相对于较低电平对较高电平执行这些操作中的任一者。
从MRAM存储器单元读取数据或将数据写入MRAM存储器单元涉及使电流经过存储器单元。在阈值开关选择器与MRAM元件串联放置的实施方案中，在电流可以经过MRAM元件之前，需要通过跨阈值开关选择器和MRAM元件的串联组合施加足够的电压来接通阈值开关选择器。
同时访问交叉点存储器阵列中的多于一个位可能相当困难。本文公开了用于同时访问交叉点阵列中的多个存储器单元的技术。在一个实施方案中，同时读取交叉点阵列中的多个存储器单元。在一个实施方案中，同时写入交叉点阵列中的多个存储器单元。
图12描绘了具有交叉点架构的存储器阵列1202的实施方案，其中多个存储器单元被同时访问。阵列1202具有一组第一导电线1206a至1206h和一组第二导电线1208a至1208d。在一个实施方案中，该组第一导电线1206a至1206h为字线，并且该组第二导电线1208a至1208b为位线。为了便于讨论，该组第一导电线1206a至1206h可被称为字线，并且该组第二导电线1208a至1208b可被称为位线。然而，该组第一导电线1206a至1206h可以是位线，并且该组第二导电线1208a至1208b可以是字线。
阵列1202具有多个存储器单元701。每个存储器单元701连接在第一导电线1206中的一条导电线和第二导电线1208中对应的一条导电线之间。每个存储器单元701具有与阈值开关选择器1204串联的磁阻随机存取存储器(MRAM)元件1202。因此，每个存储器单元701可以被称为MRAM单元。阈值开关选择器1204被配置为响应于施加超过阈值开关选择器1204的阈值的电压或电流电平而变为导通。
每个第一导电线1206由电流驱动器1210a至1210h中的一个电流驱动器驱动。例如，第一导电线1206a由电流驱动器1210a驱动，第一导电线1206b由电流驱动器1210b驱动，等等。每个第二导电线1208由电压驱动器1212a至1212d中的一个电压驱动器驱动。例如，第二导电线1208a由电压驱动器1212a驱动，第二导电线1208b由电压驱动器1212b驱动，等等。电流驱动器1210b驱动访问电流(I访问)通过所选择的字线1206b。同样，电流驱动器1210g驱动I访问通过所选择的字线1206b。电流驱动器1210被配置为供应电流或吸收电流。因此，I访问可以沿任一方向流过所选择的字线。无论电流驱动器1210是供应还是吸收电流，这在本文中将被称为驱动电流通过字线。在一个实施方案中，相对低的电流被驱动通过未选择的字线(例如，1206a、1206c、1206d、1206e、1206f和1206h)。需注意，在本文中，“所选择的字线”意指字线连接到所选择的存储器单元。“未选择的字线”意指字线未连接到任何所选择的存储器单元。换句话讲，连接到未选择的字线的所有存储器单元是未选择的存储器单元。需注意，在本文中，“所选择的位线”意指位线连接到至少一个所选择的存储器单元。“未选择的位线”意指位线未连接到任何所选择的存储器单元。换句话讲，连接到未选择的位线或未选择的字线的所有存储器单元均为未选择的存储器单元。
存储器单元701b、701e中的两个存储器单元被选择用于同时访问。所选择的存储器单元701b位于所选择的字线1206b和所选择的位线1208b的交叉点处。其他存储器单元未被选择用于访问(即，未选择的存储器单元)。例如，存储器单元701a、701c、701d以及未用参考编号具体标记的存储器单元不被选择用于访问。所选择的存储器单元701e位于所选择的字线1206g和所选择的位线1208的交叉点处。所有其他字线和所有其他位线均未被选择。为了选择存储器单元701，向所选择的位线(例如，位线1208b)提供选择电压(V选择)，并且驱动访问电流通过所选择的字线(例如，字线1206b、1206g)。将未选择的电压(V未选择)提供给未选择的位线(例如，位线1208a、1208c、1208d)。在一个实施方案中，V选择具有使得所选择的存储器单元中的阈值开关选择器1204将接通的量值。另一方面，V未选择的量值使得未选择的存储器单元中的阈值开关选择器1204将不接通。
感测放大器(SA)1228a至1228h中的一者连接到每个字线。例如，SA 1228a连接到字线1206a，SA 1228b连接到字线1206b，等等。每个感测放大器被配置为感测SA连接到的字线1206上的电压。
在图12的示例中，交叉点阵列中的字线比位线多。在一个实施方案中，交叉点阵列中的位线比字线多。在一个实施方案中，交叉点阵列中的位线的数量等于字线的数量。在图12的示例中，交叉点阵列中的字线是位线的两倍；然而，可以使用不同的比率。
在一些实施方案中，电压驱动器1212在关键位置处连接到相应位线1208。在一些实施方案中，电流驱动器1210在关键位置处连接到相应字线1206。图13描绘了具有交叉点架构的存储器阵列1202的实施方案，示出了从驱动器到位线和字线的触点的位置。图13中可对应于图5或图6A的阵列502/602的存储器阵列1202描绘了与图12中的阵列相同的字线1206a至1206h和位线1208a至1208d。然而，在图13中未示出存储器单元701。
每个电流驱动器1210a至1210h通过字线触点1302a至1302h中对应的一个字线触点连接到字线1206中的一个字线。在一个实施方案中，电流驱动器通过通孔连接到其对应的字线。因此，电流驱动器可以驻留在与其驱动的字线不同的交叉点阵列的电平。电流驱动器1210可位于交叉点阵列之外，诸如在控制管芯611上。每个字线触点1302在将相应字线1206分成第一部分和第二部分的位置处连接到字线1206。例如，字线触点1302c在将字线1206c分成第一部分1312a和第二部分1312b的位置处连接到字线1206c。在一些实施方案中，位线1208的一半被定位成使得其与相应的第一部分中的某处的字线1206交叉，并且位线的另一半被定位成使得其与相应的第二部分中的某处的字线交叉。例如，位线1208a和位线1208b与字线1206c的第一部分1312a交叉，而位线1208c和位线1208d与字线1206c的第二部分1312b交叉。在一些实施方案中，字线触点1302位于相应字线1206的中点处。因此，在一些实施方案中，相应字线的第一部分和第二部分具有大致相同的长度。
每个电压驱动器1212a至1212d通过位线触点1304a至1304d中对应的一个位线触点连接到位线1208中的一个位线。在一个实施方案中，电压驱动器通过通孔连接到其对应的位线。因此，电压驱动器可以驻留在与其驱动的位线不同的交叉点阵列的电平。电压驱动器1212可位于交叉点阵列之外，诸如在控制管芯611上。每个位线触点1304在将相应位线1208分成第一部分和第二部分的位置处连接到位线1208。例如，位线触点1304a在将位线1208a分成第一部分1314a和第二部分1314b的位置处连接到位线1208a。在一些实施方案中，字线1206的一半被定位成使得其与相应的第一部分中的某处的位线交叉，并且字线1206的另一半被定位成使得其与相应的第二部分中的某处的位线交叉。例如，字线1206a至1206d与位线1208a的第一部分1314a交叉，而字线1206e至1206h与位线1208a的第二部分1314b交叉。在一些实施方案中，位线触点1304位于相应位线1208的中点处。因此，在一些实施方案中，相应位线1208的第一部分和第二部分具有大致相同的长度。
图14是同时访问交叉点阵列中的多个存储器单元的过程1400的一个实施方案的流程图。在一个实施方案中，存储器单元为MRAM单元。在一个实施方案中，执行过程1400以同时读取交叉点阵列中的一个或多个存储器单元。在一个实施方案中，执行过程1400以同时写入交叉点阵列中的多个存储器单元。在一个实施方案中，过程1400由存储器管芯500中的控制电路执行。在一个实施方案中，过程1400由控制管芯611中的控制电路执行。将参考图13中描绘的交叉点阵列来讨论过程1400；然而，过程1400不限于图13中描绘的阵列。
步骤1402包括将选择电压施加到所选择的第二导线1208。参考图13，由电压驱动器1212b将V选择施加到第二导电线1208b。步骤1402还可包括将未选择的电压施加到未选择的第二导电线1208。参考图13，V未选择由电压驱动器1212a施加到第二导电线1208a，由电压驱动器1212c施加到第二导电线1208c，并且由电压驱动器1212d施加到第二导电线1208d。在一些实施方案中，第二导电线为位线。
步骤1404包括将访问电流单独地驱动通过每条所选择的第一导电线1206，以同时将访问电流单独地驱动通过每个所选择的存储器单元。需注意，根据访问电流被定义为具有正量值还是负量值，访问电流可沿任一方向流过第一导电线1206。当选择电压被施加到所选择的第二导电线时，访问电流被驱动通过存储器单元。参考图13，电流驱动器1210b驱动I访问通过所选择的第一导电线1206b，以驱动I访问通过存储器单元701b。在大约相同的时间，电流驱动器1210g驱动I访问通过所选择的第一导电线1206g，以驱动I访问通过存储器单元701e。因此，当前将I访问单独地驱动通过交叉点阵列中的多个所选择的存储器单元。
在一个实施方案中，步骤1404中的访问电流用于同时读取存储器单元，该访问电流为足以超过I保持的电流，例如，如果MRAM具有20nm CD并且RA为10Ω-μm2，则为15μa。因此，访问电流可被称为读取电流。在这种情况下，过程1500还可包括感测每个相应的所选择的第一导电线1206上的电压，以便同时读取每个存储器单元。
在一个实施方案中，步骤1404中的访问电流用于同时写入存储器单元。因此，访问电流可被称为写入电流。在一个实施方案中，访问电流将MRAM单元从P状态改变为AP状态。因此，交叉点阵列中的多个MRAM单元可以同时从P状态被编程为AP状态。在一个实施方案中，访问电流将MRAM单元从AP状态改变为P状态。因此，交叉点阵列中的多个MRAM单元可以同时从AP状态被编程为P状态。在一些实施方案中，写入操作是两阶段操作。在MRAM两阶段写入操作的一个实施方案中，第一阶段将所有所选择的存储器单元置于AP状态。第二阶段将适当的或所选择的MRAM单元从AP状态写入P状态。另选地，第一阶段可编程为P状态，并且第二阶段可编程为AP状态。在另一个实施方案中，首先用读取电流诸如15μa沿P2AP方向读取单元，并且在全局解码节点上生成进入感测放大器、位线解码器、位线、存储器单元、字线、字线解码器的所得电压(高于位线驱动至大约0V，其中全局节点由足以接通并且保持位选择器处于导通状态的读取电流驱动。所得电压可暂时存储在电容器上，并且通过将来自另一个电容器的电荷耦合到存储电容器中进行调整，所述另一个电容器的另一个端子从低电压切换到高电压，例如，将存储电压移动150mV。接下来，将电流P2AP增加到写入电流，例如35μa，持续约50ns。接下来，再次执行读取，但通过比较器将所得电压与较早存储和调整的电压进行比较。如果电压变化足够(例如，大于150mv)，则位处于LRS状态。如果变化小于150mv，则位处于HRS。接下来，可通过反转写入电流的方向将位写入回到LRS状态，或者可将其留在HRS状态。
可使用多种不同策略来选择交叉点阵列中的哪些存储器单元被同时访问。再次参考图13，在一些实施方案中，所选择的存储器单元相对于其相对于位线触点1304的位置来选择。在同时访问的一个实施方案中，存在一个所选择的位线和一对或多对所选择的字线。出于说明的目的，将讨论其中存在一个所选择的位线和一对所选择的字线的一些示例。在一个实施方案中，基于从所选择的位线的位线触点1304到所选择的字线与所选择的位线交叉的点的距离来选择所选择的字线对。在一个实施方案中，从所选择的位线的位线触点1304到前述交叉点的距离对于一对所选择的字线的两个组成部分大致相同。换句话讲，该对所选择的字线的两个组成部分从位线触点的连接点到每个组成部分与所选择的位线交叉的相应点等距。在本文中，“等距”是指“大约相同的距离”。在一个实施方案中，距离之差小于百分之五。例如，参考图14，该对可以包括字线1206b和字线1206g。另选地，该对可包括字线1206d和字线1206e。该策略导致位线触点1304连接到所选择的位线的位置与所选择的位线将连接到每个相应的所选择的存储器单元的位置之间的大致相同的IR降。该策略有助于改善读取裕度，从而提供每个所选择的存储器单元的准确感测。
与前述基于距离的示例类似的策略基于所选择的字线和位线触点1304连接到所选择的位线的位置之间的字线的数量。在一个实施方案中，该对字线的每个组成部分是远离位线触点1304连接到所选择的位线的连接点的“n”字线。例如，字线1206b和字线1206g各自是远离位线触点1304连接到位线1208的位置的三个字线(该示例将字线1206b和字线1206g计数为三个字线中的一个字线)。需注意，在一些实施方案中，字线可以相对于位线触点的位置对称地间隔开，使得该策略还导致位线触点1304连接到所选择的位线的位置与所选择的位线将连接到每个相应的所选择的存储器单元的位置之间大致相同的IR降。因此，该策略有助于改善读取裕度，从而提供每个所选择的存储器单元的准确感测。
在另一个基于距离的实施方案中，选择所选择的字线的位置以便在位线触点1304连接到所选择的位线的位置和相应的所选择的字线与所选择的位线交叉的位置之间保持大致相同的总距离。将以举例的方式对此进行解释。参考图13，字线对可以为：字线1206a和字线1206e；字线1206b和字线1206f；字线1206c和字线1206f；以及字线1206d和字线1206h。该策略可有利于错误校正。在一些情况下，所选择的存储器单元的位置(以及因此所选择的字线的位置)影响存储在存储器单元中的数据的可靠性。作为一个示例，沿字线1206a存储在存储器单元中的数据可能不如沿字线1206d存储在存储器单元中的数据可靠。同样，沿字线1206h存储在存储器单元中的数据可能不如沿字线1206e存储在存储器单元中的数据可靠。因此，该策略读取较低可靠性数据，同时读取较高可靠性数据。在一些实施方案中，这两个数据位都是相同ECC码字的一部分。相反，如果同时读取沿字线1206a的存储器单元和沿字线1206b的存储器单元，则将一起读取两个较低可靠性位，这增加了码字解码失败的可能。然而，通过将较低可靠性位与较高可靠性位混合，码字解码不太可能失败。因此，该策略改善了存储在存储器单元中的码字的解码。
与前述基于总距离的示例类似的策略基于一对所选择的字线的相应组成部分和位线触点1304连接到所选择的位线的位置之间的字线的总数。在一个实施方案中，字线的总数对于每一对所选择的字线相同。参考图13，如果字线对是字线1206a和字线1206e、字线1206b和字线1206f、字线1206c和字线1206f以及字线1206d和字线1206h，然后，在每种情况下，在该对所选择的字线的各个组成部分和位线触点1304连接到所选择的位线的位置之间存在总共三个字线(该示例不将所选择的字线计数为“介于”一对所选择的字线的相应组成部分和位线触点1304连接到所选择的位线的位置之间的字线中的一个字线)。
在一些实施方案中，交叉点阵列中的多个存储器单元的同时访问包括执行自引用读取(SRR)。在一个实施方案中，在交叉点阵列中的多个存储器单元的同时读取期间使用SRR读取。在一个实施方案中，在交叉点阵列中的多个存储器单元的同时写入期间使用SRR读取。在一个实施方案中，SRR读取用于将多个MRAM单元同时置于AP状态。
图15是描绘包括执行SSR的对交叉点阵列中的多个存储器单元同时进行访问的过程1500的一个实施方案的流程图。SRR可以被称为破坏性SRR，这意味着可以在SRR期间改变存储器单元的初始状态。在一个实施方案中，执行过程1500以同时读取交叉点阵列中的多个存储器单元。在一个实施方案中，过程1500在交叉点阵列中的多个存储器单元的同时写入期间执行。在一个实施方案中，过程1500由存储器管芯500中的控制电路执行。在一个实施方案中，过程1500由控制管芯611中的控制电路执行。
将参考图13中描绘的交叉点阵列来讨论过程1500；然而，过程1500不限于图13中描绘的阵列。在过程1500中，存储器单元被描述为MRAM单元。然而，过程1500可与交叉点阵列中的其他类型的存储器单元一起使用。将参考图16A和图16B讨论过程1500。图16A描绘了驱动通过所选择的字线的访问电流的电流与时间的关系。图16B描绘了跨所选择的MRAM单元的电压与时间的关系。
步骤1502包括驱动第一读取电流通过每个所选择的字线，同时将选择电压施加到所选择的位线，以便驱动第一访问电流通过每一个所选择的MRAM单元。参考图13，电流驱动器1210b驱动I访问通过所选择的第一导电线1206b，以驱动I访问通过存储器单元701b。在大约相同的时间，电流驱动器1210g驱动I访问通过所选择的第一导电线1206g，以驱动I访问通过存储器单元701e。参考图13，由电压驱动器1212b将V选择施加到第二导电线1208b。在一个实施方案中，I访问为15μA，并且V选择为0V。
现在将关于一个MRAM单元701讨论图16A和图16B，以在步骤1502上进一步详细说明。参考图16A，访问电流在时间t1增加至I读取，并且保持在I读取直到t3。参考图16B，跨存储器单元701的电压从t1到t2期间增加。阈值开关选择器1204在t1和t2之间断开。在t1和t2之间，访问电流使得字线电压增大。访问电流还支持路径中的任何泄漏。一旦跨阈值开关选择器1204的电压达到阈值开关选择器1204的阈值电压V阈值，该阈值开关选择器就将接通并且(在t2)切换到低电阻状态。因此，当阈值开关选择器1204处于断开状态时，跨该阈值开关选择器和电阻式MRAM元件1202的串联组合的电压斜升。
一旦阈值开关选择器1204处于导通状态(在t2)，I读取电流就将流过所选择的存储器单元701。当访问电流保持固定在I读取时，跨存储器单元的电压将下降到取决于MRAM元件1202的串联电阻和阈值开关选择器1204的导通状态电阻的电平。对于二进制实施方案，存储器单元将具有高电阻AP状态和低电阻P状态。针对高电阻状态(HRS)和低电阻状态(LRS)的响应于I读取电流的跨串联连接的MRAM元件1202和阈值开关选择器1204的所得电压分别被示出为线1610和线1612。虽然这里的讨论是在基于MRAM的存储器单元与阈值开关选择器串联放置的上下文中进行的，但是该读取技术可以类似地应用于其他可编程电阻存储器单元，诸如PCM或ReRAM设备。
再次返回图15，步骤1504包括驱动写入电流通过每个所选择的字线，同时向所选择的位线施加选择电压，以同时驱动写入电流通过每个所选择的MRAM单元。参考图13，电流驱动器1210b驱动I访问通过所选择的第一导电线1206b，以驱动I访问通过存储器单元701b。在大约相同的时间，电流驱动器1210g驱动I访问通过所选择的第一导电线1206g以驱动I访问通过存储器单元701e。参考图13，由电压驱动器1212b将V选择施加到第二导电线1208b。在一个实施方案中，I访问为30μA，并且V选择为0V。
现在将关于一个MRAM单元701讨论图16A和图16B，以在步骤1504上进一步详细说明。参考图16A，访问电流在时间t3增加至I写入，并且保持在I写入直到t5。参考图16B，在t3处，跨MRAM单元701的电压在t3处增加。如果MRAM单元701处于HRS(线1610)，则跨MRAM单元的电压将在t3处增加到由线1620指示的电平，并且保持该电平直到t5。回想一下，HRS为AP状态。因此，该MRAM单元将保持在AP状态。
如果MRAM单元701处于LRS(线1612)，则跨MRAM单元的电压将增加至由t3处的线1622指示的电平。回想一下，LRS为P状态。如果MRAM单元701处于P状态，则其将切换为AP状态。图16B示出线1622在t4处增加以与线1620交汇。这表示MRAM单元已经从P状态(LRS)被切换为AP状态(HRS)。本领域的技术人员应当理解，感测到的实际电压经过单元和解码器，通向感测放大器的所谓的全局解码节点。并且电流被施加到该全局节点以将存储器单元驱动通过字线解码器到存储器位，并且存储器位的另一侧通过位线解码器驱动器N沟道晶体管(源极接地)保持在地附近。
再次返回图15，步骤1506包括驱动第二读取电流通过每个所选择的字线，同时将选择电压施加到所选择的位线，以便驱动第二访问电流通过每个所选择的MRAM单元。在一个实施方案中，第二访问电流具有与第一访问电流相同的方向和基本上相同的量值。参考图13，电流驱动器1210b驱动I访问通过所选择的第一导电线1206b，以驱动I访问通过存储器单元701b。在大约相同的时间，电流驱动器1210g驱动I访问通过所选择的第一导电线1206g，以驱动I访问通过存储器单元701e。参考图13，由电压驱动器1212b将V选择施加到第二导电线1208b。在一个实施方案中，I访问为15μA，并且V选择为0V。
现在将关于一个MRAM单元701讨论图16A和图16B，以在步骤1506上进一步详细说明。参考图16A，访问电流在时间t5从I写入减小至I读取，并且保持在I读取直到t6。参考图16B，跨存储器单元701的电压在t5处减小至由1630指示的电平，并且保持在该电平直到t6。需注意，线1630处于HRS电平。还回想到，无论MRAM单元的初始状态如何，在步骤1504中MRAM单元被置于HRS状态(AP状态)。
再次返回图15，步骤1508包括基于每个所选择的字线上的来自驱动第一读取电流通过所选择的字线的第一电压到每个所选择的字线上的来自驱动第二读取电流通过所选择的字线的第二电压的比较来确定每个所选择的MRAM单元的预读取状态。
现在将关于一个MRAM单元701讨论图16A和图16B，以在步骤1508上进一步详细说明。所选择的字线上的来自施加第一读取电流的第一电压将是t2和t3之间的电压。因此，第一电压是HRS电平1610或LRS电平1612。需注意，该第一电压可在步骤1504中通过例如使用字线电压对感测电容器充电来存储。所选择的字线上的来自施加第二读取电流的第二电压将是t5和t6之间的电压。该第二电压通常将处于约HRS电平1610。然而，第二电压可与HRS电平1610略有不同。因此，将第一电压与第二电压进行比较可用于确定MRAM单元在t2和t3之间是处于HRS电平1610还是处于LRS电平1612。
再次返回图15，在步骤1508之后，过程1500具有两个选项。步骤1510a是读取选项。如果需要，步骤1510a包括驱动写入电流通过所选择的字线1206以回写存储器单元的初始状态。回想一下，步骤1504将所有MRAM单元置于AP状态。因此，在步骤1510a中，最初处于P状态的所有MRAM单元被回写为P状态。在步骤1510a中，最初处于AP状态的所有MRAM单元都留在AP状态。
步骤1510b是写入选项。如果需要，步骤1510b包括驱动写入电流通过所选择的字线1206以写入存储器单元的新状态。如上所述，步骤1504将所有MRAM单元置于AP状态。因此，在步骤1510b中，将被写入P状态的所有MRAM单元都被写入P状态，而不管其初始状态如何。在步骤1510b中，将被写入AP状态的所有MRAM单元都留在AP状态。
图17描绘了用于在破坏性SRR之后将数据写入MRAM单元的过程1700的流程图。过程1700提供了步骤1510a的一个实施方案的进一步细节。步骤1702包括对从MRAM单元读取的数据执行ECC。过程1500可以同时从单个交叉点阵列读取码字的多个位。在一些情况下，码字的其他位被存储在其他交叉点阵列中。在一个实施方案中，存储器管芯500或控制管芯611上的系统控制逻辑部件560/660读取多个交叉点阵列，以便获得码字的所有位。在一个实施方案中，系统控制逻辑部件560/660将码字的位发送至存储器控制器102，该存储器控制器对码字进行解码。在一些实施方案中，控制管芯611对码字进行解码。无论解码在何处执行，数据中的任何错误都被校正。
步骤1704包括标识在破坏性SRR之前处于P状态的一组MRAM单元。在一个实施方案中，步骤1704由存储器管芯500或控制管芯611上的系统控制逻辑部件560/660执行。该标识可基于过程1500的步骤1508的结果来进行。
步骤1706包括将选择电压施加到所选择的位线。步骤1708包括驱动写入电流通过连接到所标识的一组MRAM单元的字线。在一个实施方案中，I访问为-30μA，并且V选择为0V。在步骤1708中，电流以与过程1500的步骤1504中的电流流动方向相反的方向流过MRAM单元。因此，虽然步骤1504用于将MRAM单元置于AP状态，但是步骤1708用于将MRAM单元置于P状态。
图18描绘了将数据写入MRAM单元的第二阶段的过程1800的流程图。过程1800提供了步骤1510b的一个实施方案的进一步细节。步骤1802包括标识在破坏性SRR之后将被编程为P状态的一组MRAM单元。在一个实施方案中，步骤1802由存储器管芯500或控制管芯611上的系统控制逻辑部件560/660执行。该标识可基于由存储器控制器102发送至系统控制逻辑部件560/660的数据来进行。例如，系统控制逻辑部件560/660可以确定待存储“0”的MRAM单元将被编程为AP状态，并且待存储“1”的存储器单元将被编程为P状态。
步骤1804包括将选择电压施加到所选择的位线。步骤1806包括驱动写入电流通过连接到所标识的一组MRAM单元的字线。在一个实施方案中，I访问为-30μA，并且V选择为0V。在步骤1806中，电流沿与过程1500的步骤1504中的电流流动方向相反的方向流过MRAM单元。因此，虽然步骤1504用于将MRAM单元置于AP状态，但是步骤1806用于将MRAM单元置于P状态。
图19A和图19B描绘了在写入MRAM单元期间使用的时序图。时序图可应用于过程1700或过程1800。图19A描绘了驱动通过所选择的字线的电流的电流与时间的关系。图19B描绘了跨MRAM单元的电压与时间的关系。时序图类似于图16A和图16B的时序图，并且在一些实施方案中，表示遵循SRR时序图的时序。因此，对于图19A和图19B，假定MRAM单元在时间t1处于AP状态。在时间t1处，提供给所选择的字线的电流从0A下降到I写入电平。在图19A中，I写入表示为负值。例如，尽管在图16A中I写入可以为30μA，但在图19A中I写入可以为-30μA。访问电流保持为I写入，从t1直到t5。需注意，如本文所定义，该负量值访问电流可以从所选择的字线1206流到电流驱动器1210。换句话讲，在图19A的示例中，电流驱动器1210吸收访问电流。如本文所定义，这是驱动负电流通过字线的示例。
参考图19B，在t1和t3之间，跨MRAM的电压从0V下降到Vss。阈值开关选择器1204在t1和t2之间断开。一旦跨阈值开关选择器1204的电压达到阈值开关选择器1204的阈值电压V阈值，该阈值开关选择器就将接通并且(在t2)切换到低电阻状态。在阈值开关选择器1204接通之后，跨MRAM单元的电压可以继续降低。到时间t3时，跨MRAM单元的电压处于稳定状态值(Vss)。另外，在时间t2之后，所有I写入都经过MRAM单元。在时间t4处，MRAM单元从AP状态切换到P状态。因为P状态是比AP状态低的电阻状态，所以跨MRAM单元的电压的绝对量值在t4处下降。换句话讲，在t4处，跨MRAM单元的电压移动为更靠近0V。
在一个实施方案中，通过首先将交叉点阵列中的所有所选择的MRAM单元同时写入AP状态来同时写入交叉点阵列中的MRAM单元。然后，一组所选择的MRAM单元从AP状态同时写入P状态。可修改该技术以首先将交叉点阵列中的所有所选择的MRAM单元同时写入P状态。然后，一组所选择的MRAM单元从P状态被同时写入AP状态。
图20是同时写入MRAM单元的过程2000的流程图，其中所有被选择的MRAM单元首先被写入AP状态或P状态中的一种状态。在一个实施方案中，过程2000由存储器管芯500中的控制电路执行。在一个实施方案中，过程2000由控制管芯611中的控制电路执行。
步骤2002包括在通信接口568/668上接收将被存储在非易失性存储设备中的数据。在一个实施方案中，存储器管芯500从存储器控制器102接收数据。在一个实施方案中，控制管芯611从存储器控制器102接收数据。
步骤2004包括标识交叉点阵列中的第一组MRAM单元701以存储第一位值，并且标识交叉点阵列中的第二组MRAM单元701以存储第二位值以便存储数据。第一组MRAM单元701和第二组MRAM单元701表示交叉点阵列中的所有所选择的MRAM单元701。在一个实施方案中，第一位值为“1”，并且第二位值为“0”。在一个实施方案中，第一位值由AP状态表示，并且第二位值由P状态表示。因此，“1”可由AP状态表示，并且“0”可由P状态表示；然而，该映射可以被反转。
步骤2006包括将第一组和第二组中的所有MRAM单元701置于AP状态或P状态中的一种状态。因此，交叉点阵列中的所有所选择的MRAM单元701都被置于AP状态或P状态中的一种状态。这意味着交叉点阵列中的所有所选择的MRAM单元701都被置于AP状态，或者另选地，交叉点阵列中的所有所选择的MRAM单元701都被置于P状态。在一个实施方案中，步骤2006包括执行SRR的至少一部分。例如，步骤2006可包括执行过程1500的至少步骤1502至步骤1504。在一个实施方案中，执行步骤1502至步骤1506。在一个实施方案中，执行步骤1502至步骤1508。
步骤2008包括将第一组MRAM单元同时置于AP状态或P状态中的另一种状态，同时使第二组MRAM单元处于AP状态或P状态中的一种状态。在一个实施方案中，第一组MRAM单元具有两个或更多个单元，并且第二组MRAM单元具有零或更多个单元。在一个实施方案中，第一组MRAM单元具有零或更多个单元，并且第二组MRAM单元具有两个或更多个单元。在一个实施方案中，第一组MRAM单元具有一个或多个单元，并且第二组MRAM单元具有一个或多个单元。
以下两个示例将用于扩展步骤2006至步骤2008。作为一个示例，在步骤2006中，交叉点阵列中的第一组和第二组MRAM单元701两者被置于AP状态。在第一示例的步骤2008中，将第一组MRAM单元从AP状态写入P状态，同时使第二组MRAM单元处于AP状态。作为第二示例，在步骤2006中，交叉点阵列中的第一组和第二组MRAM单元701两者被置于P状态。在第二示例的步骤2008中，将第一组MRAM单元从P状态写入AP状态，同时使第二组MRAM单元处于P状态。
如上所述，从MRAM存储器单元读取数据或将数据写入MRAM存储器单元涉及使电流经过存储器单元。在阈值开关选择器与MRAM设备串联放置的实施方案中，在电流可以经过MRAM设备之前，需要通过跨阈值开关选择器和MRAM设备的串联组合施加足够的电压来接通阈值开关选择器。图21A、图21B和图22在读取操作的上下文中更详细地考虑了阈值开关选择器的这种激活。
图21A和图21B是在读取操作中分别用于图11A和图11B的层1单元的电流和电压的一组波形的一个实施方案，其中图21A和图21B的时间轴对准并且处于相同的比例。相对于图16A和图16B，图21A和图21B考虑直到时间t3的间隔。在用于读取操作的该实施方案中，读取在P2AP方向上执行，其中字线1 1100/1150被偏置为高并且位线1110/1160被设置为低(例如，0V)，使得(常规)电流向上流动，先经过基准层1105/1155，再经过自由层1101/1151。(就电子电流而言，与常规电流相反，电子流动将如图10B所展示。)
在图21A和图21B的实施方案中，使用强制电流方法，其中存储器从基准层侧用来自用于线的驱动电路中的电流源的读取电流I读取驱动。如图21A由实线2101所示，电流升高至I读取值，并且在当前读取操作的持续时间内保持该值。该电流将移动供应电流到所选择的存储器单元的线，诸如图11A/B中的层1存储器单元的字线1 1100/1150，并且还支持路径中的任何泄漏。如图21B中的2151处所示，当阈值开关选择器处于断开状态时，跨阈值开关选择器和电阻式MRAM元件的并联组合的电流斜升。一旦在2153处跨阈值开关选择器的电压达到阈值开关选择器的阈值电压V阈值，该阈值开关选择器就将接通并且切换到低电阻状态。
一旦阈值开关选择器处于导通状态，I读取电流就将流过所选择的存储器单元。这由图21A的虚线2103展示，当阈值开关选择器在2153处接通时，其重新发送流过存储器单元的电流，从零跃升到I读取。当电流电平保持固定在I读取时，跨存储器单元的电压将下降到取决于MRAM设备的串联电阻和阈值开关选择器的导通状态电阻的电平。对于二进制实施方案，存储器单元将具有高电阻反平行状态和低电阻平行状态。针对高电阻状态(HRS)和低电阻状态(LRS)的响应于I读取电流的跨串联连接的MRAM设备和阈值开关选择器的所得电压分别示出为2155和2153。然后可以通过感测放大器测量所得的电压差，以确定存储在存储器单元中的数据状态。虽然这里的讨论是在基于MRAM的存储器单元与阈值开关选择器串联放置的上下文中进行的，但是该读取技术可以类似地应用于其他可编程电阻存储器单元，诸如PCM或ReRAM设备。
图21B示出了电压在2151处施加于斜升，直到其在2153处达到V阈值，然后下降到2155处的高电阻状态电平或2153处的低电阻状态。在实际设备中，由于电阻和电容的缘故，当2153处的电压尖峰下降到2155或2153时，将存在一些延迟。这由图22针对低电阻状态的示例展示。
图22示出了当阈值开关选择器从断开状态切换到导通状态时跨MRAM设备的电压的示例。相对于图21B，图22示出了仅跨MRAM设备的电压VMRAM，而图21B表示跨阈值开关选择器和MRAM设备的串联组合的电压。最初，在阈值开关选择器接通之前，随着所施加的电压斜升至V阈值电压，跨MRAM设备的电压将为零。一旦阈值开关选择器接通，电流就开始流过MRAM设备，并且跨MRAM设备的电压将以尖峰形式达到V阈值电平减去跨阈值开关选择器降低的电压V保持。因此，VMRAM将从0V跃升到ΔV＝(V阈值–V保持)，之后将响应于所施加的I读取衰减到跨处于电阻状态的MRAM设备的电压降；例如，I读取×RMRAM。对于25KΩ的LRS和15μa的读取电流，跨MRAM设备的电压VMRAM将为375mV。而对于50KΩ的HRS，Vmram将为750mV(除非达到将电压限制在钳位电压的顺从V)。375mV的差值例如可通过将存储的电平调节阈值量(诸如调节150mV)来感测。
VMRAM电压下降到接近渐近VMRAM电平的速率取决于来自“骤回电压”ΔV(即(V阈值-V保持和VMRAM之间的差值)的尖峰大小，以及电荷可以从设备流出的速率，该速率取决于存储器单元和该存储器单元连接在其间的线的R-C特性。这种行为对于存储器单元的操作有一些实际的影响。
第一种影响是低电阻状态和高电阻状态两者都将衰减，如图22所示，其中图22示出了低电阻状态。高电阻状态将示出类似的行为，但具有更高的渐近状态。为了区分这两种状态，需要将它们分开足够的裕度，使得直到经过足够的时间之后才能够执行感测操作，以便使这两种状态具有明确限定且可区分的电压电平。
另一种影响是过电流尖峰可能干扰存储在存储器单元中的数据。如关于图10A和图10B所讨论的，可以通过使电流经过存储器单元来改变MRAM存储器的状态，使得如果跨存储器单元的电压和/或通过存储器单元的电流在足够长的时间内足够高，则其将根据电流方向，将平行状态改变为反平行状态(P2AP写入)，如图10B所展示，或者将反平行状态改变为平行状态(AP2P写入)，如图10A所展示。例如，图21A和图21B的读取过程被描述为沿P2AP方向执行，使得图22的波形造成的干扰可以在所存储的数据状态可以被确定之前将低电阻状态存储器单元切换到高电阻状态。
如上所述，阈值开关选择器控制对存储器单元的存取。具体地讲，为了施加电压或电流到存储器单元以读取或改变其电阻状态，对应的选择器首先必须通过施加足够高的电压(例如，量值高于操作阈值电压V阈值的电压)来切换到导电状态。当选择器处于非导电状态时，例如，当跨选择器的电压量值低于操作阈值电压时，存储器单元被隔离并且保持其现有电阻状态，因为MRAM电压是[RMRAM/(RMRAM+R选择器)]×V施加＝VMRAM的比率。在非导电R选择器(例如，>1MΩ)远大于RMRAM(例如，<100Ω)的情况下，VMRAM足够低，直到选择器接通并且其电阻降低至例如1KΩ。
因此，选择MRAM存储器单元来读取其数据内容涉及接通对应的阈值开关选择器，该阈值开关选择器具有从V阈值到V保持的ΔV的骤回。由于OTS接通例如不到1纳秒，因此该瞬变被快速感应，并且V选择器差值跨MRAM设备外加并且在由阈值开关选择器和MRAM的内阻以及跨阵列节点的电容(例如，线与线电容以及晶体管和驱动器中的其他元件的电容)和这些电容元件的串联电阻确定的时间内衰减。由于该瞬变可导致对存储在存储器单元中的数据状态的干扰，并且由于直到瞬变充分减弱才能感测到存储器单元，因此该过电压可被泄放得越快，读取干扰量就越低，并且读取操作可被完成得越快。
如果在诸如图7D所示的多层交叉点阵列结构中，上层720中的MRAM设备的取向与下层718中的取向相同，(诸如图11A的实施方案所展示)沿如上文针对自参考读取(SRR)过程所述的P2AP方向的读取期间，电流将在两个层中沿不同的方向流动。更具体地讲，当如图11A所示以MRAM 1102和MRAM 1112的取向沿P2AP方向读取时，电流针对层1单元和层2单元两者沿向上的方向流动。因此，当针对层1存储器单元沿P2AP方向执行读取时，字线1 1100将被设置为高电压电平，并且位线1110将被设置为低电压电平，而当针对层2存储器单元沿P2AP方向执行读取时，位线1110将被设置为高电压，并且字线2 1120将被设置为低电压。需注意，当在SRR过程中读取层1时，这需要图11A的位线1110被偏置为低，以用作电流吸收源；但是当在SRR过程中在层2中读取时，位线1110相反地被偏置为高以用作电流源。这防止同时读取层1存储器单元和层2存储器单元。
当形成诸如图7D或图11A所示的多层存储器结构时，从处理的角度来看，优选的是，层中的每一个层以相同的方式形成，因此仅需要1个模块。例如，参见图11A，在衬底(未示出)上方形成第一组导电线(字线11100)之后，处理模块可依次形成阈值开关选择器、基准层、隧道势垒和自由层(分别为1109、1105、1103和1101)。在随后形成第二组导电线(位线1110)之后，然后可重复存储器单元处理模块以形成阈值开关选择器、基准层、隧道势垒和自由层(分别为1119、1115、1113和1111)。针对每个后续层重复相同组的步骤简化了处理，特别是当以简化形式表示MRAM结构1102和1112并且更多地涉及用于这些元件的实际处理模块时。
虽然形成具有相同取向的所有MRAM层通常是优选的，但是反转具有交替层的MRAM设备的取向可以提供许多优点。图11B展示了一个实施方案，其中层2存储器单元已经相对于图11A反转，使得在SRR操作中，电流在读取层1存储器单元时被迫从字线1 1150到位线1160，并且在读取层2存储器单元时被迫从字线2 1170到位线1160。这允许在从任一电平读取时在位线1160上使用相同的偏置电平，并且还允许在上文关于图14、图15和后续附图所述的多个存储器单元的同时访问种类中同时读取两个电平的存储器单元。另选地，图11A的层1存储器单元可以具有反转的取向，其中电流在SRR读取操作中从位线1110被迫到达字线1 1100和/或字线21120。尽管任一层的取向的反转可允许位线1110在读取任一电平的存储器单元时的相同偏置，但是两层中的哪一层被反转可影响图22所展示的瞬态电压的种类可耗散得速度。
如上所述，当阈值开关选择器接通时跨MRAM元件生成的瞬态尖峰有多快取决于该电压尖峰放电的路径的电阻和电容。例如，返回到图11A，其中取向在层1和层2中相同，对于层1中的SRR读取，字线1 1100被拉高，而对于层2中的SRR读取，字线2被拉低。参见图12或图13的字线驱动器1210a至1210h，可以通过使用P沟道器件将字线拉高至较低电平，同时可以通过使用N沟道器件将字线拉低至较高电平。无论是基于PMOS上拉晶体管还是NMOS下拉晶体管，此类驱动器的电容都在很大程度上与其尺寸成比例。对于给定量的驱动电阻器需求，NMOS器件可以比PMOS器件更小的尺寸形成。因此，在如图12或图13所展示的阵列结构中，其中字线比位线短，图22所示的跨MRAM设备的瞬变可以通过使用N沟道器件朝向地拉动而选择的字线来最快速地放电，并且将用于选择下层或上层的位线拉动至正电源附近，例如3.3V，以用于P2AP读取。因此，为了允许两个层如在图11A的上层中那样选择字线，可以如图23所展示的反转下层MRAM设备的取向。当读取数据时，随着读取干扰的减少，此类布置可显著降低误码率，并且还允许改善读取延迟时间方面的性能。
图23展示了交叉点存储器架构的两层实施方案，其中下层中的MRAM设备相对于上层反转，以便使读取操作中的电容最小化。图23重复图11A的元件并且被类似地编号(例如，字线1 1100现在是2300)，但是层1单元的层MRAM部件被反转。
更具体地讲，在图23中，层1存储器单元形成在字线1 2300的下部导电线和位线2310的中间导电线之间。MRAM设备2302现在具有形成在隧道势垒2303上方的其基准层2301，该隧道势垒继而形成在自由层2305上方。这相对于图11A的层1MRAM设备1101是经过反转的，使得通过迫使电流从位线2310通过MRAM设备2302来感测层1存储器单元。这由从位线2310流到字线1 2300的加粗箭头表示。在图23的实施方案中，阈值开关选择器2309仍然在MRAM设备2302下方，从而允许与形成该元件相关的处理序列在两个层中是相同的，但是另选的实施方案反转MRAM设备2302和阈值开关选择器2309的顺序。
在层2中，字线2 2320与位线2310之间的存储器单元如图11A中那样定向，其中自由层2311形成在隧道势垒2313上方，该隧道势垒继而形成在基准层2315上方，下面是阈值开关选择器2319。与层1存储器单元一样，通过迫使电流从位线2310流过MRAM设备2312来感测层2存储器单元。这由从位线2310流到字线2 2320的加粗箭头表示。
图23还示意性地表示了用于字线1 2300、位线2310和字线1 2320的选择和驱动电路。重新参见图12和图13，这些元件可以被认为是字线驱动器1210a至1210h或位线驱动器1212a至1212d中的一者的一部分。如加粗箭头所示，在沿P2AP方向的读取操作中，将读取电流从位线2310驱动到字线1 2300和字线2 2320中的一者或两者。电流I读取(P2AP)可以由电流源2345提供，该电流源可以基于例如连接到电源电平的电流镜。电流源2345通过PMOS器件2343向位线2310提供读取电流I读取(P2AP)，该PMOS器件接收解码控制信号BL Sel以选择位线2310。读取电流由相应的NMOS器件2341和2347从字线1 2300和字线2 2320放电，所述相应的NMOS器件接收相应的解码控制信号WL1 Sel以选择字线1 2300和WL2Sel以选择字线2 2320。
通过增加阈值电压(V阈值)来减少阈值开关设备中的泄漏，并且当使用字线中的一个字线或用于存储器单元的位线上的P沟道上拉器件以及字线中的另一个字线和位线上的N沟道下拉时，获得最宽的允许V阈值范围以避免V阈值下降。在主要在此描述的两层实施方案中，由于位线设置在两条单独的字线之间，并且还由于在诸如关于图12和图13所展示的实施方案中，位线往往具有更长的长度，因此位线往往具有更大的电容。因此，在阈值选择切换时瞬态电压尖峰可耗散的速率主要由字线的R-C特性确定。可减少泄放时间和读取延迟的一种方式是通过缩短导线长度并且增大阵列的导线到导线间距来降低电容，但这两种技术都会降低存储器密度。可减少泄放时间和读取延迟而不会不利地影响存储器密度的另一种方式是减小用于驱动导电线的晶体管的尺寸。通过针对字线2300和2320使用较小尺寸的NMOS器件2341和2347，并且在位线2310上使用较大尺寸的PMOS器件2343，可以减小用于耗散瞬态电压的主要路径的电容而不减小阵列密度。
重新参考图16A和图16B所示的自参考读取过程，在t1至t3和t5至t6之间的两个感测操作中，电流流动如图23所展示，并且两者都使用I读取。对于在t3至t5的写入，其中所有存储器单元被置于高电阻AP状态，电流也沿P2AP方向，如图23所展示，但是对于强制电流使用具有I写入的电流源。因此，在图23的实施方案中，阵列可在位线2310被PMOS器件2343一致地拉高的情况下操作，其中电流源2345在间隔t3至t5期间切换到I写入，以及在字线2300和字线2320被NMOS器件2341和2347一致地拉低的情况下操作。只有当如图19A和图19B所示将所选择的存储器单元回写到低电阻并联状态(AP2P)时，这些偏置被反转，其中所选择的位线2310取低，并且一个或两个字线2300和2320的所选择的字线取高，以驱动I写入沿AP2P方向通过所选择的存储器单元。需注意，由于对于SRR过程的子操作中的每一个子操作，层1存储器单元和层2存储器单元两者在相同方向上偏置，这允许针对两个层并行地执行这些操作的实施方案。
图24是使用图23的结构执行自参考读取的实施方案的流程图。该流程描述了用于层1存储器单元和层2存储器单元两者的SRR过程，其中步骤在两个层之间交替。两个层可以独立地操作，使得仅执行层1操作或层2操作，或者它们可以同时操作，使得给定的层2操作与对应的层1操作同时执行以同时读取两个层的数据内容，如上文针对沿多条字线的同时读取所述。
在步骤2401处，通过以下方式将I读取从位线2310驱动到字线1 2300来感测层1的MRAM设备2302的数据内容：使到PMOS 2343的BL Sel信号生效(assert)并且使到NMOS 2341的WL1 Sel信号生效。然后，MRAM设备2302的电阻状态可以由对应的感测放大器(即，SA1228a至1228h中的一者)确定。类似地，步骤2403确定通过以下方式来感测层2的MRAM设备2312的数据内容：通过使到PMOS 2343的BL Sel信号生效并且使到NMOS 2347的WL2 Sel信号生效来将I读取从位线2310驱动到字线2 2320，其中MRAM设备2312的电阻状态由对应的感测放大器(即，SA 1228a至1228h中的一者)确定。由于层1存储器单元和层2存储器单元两者可以如步骤2401和步骤2403中那样同时偏置，因此在一些实施方案中可以同时执行这些感测操作。
在步骤2405处，通过使到PMOS 2343的BL Sel信号生效并且使到NMOS 2341的WL1Sel信号生效，从而通过将I写入从位线2310驱动到字线1 2300，将层1的MRAM设备2302写入AP状态，但是电流源2345当前正在提供I写入。在步骤2407处，通过使到PMOS 2343的BL Sel信号生效并且使到NMOS 2347的WL1 Sel信号生效，从而通过将I写入从位线2310驱动到字线22320，将层2的MRAM设备2312写入AP状态，其中电流源2345当前正在提供I写入。由于层1存储器单元和层2存储器单元两者可以如步骤2405和步骤2407中那样同时偏置，因此在一些实施方案中可以同时执行这些感测操作。然后可在步骤2409和步骤2411处执行SRR过程的第二次读取，这可如上文分别针对步骤2401和步骤2403所述的那样执行。
如果选择层1存储器单元的MRAM元件2302被写入低电阻并联状态，则在步骤2413处通过将写入电流I写入从字线1 2300驱动到位线2310(即，沿与先前步骤相反的方向)来执行AP2P操作。类似地，如果选择层2存储器单元的MRAM元件2312被写入低电阻并联状态，则在步骤2415处通过将写入电流I写入从字线2 2320驱动到位线2310来执行AP2P操作。当步骤2413和步骤2415两个步骤将电流从对应的字线驱动到相同的位中时，可以同时执行这些操作。
如图24的前述讨论中所述，由于每一对步骤以相同的方式偏置位线和对应的字线，因此这些步骤可以并行执行。相反，如果仅读取其中一层，则可以仅执行与该层相关的步骤。
图25是用于形成图23的结构的实施方案的流程图。在每个步骤内，处理可类似于将形成图11A的结构的处理，但图25突出显示了层1和层2之间的处理步骤顺序的变化。如上所述，图23被简化，其中仅表示自由层、隧道势垒和基准层MRAM，而更详细的描述将包括例如上文关于图9所述的附加结构。
在步骤2501处，在衬底上方形成沿第一方向延伸的第一组导电线，在图23中未示出该第一组导电线。在图23的视图中，第一导电线包括字线12300，并且将对应于图7D中的下组字线。在图23的实施方案中，阈值开关设备形成在每一层的MRAM设备下方，并且在步骤2503处形成阈值开关选择器2309。在其他实施方案中，阈值开关设备可形成在层中的一者或两者中的MRAM设备上方。在步骤2504处，形成层1MRAM设备2302。在图23的实施方案中，其中层1MRAM设备被反转，步骤2504包括在步骤2505处在阈值开关选择器2309上方形成自由层2305的子步骤的序列，在步骤2507处在自由层2305上方形成隧道势垒2303，然后步骤2509在隧道势垒2303上方形成基准层2301。
在步骤2511处，在层1MRAM设备2302上方形成第二组导电线。第二层导电线包括位线2310并且对应于图7D的位线。随着步骤2511的完成，层1的存储器结构完成。在交叉点架构中，该第二组导电线在垂直于第一层导电线(底部组字线)的衬底上方沿第二方向延伸。尽管出于讨论的目的，图23(以及上面的图11A和图11B)将字线和位表示为从左到右延伸，但当在较大结构中查看时，这些(位线或两层字线)中的一者将更准确地延伸到页面中，如图7B至图7D所示。
在步骤2513的开始形成第二层，该步骤在第二组导电线(位线2310)上方形成层2阈值开关选择器2319。在图23的实施方案的处理序列中，层2阈值开关选择器再次形成在层的存储器单元的MRAM设备下方，但是如在层1中，其他实施方案可以对其进行反转。然后在步骤2514中形成层2MRAM设备2312。步骤2514的子步骤反转相对于层1的顺序：步骤2515在阈值开关选择器2319上方形成基准层2315，步骤2517在基准层2315上方形成隧道势垒2313，并且步骤2519在隧道势垒23313上方形成自由层2311。在步骤2521中形成导电线的顶层(包括字线2 2320)，该顶层在下面的结构上方沿与导电线的底层(包括字线1 2300)相同的方向延伸。对于2521，图23的两层结构是完整的。如果要形成附加层，则该过程可以相同的方式继续，从而使层1的处理模块与模块2的此类模块交替。
根据第一组方面，一种装置包括非易失性存储器，该非易失性存储器具有衬底和形成在衬底上的一个或多个存储器阵列。阵列中的每一个阵列包括：第一组导电线，该第一组导电线沿平行于衬底表面的第一方向延伸；第二组导电线，该第二组导电线形成在第一组导电线上方并且沿平行于衬底的表面的第二方向延伸；第三组导电线，该第三组导电线形成在第二组导电线上方并且沿第一方向延伸；以及第一组存储器单元和第二组存储器单元。第一多个存储器单元中的每一个存储器单元连接在第一组导电线中对应的一条导电线和第二组导电线中对应的一条导电线之间，第一多个存储器单元中的每一个存储器单元包括与磁阻随机存取存储器(MRAM)设备串联连接的阈值开关选择器，第一多个存储器单元中的每一个存储器单元的MRAM设备包括：具有固定磁场极性的基准层；以及自由层，该自由层与基准层串联连接并且具有可编程磁场极性，其中该自由层形成在基准层下方；第二多个存储器单元各自连接在第二组导电线的对应的一条导电线与第三组导电线的对应的一条导电线之间，第二多个存储器单元中的每一个存储器单元包括与MRAM设备串联连接的阈值开关选择器，多个存储器单元中的每一个存储器单元的MRAM设备包括：具有固定磁场极性的基准层；以及自由层，该自由层与基准层串联连接并且具有可编程磁场极性，其中该自由层形成在基准层上方；
在另外的方面，一种方法包括通过迫使读取电流从第二导电线流到对应的第一导电线来感测第一多个存储器单元中所选择的一个存储器单元的数据状态，第一多个存储器单元中所选择的一个存储器单元是包括第一多个存储器单元和第二多个存储器单元的阵列的一部分，第一多个存储器单元和第二多个存储器单元中的每一者包括与磁阻随机存取存储器(MRAM)设备串联连接的阈值开关选择器。该方法还包括通过迫使读取电流从对应的第二导电线流到对应的第三导电线来感测第二多个存储器单元中所选择的一个存储器单元的数据状态。另外，该方法可以包括：通过迫使写入电流从对应的第二导电线流到对应的第一导电线将第一多个存储器单元中所选择的一个存储器单元从第一状态写入第二状态，以及通过迫使写入电流从对应的第一导电线流到对应的第二导电线将第一多个存储器单元中所选择的一个存储器单元从第一状态写入第二状态；并且还包括：通过迫使写入电流从对应的第二导电线流到对应的第三导电线来将第二多个存储器单元中所选择的一个存储器单元从第一状态写入第二状态，以及通过迫使写入电流从对应的第三导电线流到对应的第二导电线，将第二多个存储器单元中所选择的一个存储器单元从第二状态写入第一状态。
在另一组方面，一种装置包括控制器电路，该控制器电路被配置为连接到存储器单元阵列，其中每一个存储器单元具有与磁阻随机存取存储器(MRAM)设备串联连接的阈值开关选择器，该阵列包括第一多个存储器单元和第二多个存储器单元，其中第一多个存储器单元各自连接在第一组导电线中对应的一条导电线和第二组导电线中对应的一条导电线之间，并且第二多个存储器单元各自连接在第三组导电线中对应的一条导电线和第二组导电线中对应的一条导电线之间，控制电路，该控制电路被配置为：通过将第一组导电线中对应的一条导电线偏置到比第二组导电线中对应的一条导电线更低的电压来读取第一多个存储器单元中所选择的存储器单元；通过将第三组导电线中对应的一条导电线偏置到比第二组导电线中对应的一条导电线更低的电压来读取第二多个存储器单元中所选择的存储器单元；通过将第一组导电线中对应的一条导电线偏置到比第二组导电线中对应的一条导电线更低的电压，将第一多个存储器单元中所选择的存储器单元从第一状态写入第二状态；通过将第一组导电线中对应的一条导电线偏置到比第二组导电线中对应的一条导电线更高的电压，将第一多个存储器单元中所选择的存储器单元从第二状态写入第一状态；通过将第三组导电线中对应的一条导电线偏置到比第二组导电线中对应的一条导电线更低的电压，将第二多个存储器单元中所选择的存储器单元从第一状态写入第二状态；以及通过将第三组导电线中对应的一条导电线偏置到比第二组导电线中对应的一条导电线更高的电压，将第二多个存储器单元中所选择的存储器单元从第二状态写入第一状态。
出于本文件的目的，说明书中提到“实施方案”、“一个实施方案”、“一些实施方案”或“另一个实施方案”可用于描述不同的实施方案或相同的实施方案。
出于本文件的目的，连接可为直接连接或间接连接(例如，经由一个或多个其它部件)。在一些情况下，当元件被提及连接或耦接到另一个元件时，该元件可直接连接至另一个元件，或者经由居间元件间接连接至另一个元件。当元件被提及直接连接至另一个元件时，则在该元件与另一个元件之间没有居间元件。如果两个设备是直接连接或间接连接的，则两个设备是“通信”的，使得它们能够在它们之间进行电子信号通信。
出于本文档的目的，术语“基于”可理解为“至少部分地基于”。
出于本文档的目的，在没有附加上下文的情况下，诸如“第一”对象、“第二”对象和“第三”对象的数字术语的使用可能不意味着对象的排序，而是可用于识别目的以识别不同的对象。
出于本文档的目的，对象的术语“组”可指一个或多个对象的“组”。
出于说明和描述的目的，已提供了上述详细描述。其并非旨在详尽的或旨在限制本发明所公开的精确形式。根据以上教导内容，很多修改和变型都是可能的。选择所述实施方案以便最好地解释所建议的技术的原理及其实际应用，从而使本领域的其他技术人员能够在各种实施方案中和适合于设想的具体使用的各种修改中最好地利用它。本发明的范围旨在由所附权利要求书限定。

Claims (20)

1.一种装置，包括：
非易失性存储器，包括：
衬底；
一个或多个存储器阵列，所述一个或多个存储器阵列形成在所述衬底上，所述阵列中的每一个阵列包括：
第一组导电线，所述第一组导电线沿平行于所述衬底的表面的第一方向延伸；
第二组导电线，所述第二组导电线形成在所述第一组导电线上方并且沿平行于所述衬底的所述表面的第二方向延伸；
第三组导电线，所述第三组导电线形成在所述第二组导电线上方并且沿所述第一方向延伸；
第一多个存储器单元，所述第一多个存储器单元各自连接在所述第一组导电线中对应的一条导电线和所述第二组导电线中对应的一条导电线之间，所述第一多个存储器单元中的每一个存储器单元包括与磁阻随机存取存储器(MRAM)设备串联连接的阈值开关选择器，所述第一多个存储器单元中的每一个存储器单元的所述MRAM设备包括：
具有固定磁场极性的基准层；和
自由层，所述自由层与所述基准层串联连接并且具有可编程磁场极性，其中所述自由层形成在所述基准层下方；和
第二多个存储器单元，所述第二多个存储器单元各自连接在所述第二组导电线中对应的一条导电线和所述第三组导电线中对应的一条导电线之间，所述第二多个存储器单元中的每一个存储器单元包括与MRAM设备串联连接的阈值开关选择器，所述多个存储器单元中的每一个存储器单元的所述MRAM设备包括：
具有固定磁场极性的基准层；和
自由层，所述自由层与所述基准层串联连接并且具有可编程磁场极性，其中所述自由层形成在所述基准层上方。
2.根据权利要求1所述的装置，其中所述非易失性存储器形成在存储器管芯上，所述装置还包括：
控制管芯，所述控制管芯连接到所述存储器管芯并且被配置为将数据写入所述一个或多个存储器阵列并且从所述一个或多个存储器阵列读取数据，所述控制管芯与所述存储器管芯分开形成并且接合到所述存储器管芯。
3.根据权利要求1所述的装置，还包括：
一个或多个控制电路，所述一个或多个控制电路连接到所述第一组电线、所述第二组电线和所述第三组导电线，所述一个或多个控制电路被配置为：
通过将所述第一组导电线中对应的一条导电线偏置到比所述第二组导电线中对应的一条导电线更低的电压来读取所述第一多个存储器单元中所选择的存储器单元；
通过将所述第三组导电线中对应的一条导电线偏置到比所述第二组导电线中对应的一条导电线更低的电压来读取所述第二多个存储器单元中所选择的存储器单元；
通过将所述第一组导电线中对应的一条导电线偏置到比所述第二组导电线中对应的一条导电线更低的电压，将所述第一多个存储器单元中所选择的存储器单元从第一状态写入第二状态；
通过将所述第一组导电线中对应的一条导电线偏置到比所述第二组导电线中对应的一条导电线更高的电压，将所述第一多个存储器单元中所选择的存储器单元从所述第二状态写入所述第一状态；
通过将所述第三组导电线中对应的一条导电线偏置到比所述第二组导电线中对应的一条导电线更低的电压，将所述第二多个存储器单元中所选择的存储器单元从所述第一状态写入所述第二状态；以及
通过将所述第三组导电线中对应的一条导电线偏置到比所述第二组导电线中对应的一条导电线更高的电压，将所述第二多个存储器单元中所选择的存储器单元从所述第二状态写入所述第一状态。
4.根据权利要求3所述的装置，其中所述第一状态为高电阻状态，并且所述第二状态为低电阻状态。
5.根据权利要求3所述的装置，其中所述一个或多个控制电路包括：
第一组驱动器，所述第一组驱动器各自连接到所述第一组导电线中对应的一条导电线；
第二组驱动器，所述第二组驱动器各自连接到所述第二组导电线中对应的一条导电线；和
第三组驱动器，所述第三组驱动器各自连接到所述第三组导电线中对应的一条导电线，
其中，在读取所述第一多个存储器单元中所选择的一个存储器单元时，所述第一组驱动器中对应的一个驱动器通过N沟道器件将所述对应的第一导电线连接到低电压电平，并且所述第二组驱动器中对应的一个驱动器由P沟道器件将所述对应的第二导电线连接到高电压电平，并且
其中，在读取所述第二多个存储器单元中所选择的一个存储器单元时，所述第三组驱动器中对应的一个驱动器通过N沟道器件将所述对应的第三导电线连接到所述低电压电平，并且所述第二组驱动器中对应的一个驱动器通过P沟道器件将所述对应的第二导电线连接到所述高电压电平。
6.根据权利要求5所述的装置，其中：
在读取所述第一多个存储器单元中所选择的一个存储器单元时，所述第二组驱动器中对应的一个驱动器被配置为驱动读取电流通过所述第一多个存储器单元中所选择的一个存储器单元，并且
在读取所述第二多个存储器单元中所选择的一个存储器单元时，所述第二组驱动器中对应的一个驱动器被配置为驱动所述读取电流通过所述第二多个存储器单元中所选择的一个存储器单元。
7.根据权利要求3所述的装置，其中所述一个或多个控制电路被进一步配置为同时读取连接到所述第二组导电线中的第一导电线的所述第一多个存储器单元中所选择的存储器单元和连接到所述第二组导电线中的所述第一导电线的所述第二多个存储器单元中所选择的存储器单元。
8.根据权利要求3所述的装置，其中所述第二组导线长于所述第一组导线和所述第三组导线两者。
9.根据权利要求1所述的装置，其中在所述第一多个存储器单元中的每一个存储器单元中，所述阈值开关选择器形成在所述串联连接的MRAM设备下方，并且在所述第二多个存储器单元中的每一个存储器单元中，所述阈值开关选择器形成在所述串联连接的MRAM设备下方。
10.一种方法，包括：
通过迫使读取电流从第二导电线流到对应的第一导电线来感测第一多个存储器单元中所选择的一个存储器单元的数据状态，所述第一多个存储器单元中所选择的一个存储器单元是包括第一多个存储器单元和第二多个存储器单元的阵列的一部分，所述第一多个存储器单元和所述第二多个存储器单元中的每一者包括与磁阻随机存取存储器(MRAM)设备串联连接的阈值开关选择器；
通过迫使所述读取电流从所述对应的第二导电线流到对应的第三导电线，感测所述第二多个存储器单元中所选择的一个存储器单元的数据状态；
通过将写入电流从所述对应的第二导电线迫使到所述对应的第一导电线，将所述第一多个存储器单元中所选择的一个存储器单元从第一状态写入第二状态；
通过将所述写入电流从所述对应的第一导电线迫使到所述对应的第二导电线，将所述第一多个存储器单元中所选择的一个存储器单元从所述第二状态写入所述第一状态；
通过将所述写入电流从所述对应的第二导电线迫使到所述对应的第三导电线，将所述第二多个存储器单元中所选择的一个存储器单元从第一状态写入第二状态；以及
通过将所述写入电流从所述对应的第三导电线迫使到所述对应的第二导电线，将所述第二多个存储器单元中所选择的一个存储器单元从所述第二状态写入所述第一状态。
11.根据权利要求10所述的方法，其中所述感测第一多个存储器单元中所选择的一个存储器单元的所述数据状态和所述感测所述第二多个存储器单元中所选择的一个存储器单元的所述数据状态同时执行。
12.根据权利要求10所述的方法，其中：
通过将所述读取电流从所述第二导电线迫使到所述对应的第一导电线来感测所述第一多个存储器单元中所选择的一个存储器单元的所述数据状态包括通过N沟道器件将所述对应的第一导电线连接到低电压电平；以及
通过迫使所述读取电流从所述对应的第二导电线流到所述对应的第三导电线来感测所述第二多个存储器单元中所选择的一个存储器单元的所述数据状态包括通过N沟道器件将所述对应的第三导电线连接到所述低电压电平。
13.一种装置，包括：
控制器电路，所述控制器电路被配置为连接到存储器单元阵列，其中每一个存储器单元具有与磁阻随机存取存储器(MRAM)设备串联连接的阈值开关选择器，所述阵列包括第一多个存储器单元和第二多个存储器单元，其中所述第一多个存储器单元各自连接在第一组导电线中对应的一条导电线和第二组导电线中对应的一条导电线之间，所述第二多个存储器单元各自连接在第三组导线中对应的一条导电线和所述第二组导线中对应的一条导电线之间，所述控制电路被配置为：
通过将所述第一组导电线中对应的一条导电线偏置到比所述第二组导电线中对应的一条导电线更低的电压来读取所述第一多个存储器单元中所选择的存储器单元；
通过将所述第三组导电线中对应的一条导电线偏置到比所述第二组导电线中对应的一条导电线更低的电压来读取所述第二多个存储器单元中所选择的存储器单元；
通过将所述第一组导电线中对应的一条导电线偏置到比所述第二组导电线中对应的一条导电线更低的电压，将所述第一多个存储器单元中所选择的存储器单元从第一状态写入第二状态；
通过将所述第一组导电线中对应的一条导电线偏置到比所述第二组导电线中对应的一条导电线更高的电压，将所述第一多个存储器单元中所选择的存储器单元从所述第二状态写入所述第一状态；
通过将所述第三组导电线中对应的一条导电线偏置到比所述第二组导电线中对应的一条导电线更低的电压，将所述第二多个存储器单元中所选择的存储器单元从所述第一状态写入所述第二状态；以及
通过将所述第三组导电线中对应的一条导电线偏置到比所述第二组导电线中对应的一条导电线更高的电压，将所述第二多个存储器单元中所选择的存储器单元从所述第二状态写入所述第一状态。
14.根据权利要求13所述的装置，其中控制器电路包括：
第一组驱动器，所述第一组驱动器各自被配置为连接到所述第一组导电线中对应的一条导电线；
第二组驱动器，所述第二组驱动器各自被配置为连接到所述第二组导电线中对应的一条导电线；和
第三组驱动器，所述第三组驱动器各自被配置为连接到所述第三组导电线中对应的一条导电线，
其中，在读取所述第一多个存储器单元中所选择的一个存储器单元时，所述第一组驱动器中对应的一个驱动器通过N沟道器件将所述对应的第一导电线连接到低电压电平，并且所述第二组驱动器中对应的一个驱动器由P沟道器件将所述对应的第二导电线连接到高电压电平，并且
其中，在读取所述第二多个存储器单元中所选择的一个存储器单元时，所述第三组驱动器中对应的一个驱动器通过N沟道器件将所述对应的第三导电线连接到所述低电压电平，并且所述第二组驱动器中对应的一个驱动器通过P沟道器件将所述对应的第二导电线连接到所述高电压电平。
15.根据权利要求14所述的装置，其中：
在读取所述第一多个存储器单元中所选择的一个存储器单元时，所述第二组驱动器中对应的一个驱动器被配置为驱动读取电流通过所述第一多个存储器单元中所选择的一个存储器单元，并且
在读取所述第二多个存储器单元中所选择的一个存储器单元时，所述第二组驱动器中对应的一个驱动器被配置为驱动所述读取电流通过所述第二多个存储器单元中所选择的一个存储器单元。
16.根据权利要求14所述的装置，其中所述控制器电路被进一步配置为同时读取连接到所述第二组导电线中的第一导电线的所述第一多个存储器单元中所选择的存储器单元和连接到所述第二组导电线中的所述第一导电线的所述第二多个存储器单元中所选择的存储器单元。
17.根据权利要求13所述的装置，其中所述控制电路形成在控制管芯上，所述装置还包括：
存储器管芯，所述存储器管芯包括所述存储器单元阵列，所述存储器管芯与所述控制管芯分开形成并且接合到所述控制管芯。
18.根据权利要求13所述的装置，还包括所述存储器单元阵列，所述存储器单元阵列包括：
衬底；
所述第一组导电线，所述第一组导电线沿平行于所述衬底的表面的第一方向延伸；
所述第二组导电线，所述第二组导电线形成在所述第一组导电线上方并且沿平行于所述衬底的所述表面的第二方向延伸；
所述第三组导电线，所述第三组导电线形成在所述第二组导电线上方并且沿所述第一方向延伸；
所述第一多个存储器单元，所述第一多个存储器单元各自连接在所述第一组导电线中对应的一条导电线与所述第二组导电线中对应的一条导电线之间，所述第一多个存储器单元中的每一个存储器单元的所述MRAM设备包括：
具有固定磁场极性的基准层；和
自由层，所述自由层与所述基准层串联连接并且具有可编程磁场极性，其中所述自由层形成在所述基准层下方；和
所述第二多个存储器单元，所述第二多个存储器单元各自连接在所述第二组导电线中对应的一条导电线与所述第三组导电线中对应的一条导电线之间，所述多个存储器单元中的每一个存储器单元的所述MRAM设备包括：
具有固定磁场极性的基准层；和
自由层，所述自由层与所述基准层串联连接并且具有可编程磁场极性，其中所述自由层形成在所述基准层上方。
19.根据权利要求18所述的装置，其中所述第二组导电线长于所述第一组导电线和所述第三组导电线两者。
20.根据权利要求13所述的装置，其中所述第一状态为高电阻状态，并且所述第二状态为低电阻状态。
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