CN114355299A - 雷达回波信号的检波方法、装置、系统及存储介质 - Google Patents
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Abstract
本发明实施例提供了一种雷达回波信号的检波方法、装置、系统及存储介质。其中，方法包括：获得一个检波信号周期的原始模拟回波信号的多个离散数据点，得到数据集合；基于检波信号的上升沿，确定与检波信号对应的检波处理时钟周期，得到参考时钟周期；确定在参考时钟周期下的采样点的幅值未超过第一预设门限值的采样点，得到参考采样点；将采样时钟周期与参考采样点的个数的乘积作为检波延迟时长；基于检波延迟时长对数据集合中的离散数据点进行延迟处理，获得处理后的数据集合。本发明能够提高回波模拟准确度，满足雷达目标回波模拟的要求，以便于提高雷达性能测试的可靠度。
Description
技术领域
本发明涉及回波模拟技术领域，特别是涉及一种雷达回波信号的检波方法、装置、系统及存储介质。
背景技术
目前，在进行雷达目标回波模拟时，一般采用高速ADC(Analog-to-digitalconverter，模数转换器)对雷达脉冲信号进行采集，将采集后的信号传输至FPGA(Field-Programmable Gate Array，现场可编程门阵列)中进行检波处理以确定检波信号的上升沿时刻，基于该上升沿时刻对信号进行延迟处理后再进行信号调制等操作可以模拟出目标的回波信号，即目标模拟回波信号。该目标模拟回波信号被雷达接收后可以进行雷达性能(如雷达测距精度等)的测试。
通常，ADC的采样率一般在1GSPS以上，而FPGA的处理频率一般在350MHz以内。例如，ADC的采样率为2GSPS，ADC的采样时钟周期为500ps，FPGA的检波处理频率为250MHz，FPGA的检波处理时钟周期为4ns，检波精度为一个FPGA的检波处理时钟周期，即检波精度为±2ns。可见，这种检波精度已经不能满足雷达目标回波模拟的要求，在该检波精度下得到的目标模拟回波信号与雷达实际探测目标时接收的目标回波信号差距较大，这将导致雷达性能测试的可靠度降低。
发明内容
本发明实施例的目的在于提供一种雷达回波信号的检波方法、装置、系统及存储介质，能够提高回波模拟准确度，满足雷达目标回波模拟的要求，以便于提高雷达性能测试的可靠度。具体技术方案如下：
本发明提供了一种雷达回波信号的检波方法，包括：
获得一个检波信号周期的原始模拟回波信号的多个离散数据点，得到数据集合，其中，检波信号包括基于雷达脉冲信号的采样点生成的脉冲电平信号；
基于所述检波信号的上升沿，确定与所述检波信号对应的检波处理时钟周期，得到参考时钟周期，确定在所述参考时钟周期下的采样点的幅值未超过第一预设门限值的采样点，得到参考采样点；
将采样时钟周期与所述参考采样点的个数的乘积作为检波延迟时长，其中，所述采样时钟周期为采集所述雷达脉冲信号的时钟周期；
基于所述检波延迟时长对所述数据集合中的离散数据点进行延迟处理，获得处理后的数据集合，其中，所述处理后的数据集合用于生成处理后的模拟回波信号。
可选地，所述基于所述检波延迟时长对所述数据集合中的离散数据点进行延迟处理，获得处理后的数据集合，包括：
将所述离散数据点所属的延迟时钟周期延迟所述检波延迟时长，得到时钟周期改变后的离散数据点，其中，所述时钟周期改变后的离散数据点按延迟时钟周期的先后顺序排列，所述延迟时钟周期为所述采样时钟周期延迟预设时长后的时钟周期，所述预设时长为2R/v，R为雷达脉冲信号发射点与目标点的距离，v为信号传播速度；
将所述时钟周期改变后的离散数据点的前N个离散数据点置零，获得处理后的数据集合，其中，N值与所述参考采样点的个数相同。
可选地，所述获得一个检波信号周期的原始模拟回波信号的多个离散数据点，包括：
基于雷达脉冲信号的采样点进行检波处理，得到检波信号；
对所述雷达脉冲信号的采样点进行数字下变频处理，得到处理后的采样点；
基于所述检波信号的上升沿时刻和所述预设时长对一个检波信号周期的所述处理后的采样点进行延迟处理，得到延迟处理数据；
对所述延迟处理数据分别进行幅度调制处理和多普勒调制处理，得到调制处理数据；
对所述调制处理数据进行数字上变频处理，得到一个检波信号周期的原始模拟回波信号的多个离散数据点。
可选地，所述检波信号的生成方法，包括：
将同一个检波处理时钟周期下的多个所述采样点的幅值分别与第二预设门限值进行比较，得到多个比较结果；
基于所述比较结果获得与所述采样点对应的检波值，得到多个检波值；所述检波值为0或1；当所述检波值为0时，采样点的幅值小于所述第二预设门限值；当所述检波值为1时，采样点的幅值不小于所述第二预设门限值；
将多个所述检波值进行或运算，获得在所述检波处理时钟周期下的检波信号的幅值；
基于多个连续的检波处理时钟周期下的检波信号的幅值生成检波信号。
可选地，所述检波信号的生成方法，包括：
将同一个检波处理时钟周期下的多个所述采样点的幅值进行加和运算，得到加和运算结果；
在所述加和运算结果大于第三预设门限值的情况下，将所述检波处理时钟周期下的检波信号的幅值设置为1；
在所述加和运算结果不大于所述第三预设门限值的情况下，将所述检波处理时钟周期下的检波信号的幅值设置为0；
基于多个连续的检波处理时钟周期下的检波信号的幅值生成检波信号。
可选地，所述检波信号的上升沿的确定方法，包括：
若在目标检波处理时钟周期下的采样点对应的至少一个所述检波值为0且至少一个所述检波值为1，并且在所述目标检波处理时钟周期的后一个检波处理时钟周期下的采样点对应的检波值全部为1，则确定所述目标检波处理时钟周期的起始时刻为所述检波信号的上升沿。
本发明还提供一种可编程逻辑控制器，所述可编程逻辑控制器被配置为上述的雷达回波信号的检波方法。
本发明还提供一种回波模拟系统，包括：模数转换器、FPGA和数模转换器；所述模数转换器的输出端与所述FPGA的输入端连接，所述FPGA的输出端与所述数模转换器的输入端连接；
所述模数转换器将原始模拟回波信号的多个离散数据点传输至所述FPGA；
所述FPGA被配置为上述的雷达回波信号的检波方法；
所述FPGA将处理后的数据集合传输至所述数模转换器，以使所述数模转换器基于所述处理后的数据集合生成处理后的模拟回波信号。
本发明还提供一种雷达回波信号的检波装置，包括：
数据获取模块，用于获得一个检波信号周期的原始模拟回波信号的多个离散数据点，得到数据集合；检波信号是基于雷达脉冲信号的采样点生成的脉冲电平信号；
参考时钟周期获得模块，用于基于所述检波信号的上升沿，确定与所述检波信号对应的检波处理时钟周期，得到参考时钟周期；确定在所述参考时钟周期下的采样点的幅值未超过第一预设门限值的采样点，得到参考采样点；
检波延迟时长确定模块，用于将采样时钟周期与所述参考采样点的个数的乘积作为检波延迟时长；所述采样时钟周期为采集所述雷达脉冲信号的时钟周期；
延迟处理模块，用于基于所述检波延迟时长对所述数据集合中的离散数据点进行延迟处理，获得处理后的数据集合；所述处理后的数据集合用于生成处理后的模拟回波信号。
本发明还提供一种计算机可读存储介质，所述计算机可读存储介质上存储有程序，所述程序被处理器执行时实现上述的雷达回波信号的检波方法。
本发明实施例提供的一种雷达回波信号的检波方法、装置、系统及存储介质，获得一个检波信号周期的原始模拟回波信号的多个离散数据点，得到数据集合；确定检波信号的上升沿所属的检波处理时钟周期，得到参考时钟周期；确定在参考时钟周期下的采样点的幅值未超过第一预设门限值的采样点，得到参考采样点；将采样时钟周期与参考采样点的个数的乘积作为检波延迟时长；基于检波延迟时长对数据集合中的离散数据点进行延迟处理，获得处理后的数据集合；处理后的数据集合用于生成处理后的模拟回波信号，该处理后的模拟回波信号的准确度高于原始模拟回波信号的准确度。本发明能够提高回波模拟准确度，满足雷达目标回波模拟的要求，以便于提高雷达性能测试的可靠度。
当然，实施本发明的任一产品或方法必不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的求模检波示意图；
图2为本发明实施例提供的雷达目标距离与回波延迟的示意图；
图3为本发明实施例提供的雷达回波信号的检波方法流程图；
图4为本发明实施例提供的原始模拟回波信号生成示意图；
图5为本发明实施例提供的检波处理示意图；
图6为本发明实施例提供的回波模拟系统结构图；
图7为本发明实施例提供的雷达回波信号的检波装置结构图；
图8为本发明实施例提供的一种电子设备的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在对雷达性能进行测试时，很多情况下要模拟雷达产生的探测目标回波信号。在进行雷达目标回波模拟时，一般采用高速ADC(Analog-to-digital converter，模数转换器)对雷达脉冲信号进行采集，ADC的采样率一般在1GSPS以上，ADC将连续的雷达脉冲信号转换成多个离散的雷达脉冲信号后，将采集的信号传输至FPGA(Field-Programmable GateArray，现场可编程门阵列)中，FPGA的处理频率一般在350MHz以内。
在雷达目标回波模拟过程中，雷达脉冲信号经过ADC模数转换后得到多个离散的雷达脉冲信号，对采集到的信号进行检波处理，从而获得包络信号(也称检波信号)，以确定雷达脉冲信号的上升沿时刻，基于该上升沿时刻对信号进行延迟处理后再进行信号调制等操作可以模拟出目标模拟回波信号。
在对采集的雷达脉冲信号进行检波时，采用求模检波法。如图1所示，由于FPGA的检波处理时钟有限，在将ADC采集的信号传输到FPGA后，一般是多个并行数据流。例如，ADC的采样率为1GSPS，FPGA的处理时钟为250MHz，则FPGA对ADC数据分成4个并行度进行处理，这4个并行度是交织并行的。假设ADC采集后传输到FPGA的数据流为：a0,a1,a2……an，其中，n为自然数。FPGA的4个并行度分别为：
并行度1(din_0)：a0，a4，a8……a4n
并行度2(din_1)：a1，a5，a9……a4n+1
并行度3(din_2)：a2，a6，a10……a4n+2
并行度4(din_3)：a3，a7，a11……a4n+3
求模检波法的步骤如下：
1)对各并行度的数据进行求模处理。
由于采集的信号是基于雷达脉冲信号离散后获得的，雷达脉冲信号为正弦波信号，信号大小有正有负，因此需要对数据进行求模处理，将负值转为正值。
2)对求模后同一并行度的数据进行加和操作，得到累加值。
进行加和操作的目的就是对同一检波处理时钟周期的多个数据一起做出判断，从而得到同一检波处理时钟周期下的数据是全部为0。当没有检测到雷达脉冲信号时，对求模后同一并行度的数据进行加和操作得到的数值为0。当检测到雷达脉冲信号时，对求模后同一并行度的数据进行加和操作得到的数值不为0。
3)将累加值与预设门限值进行比较，大于预设门限值则检波信号为高电平，小于预设门限值检波信号为低电平，从而生成检波信号。
将检波信号的上升沿时刻作为雷达脉冲信号的起始时刻。然而，从图1中可以看出，在检波信号的上升沿时刻出现采集的雷达脉冲信号a0和a1数值为0，a2和a4数值不为0的情况。也就是说，基于上述求模检波法得到的雷达脉冲信号起始时刻和实际的雷达脉冲信号起始时刻出现了偏差。由于ADC的采样率为1GSPS，ADC的采样时钟周期为1ns，FPGA的检波处理频率为250MHz，FPGA的检波处理时钟周期为4ns，检波精度为一个FPGA的检波处理时钟周期，即检波精度为±2ns。因此，在FPGA的检波处理频率为250MHz的条件下，无法精确到ADC的1ns采样时钟周期。
在进行雷达测距精度测试时需要利用检波法得到的雷达脉冲信号起始时刻计算雷达目标距离，如图2所示，为雷达目标距离与回波延迟的示意图，输入信号的上升沿时刻为通过检波方法获得的检波信号上升沿时刻，假设目标与雷达的距离为R，对应的延迟为D＝2R/v，v为雷达脉冲信号的传播速度，可选地，v可以为光速。基于上述公式可以看出，若雷达脉冲信号起始时刻的准确度不高，将使得在进行回波模拟时获得的原始回波模拟信号与实际回波模拟信号出现偏差，从而导致基于目标原始回波模拟信号模拟出的目标距离与实际目标距离不一致，这将导致雷达性能测试的可靠度降低。
基于上述通过求模检波法获得雷达脉冲信号起始时刻的准确度不高，从而导致雷达性能测试的可靠度降低这一问题，本发明提供一种雷达回波信号的检波方法，如图3所示，该方法包括：
步骤301：获得一个检波信号周期的原始模拟回波信号的多个离散数据点，得到数据集合，其中，检波信号包括基于雷达脉冲信号的采样点生成的脉冲电平信号。
在本实施例中，结合图4来说明获得一个检波信号周期的原始模拟回波信号的多个离散数据点的方法，如图4所示，在ADC模块对雷达脉冲信号进行模数转换处理，得到雷达脉冲信号的采样点；在检波模块基于雷达脉冲信号的采样点进行检波处理，得到检波信号；在DDC(Digital Down Convertion，数字下变频转换)模块对雷达脉冲信号的采样点进行数字下变频处理，得到处理后的采样点；在延迟模块基于检波信号的上升沿时刻和预设时长对一个检波信号周期的处理后的采样点进行延迟处理，得到延迟处理数据；在调制模块对延迟处理数据分别进行幅度调制处理和多普勒调制处理，得到调制处理数据；在DUC(Digital Up Convertion，数字上变频转换)模块对调制处理数据进行数字上变频处理，得到一个检波信号周期的原始模拟回波信号的多个离散数据点；在DAC(Digital to analogconverter，数字模拟转换)模块将多个离散数据点转换为连续的信号，得到原始模拟回波信号。
检波信号周期是基于对雷达脉冲信号进行求模检波处理得到的检波信号的周期，原始模拟回波信号的多个离散数据点是经过DUC模块处理后的一个检波信号周期的数据，由于该数据集合中的数据是通过求模检波处理后生成的，因此与实际回波模拟信号相比存在偏差，本发明的目的在于对数据集合的数据进行处理，使得生成的处理后的模拟回波信号可以提高回波模拟准确度。
在一可选的实施方式中，假设ADC的采样率为2GSPS，ADC的采样时钟周期为500ps，FPGA的检波处理频率为250MHz，FPGA的检波处理时钟周期为4ns，检波精度为一个FPGA的检波处理时钟周期，即检波精度为±2ns。这样，则FPGA接收的ADC采集数据为的8并行度数据，检波处理的示意图如图5所示，8个并行度分别为并行度1(din_0)、并行度2(din_1)、并行度3(din_2)、并行度4(din_3)、并行度5(din_4)、并行度6(din_5)、并行度7(din_6)、并行度8(din_7)。
在进行检波时，一种检波信号生成方法为：将同一个检波处理时钟周期下的多个采样点的幅值分别与第二预设门限值进行比较，得到多个比较结果；基于比较结果获得与采样点对应的检波值，得到多个检波值；检波值为0或1；当检波值为0时，采样点的幅值小于第二预设门限值；当检波值为1时，采样点的幅值不小于第二预设门限值；将多个检波值进行或运算，获得在检波处理时钟周期下的检波信号的幅值；基于多个连续的检波处理时钟周期下的检波信号的幅值生成检波信号。需要说明的是，第二预设门限值根据同一个检波处理时钟周期下的多个采样点的最小幅值确定，在实际应用中，需要保证选取的第二预设门限值大于0且小于或等于采样点的最小幅值，这样，可以利用第二预设门限值区分幅值为0的采样点和最小幅值的采样点，以便于在采样点的幅值小于第二门限值时检波值为0，在采样点的幅值不小于第二门限值时检波值为1。
在该实施方式下，图5中的CLK周期为FPGA的检波处理时钟周期，在一个检波处理时钟周期下有对于雷达脉冲信号的8个采样点，分别为0,1,2,3,4,5,6,7，这8个采样点位于T1检波处理时钟周期。从图5中可以看出，采样点0和1对应的雷达脉冲信号的幅值为0，这两个采样点的幅值小于第二预设门限值，对应在并行度1和并行度2的检波值为0；采样点2-7对应的雷达脉冲信号的幅值不为0，这六个采样点的幅值大于第二预设门限值，对应在并行度3-8的检波值为1。把多并行度的检波值组成一个多bit数，组成原则为：并行度1的检波值为bit0，并行度2的检波值为bit1，以此类推，并行度n的检波值为bit(n-1)，这样在该检波处理时钟周期下的检波值为“11111100”。将这8个检波值进行或运算后，获得在检波处理时钟周期T1下的包络检波信号。
对于脉冲信号来说，脉宽外信号的检波值是一个值为0的多bit数，脉宽内信号的检波值是一个非0的多bit数。检波值从常0值变为非零值的时刻，即是脉冲信号的上升沿时刻。取此时刻的检波值进行解析，就可以找到当前脉冲信号到达处理系统的上升沿位置。通过上述方法可以得到检波处理时钟周期T1下的检波值为“00000000”，而在检波处理时钟周期T1下的检波值为“11111100”，将这8个检波值进行或运算后值为1，说明在该检波处理时钟周期下对应的上升沿时刻为雷达脉冲信号的起始时刻。当然，通过上述方法可以检波处理时钟周期T2-T8下的检波值为“11111111”，检波处理时钟周期T9下的检波值为“01111111”，检波处理时钟周期T10下的检波值为“00000000”。
另一种检波信号生成方法为：将同一个检波处理时钟周期下的多个采样点的幅值进行加和运算，得到加和运算结果；在加和运算结果大于第三预设门限值的情况下，将检波处理时钟周期下的检波信号的幅值设置为1；在加和运算结果不大于第三预设门限值的情况下，将检波处理时钟周期下的检波信号的幅值设置为0；基于多个连续的检波处理时钟周期下的检波信号的幅值生成检波信号。需要说明的是，第三预设门限值可以根据同一个检波处理时钟周期下的多个采样点的最小幅值确定，在实际应用中，需要保证选取的第三预设门限值大于0且小于采样点的最小幅值，这样，在同一个检波处理时钟周期下的多个采样点中只有1个采样点的幅值不为0时，可以利用第三预设门限值区分幅值全部为0的采样点和至少有1个幅值不为0的采样点，以便于在加和运算结果大于第三预设门限值的情况下将检波信号的幅值设置为1，在加和运算结果不大于第三预设门限值的情况下将检波信号的幅值设置为0。
步骤302：基于检波信号的上升沿，确定与检波信号对应的检波处理时钟周期，得到参考时钟周期，确定在参考时钟周期下的采样点的幅值未超过第一预设门限值的采样点，得到参考采样点。
作为一可选的实施方式，检波信号的上升沿的确定方法，包括：若在目标检波处理时钟周期下的采样点对应的至少一个检波值为0且至少一个检波值为1，并且在目标检波处理时钟周期的后一个检波处理时钟周期下的采样点对应的检波值全部为1，则确定目标检波处理时钟周期的起始时刻为检波信号的上升沿。
将检波信号的上升沿时刻所在的检波处理时钟周期作为参考时钟周期，如图5所示，检波信号的上升沿时刻所在的检波处理时钟周期为T2，将检波处理时钟周期T2作为参考时钟周期，确定在参考时钟周期T2下的采样点的幅值小于第一预设门限值的采样点，可选地，可将采样点幅值为0对应的采样点作为参考采样点。在图5中，参考采样点为采样点0和1。需要说明的是，第一预设门限值根据参考时钟周期下的多个采样点的最小幅值确定，在实际应用中，需要保证选取的第一预设门限值大于0且小于采样点的最小幅值，这样，可以利用第一预设门限值区分幅值为0的采样点和最小幅值的采样点，以便于在采样点的幅值未超过第一门限值时得到参考采样点，该参考采样点的幅值为0。
步骤303：将采样时钟周期与参考采样点的个数的乘积作为检波延迟时长；采样时钟周期为采集雷达脉冲信号的时钟周期。
采样时钟周期为ADC采集雷达脉冲信号的采样时钟周期，当ADC的采样率为1GSPS，ADC的采样时钟周期为1ns，当ADC的采样率为2GSPS，ADC的采样时钟周期为500ps。提取雷达脉冲到达信号与FPGA时钟周期前沿的时间差值(真实到达时刻与FPGA处理的信号包络检波信号上升沿之间的时间差值)，即检波值bit数中0的个数与ADC采样时钟周期的乘积作为检波延迟时长。从图5可以看出，检波得到的上升沿时刻与实际雷达脉冲信号到达时刻相比早了2×500ps＝1ns，因此需要在上升沿时刻的基础上延迟1ns，即到达信号与FPGA时钟周期前沿的延迟差值为：2×500ps＝1ns。
对于一个8bit的检波值，其对应的延迟差值(即检波延迟时长)如表1所示。
表1检波值与延迟差值的对应表
需要说明的是，正常情况下，ADC采集到的数据是按照时间顺序进入FPGA的，且到FPGA的数据是交织并行来处理的。所以，检波值组成的多bit数对应的二进制数据中，值为“1”和值为“0”的bit数分别是连续不间断的。若出现“1”和“0”出现了间断现象，则说明外部输入的信号质量不好，或信号有毛刺。此时，FPGA跳过该检波处理时钟周期，进行下一检波处理时钟周期的检波检测。
步骤304：基于检波延迟时长对数据集合中的离散数据点进行延迟处理，获得处理后的数据集合；处理后的数据集合用于生成处理后的模拟回波信号。
由于采用求模检波方法获得的检波信号的上升沿时刻存在检波延迟时长，因此需要对原始模拟回波信号的多个离散数据点同样进行延迟处理，通过对数据集合中的离散数据点进行延迟处理，能够使处理后的模拟回波信号的准确度得到提高。
作为一可选的实施方式，步骤304，包括：将离散数据点所属的延迟时钟周期延迟检波延迟时长，得到时钟周期改变后的离散数据点，其中，时钟周期改变后的离散数据点按延迟时钟周期的先后顺序排列，延迟时钟周期为采样时钟周期延迟预设时长后的时钟周期，预设时长为2R/v，R为雷达脉冲信号发射点与目标点的距离，v为信号传播速度；将时钟周期改变后的离散数据点的前N个离散数据点置零，获得处理后的数据集合；其中，N值与参考采样点的个数相同。
基于图5所示的FPGA接收的8并行度ADC采集数据，经过图4所示的回波模拟过程，可以得到如下所示的原始模拟回波信号的多个离散数据点：
并行度1(第1路)：a0，a8，a16……a8n
并行度2(第2路)：a1，a9，a17……a8n+1
并行度3(第3路)：a2，a10，a18……a8n+2
并行度4(第4路)：a3，a11，a19……a8n+3
并行度5(第5路)：a4，a12，a20……a8n+4
并行度6(第6路)：a5，a13，a21……a8n+5
并行度7(第7路)：a6，a14，a22……a8n+6
并行度8(第8路)：a7，a15，a23……a8n+7
由图5可以看出，延迟差值为1ns，采用步骤304进行延迟处理获得的处理后的数据如下：
并行度1(第1路)：0，a6，a14……a8n-2
并行度2(第2路)：0，a7，a15……a8n-1
并行度3(第3路)：a0，a8，a16……a8n
并行度4(第4路)：a1，a9，a17……a8n+1
并行度5(第5路)：a2，a10，a18……a8n+2
并行度6(第6路)：a3，a11，a19……a8n+3
并行度7(第7路)：a4，a12，a20……a8n+4
并行度8(第8路)：a5，a13，a21……a8n+5
如此便完成对原始模拟回波信号的高精度延迟处理，基于处理后的数据集合生成的处理后的模拟回波信号能够满足雷达目标回波模拟的要求，以便于提高雷达性能测试的可靠度。此外，本发明不增加硬件成本，方便升级。
本发明还提供一种可编程逻辑控制器，该可编程逻辑控制器被配置为步骤301-步骤304所述的雷达回波信号的检波方法。
本发明还提供一种回波模拟系统，如图6所示，该回波模拟系统包括：模数转换器61(ADC)、FPGA62和数模转换器63(DAC)；模数转换器的输出端与FPGA的输入端连接，FPGA的输出端与数模转换器的输入端连接。模数转换器将原始模拟回波信号的多个离散数据点传输至FPGA；FPGA被配置为步骤301-步骤304所述的雷达回波信号的检波方法；FPGA将处理后的数据集合传输至数模转换器，以使数模转换器基于处理后的数据集合生成处理后的模拟回波信号。
如图6所示，FPGA62包括DDC单元621、检波单元622、延迟单元623、调制单元624、DUC单元625、延迟差值单元626、微延迟单元627。
FPGA接收到ADC的数据后，利用DDC单元621进行数字下变频(DDC：Digital DownConvertion)处理并利用检波单元622进行检波处理。DDC的作用是把中频信号进行正交解调，输出零中频的正交信号(IQ信号)，以降低数据率，便于进行后续的处理。检波单元输出包络检波信号，该包络检波信号作为延迟单元的触发信号，检波单元输出的包络检波信号传输至延迟差值单元，进行延迟差值的计算。
在DDC后进行延迟处理。延迟的作用是用来模拟距离为R处的目标回波。雷达目标距离与回波延迟的对应关系为：t＝2R/c，其中，c为光速。延迟为电磁波传输双程距离所耗费的时间。延迟模块的实现原理是把数据缓存在RAM中，经过延迟t后，读取RAM中的数据，即可完成目标距离的模拟。
调制单元完成对延迟后数据的幅度调制和多普勒调制，以模拟目标的幅度变化和速度变化。
数字上变频单元(DUC，Digital Up Convertion)，完成对调制后的IQ数据的数字正交上变频处理，输出中频回波信号，其输出为多并行输出信号。
微延迟单元完成对回波信号的高精度延迟处理。使用检波输出的延迟差值，以包络检波信号作为信号延迟的基准，进行包络的延迟微调。
本发明还一种雷达回波信号的检波装置，如图7所示，该装置包括：
数据获取模块701，用于获得一个检波信号周期的原始模拟回波信号的多个离散数据点，得到数据集合；检波信号是基于雷达脉冲信号的采样点生成的脉冲电平信号。
数据获取模块701，包括：
离散数据点获得单元，用于基于雷达脉冲信号的采样点进行检波处理，得到检波信号；对雷达脉冲信号的采样点进行数字下变频处理，得到处理后的采样点；基于检波信号的上升沿时刻和预设时长对一个检波信号周期的处理后的采样点进行延迟处理，得到延迟处理数据；对延迟处理数据分别进行幅度调制处理和多普勒调制处理，得到调制处理数据；对调制处理数据进行数字上变频处理，得到一个检波信号周期的原始模拟回波信号的多个离散数据点。
第一检波单元，用于将同一个检波处理时钟周期下的多个采样点的幅值分别与第二预设门限值进行比较，得到多个比较结果；基于比较结果获得与采样点对应的检波值，得到多个检波值；检波值为0或1；当检波值为0时，采样点的幅值小于第二预设门限值；当检波值为1时，采样点的幅值不小于第二预设门限值；将多个检波值进行或运算，获得在检波处理时钟周期下的检波信号的幅值；基于多个连续的检波处理时钟周期下的检波信号的幅值生成检波信号。
第二检波单元，用于将同一个检波处理时钟周期下的多个采样点的幅值进行加和运算，得到加和运算结果；在加和运算结果大于第三预设门限值的情况下，将检波处理时钟周期下的检波信号的幅值设置为1；在加和运算结果不大于第三预设门限值的情况下，将检波处理时钟周期下的检波信号的幅值设置为0；基于多个连续的检波处理时钟周期下的检波信号的幅值生成检波信号。
参考时钟周期获得模块702，用于基于检波信号的上升沿，确定与检波信号对应的检波处理时钟周期，得到参考时钟周期；确定在参考时钟周期下的采样点的幅值未超过第一预设门限值的采样点，得到参考采样点。
参考时钟周期获得模块702，包括：
上升沿确定单元，用于若在目标检波处理时钟周期下的采样点对应的至少一个检波值为0且至少一个检波值为1，并且在目标检波处理时钟周期的后一个检波处理时钟周期下的采样点对应的检波值全部为1，则确定目标检波处理时钟周期的起始时刻为检波信号的上升沿。
检波延迟时长确定模块703，用于将采样时钟周期与参考采样点的个数的乘积作为检波延迟时长；采样时钟周期为采集雷达脉冲信号的时钟周期。
延迟处理模块704，用于基于检波延迟时长对数据集合中的离散数据点进行延迟处理，获得处理后的数据集合；处理后的数据集合用于生成处理后的模拟回波信号。
延迟处理模块704，包括：
延迟处理单元，用于将离散数据点所属的延迟时钟周期延迟检波延迟时长，得到时钟周期改变后的离散数据点，其中，时钟周期改变后的离散数据点按延迟时钟周期的先后顺序排列，延迟时钟周期为采样时钟周期延迟预设时长后的时钟周期，预设时长为2R/v，R为雷达脉冲信号发射点与目标点的距离，v为信号传播速度；将时钟周期改变后的离散数据点的前N个离散数据点置零，获得处理后的数据集合，其中，N值与参考采样点的个数相同。
本发明实施例提供了一种计算机可读存储介质，其上存储有程序，该程序被处理器执行时实现上述雷达回波信号的检波方法。
本发明实施例提供了一种电子设备，如图8所示，电子设备80包括至少一个处理器801、以及与处理器801连接的至少一个存储器802、总线803；其中，处理器801、存储器802通过总线803完成相互间的通信；处理器801用于调用存储器802中的程序指令，以执行上述的雷达回波信号的检波方法。本文中的电子设备可以是服务器、PC、PAD、手机等。
本申请还提供了一种计算机程序产品，当在数据处理设备上执行时，适于执行初始化有上述的雷达回波信号的检波方法包括的步骤的程序。
本申请是参照根据本申请实施例的方法、系统和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
在一个典型的配置中，设备包括一个或多个处理器(CPU)、存储器和总线。设备还可以包括输入/输出接口、网络接口等。
存储器可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)，存储器包括至少一个存储芯片。存储器是计算机可读介质的示例。
计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体(transitory media)，如调制的数据信号和载波。
本领域技术人员应明白，本申请的实施例可提供为方法、系统或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。
本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。
Claims (10)
1.一种雷达回波信号的检波方法，其特征在于，包括：
获得一个检波信号周期的原始模拟回波信号的多个离散数据点，得到数据集合，其中，检波信号包括基于雷达脉冲信号的采样点生成的脉冲电平信号；
基于所述检波信号的上升沿，确定与所述检波信号对应的检波处理时钟周期，得到参考时钟周期，确定在所述参考时钟周期下的采样点的幅值未超过第一预设门限值的采样点，得到参考采样点；
将采样时钟周期与所述参考采样点的个数的乘积作为检波延迟时长，其中，所述采样时钟周期为采集所述雷达脉冲信号的时钟周期；
基于所述检波延迟时长对所述数据集合中的离散数据点进行延迟处理，获得处理后的数据集合，其中，所述处理后的数据集合用于生成处理后的模拟回波信号。
2.根据权利要求1所述的雷达回波信号的检波方法，其特征在于，所述基于所述检波延迟时长对所述数据集合中的离散数据点进行延迟处理，获得处理后的数据集合，包括：
将所述离散数据点所属的延迟时钟周期延迟所述检波延迟时长，得到时钟周期改变后的离散数据点，其中，所述时钟周期改变后的离散数据点按延迟时钟周期的先后顺序排列，所述延迟时钟周期为所述采样时钟周期延迟预设时长后的时钟周期，所述预设时长为2R/v，R为雷达脉冲信号发射点与目标点的距离，v为信号传播速度；
将所述时钟周期改变后的离散数据点的前N个离散数据点置零，获得处理后的数据集合，其中，N值与所述参考采样点的个数相同。
3.根据权利要求2所述的雷达回波信号的检波方法，其特征在于，所述获得一个检波信号周期的原始模拟回波信号的多个离散数据点，包括：
基于雷达脉冲信号的采样点进行检波处理，得到检波信号；
对所述雷达脉冲信号的采样点进行数字下变频处理，得到处理后的采样点；
基于所述检波信号的上升沿时刻和所述预设时长对一个检波信号周期的所述处理后的采样点进行延迟处理，得到延迟处理数据；
对所述延迟处理数据分别进行幅度调制处理和多普勒调制处理，得到调制处理数据；
对所述调制处理数据进行数字上变频处理，得到一个检波信号周期的原始模拟回波信号的多个离散数据点。
4.根据权利要求1或3所述的雷达回波信号的检波方法，其特征在于，所述检波信号的生成方法，包括：
将同一个检波处理时钟周期下的多个所述采样点的幅值分别与第二预设门限值进行比较，得到多个比较结果；
基于所述比较结果获得与所述采样点对应的检波值，得到多个检波值；所述检波值为0或1；当所述检波值为0时，采样点的幅值小于所述第二预设门限值；当所述检波值为1时，采样点的幅值不小于所述第二预设门限值；
将多个所述检波值进行或运算，获得在所述检波处理时钟周期下的检波信号的幅值；
基于多个连续的检波处理时钟周期下的检波信号的幅值生成检波信号。
5.根据权利要求1或3所述的雷达回波信号的检波方法，其特征在于，所述检波信号的生成方法，包括：
将同一个检波处理时钟周期下的多个所述采样点的幅值进行加和运算，得到加和运算结果；
在所述加和运算结果大于第三预设门限值的情况下，将所述检波处理时钟周期下的检波信号的幅值设置为1；
在所述加和运算结果不大于所述第三预设门限值的情况下，将所述检波处理时钟周期下的检波信号的幅值设置为0；
基于多个连续的检波处理时钟周期下的检波信号的幅值生成检波信号。
6.根据权利要求4所述的雷达回波信号的检波方法，其特征在于，所述检波信号的上升沿的确定方法，包括：
若在目标检波处理时钟周期下的采样点对应的至少一个所述检波值为0且至少一个所述检波值为1，并且在所述目标检波处理时钟周期的后一个检波处理时钟周期下的采样点对应的检波值全部为1，则确定所述目标检波处理时钟周期的起始时刻为所述检波信号的上升沿。
7.一种可编程逻辑控制器，其特征在于，所述可编程逻辑控制器被配置为如权利要求1-6任一项所述的雷达回波信号的检波方法。
8.一种回波模拟系统，其特征在于，包括：模数转换器、FPGA和数模转换器；所述模数转换器的输出端与所述FPGA的输入端连接，所述FPGA的输出端与所述数模转换器的输入端连接；
所述模数转换器将原始模拟回波信号的多个离散数据点传输至所述FPGA；
所述FPGA被配置为如权利要求1-6任一项所述的雷达回波信号的检波方法；
所述FPGA将处理后的数据集合传输至所述数模转换器，以使所述数模转换器基于所述处理后的数据集合生成处理后的模拟回波信号。
9.一种雷达回波信号的检波装置，其特征在于，包括：
数据获取模块，用于获得一个检波信号周期的原始模拟回波信号的多个离散数据点，得到数据集合；检波信号是基于雷达脉冲信号的采样点生成的脉冲电平信号；
参考时钟周期获得模块，用于基于所述检波信号的上升沿，确定与所述检波信号对应的检波处理时钟周期，得到参考时钟周期；确定在所述参考时钟周期下的采样点的幅值未超过第一预设门限值的采样点，得到参考采样点；
检波延迟时长确定模块，用于将采样时钟周期与所述参考采样点的个数的乘积作为检波延迟时长；所述采样时钟周期为采集所述雷达脉冲信号的时钟周期；
延迟处理模块，用于基于所述检波延迟时长对所述数据集合中的离散数据点进行延迟处理，获得处理后的数据集合；所述处理后的数据集合用于生成处理后的模拟回波信号。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有程序，所述程序被处理器执行时实现权利要求1-6任一项所述的雷达回波信号的检波方法。
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