CN114301454A - 小数分频器、数控振荡器和锁相环电路 - Google Patents

Abstract

提供了一种小数分频器、数控振荡器、锁相环电路。该小数分频器包括：多模分频器，多模分频器用于基于输入时钟和分频系数序列生成第一分频时钟；第一触发器，第一触发器用于基于第一分频时钟生成第二分频时钟；第二触发器，第二触发器用于基于第一分频时钟生成第三分频时钟；第一多路复用器，第一多路复用器用于选择第一分频时钟和第二分频时钟中的一个作为第一输出分频时钟；以及第二多路复用器，第二多路复用器用于选择第二分频时钟和第三分频时钟中的一个作为第二输出分频时钟。

Description

小数分频器、数控振荡器和锁相环电路

技术领域

本公开涉及电路技术领域，特别是涉及一种小数分频器、数控振荡器和锁相环电路。

背景技术

在现代电子系统设计中，分频器电路是一种非常重要的电路模块。分频器电路可以对较高频率的信号进行分频以得到所需要的低频信号，并且取决于分频系数的不同，可以被分为整数分频器或小数分频器。分频器电路具有广泛的应用场景，例如可以应用于数控振荡器电路和锁相环电路等等。

发明内容

根据本公开的一方面，提供了一种小数分频器，包括：多模分频器，所述多模分频器用于基于输入时钟和分频系数序列生成第一分频时钟；第一触发器，所述第一触发器用于基于所述第一分频时钟生成第二分频时钟；第二触发器，所述第二触发器用于基于所述第一分频时钟生成第三分频时钟；第一多路复用器，所述第一多路复用器用于选择所述第一分频时钟和所述第二分频时钟中的一个作为第一输出分频时钟；以及第二多路复用器，所述第二多路复用器用于选择所述第二分频时钟和所述第三分频时钟中的一个作为第二输出分频时钟。

根据本公开的另一方面，提供了一种数控振荡器，包括：小数分频器，所述小数分频器包括：多模分频器，所述多模分频器用于基于输入时钟和分频系数序列生成第一分频时钟；第一触发器，所述第一触发器用于基于所述第一分频时钟生成第二分频时钟；第二触发器，所述第二触发器用于基于所述第一分频时钟生成第三分频时钟；第一多路复用器，所述第一多路复用器用于选择所述第一分频时钟和所述第二分频时钟中的一个作为第一输出分频时钟；以及第二多路复用器，所述第二多路复用器用于选择所述第二分频时钟和所述第三分频时钟中的一个作为第二输出分频时钟；数字时间转换器，所述数字时间转换器用于基于所述第一输出分频时钟和所述第二输出分频时钟生成输出时钟，并且用于根据相位错误信号来对所述输出时钟进行相位错误校正；调制器，所述调制器用于生成所述分频系数序列和频率错误信号；以及累加器，所述累加器用于对所述频率错误信号进行累加以获得所述相位错误信号。

根据本公开的再另一方面，提供了一种锁相环电路，包括：相位比较器，所述相位比较器用于基于参考时钟和反馈时钟输出误差信号，所述误差信号指示所述参考时钟与所述反馈时钟之间的相位差；环路滤波器，所述环路滤波器用于对所述误差信号进行环路滤波；压控振荡器，所述压控振荡器用于基于经环路滤波的所述误差信号生成压控振荡信号；以及根据本公开的实施例所述的数控振荡器，所述数控振荡器用于接收所述压控振荡信号作为所述输入时钟，并且用于生成所述输出时钟作为所述反馈时钟。

根据在下文中所描述的实施例，本公开的这些和其它方面将是清楚明白的，并且将参考在下文中所描述的实施例而被阐明。

附图说明

在下面结合附图对于示例性实施例的描述中，本公开的更多细节、特征和优点被公开，在附图中：

图1A示出了相关技术中的数控振荡器的示意性电路图。

图1B至图1D示出了相关技术中的数字时间转换器的示意图。

图2A示出了根据本公开的实施例的示例小数分频器。

图2B示出了根据本公开的实施例的小数分频器中的分频时钟的示例时序图。

图3示出了根据本公开的实施例的示例数控振荡器。

图4示出了根据本公开的实施例的示例锁相环电路。

具体实施方式

将理解的是，尽管术语第一、第二、第三等等在本文中可以用来描述各种元件、部件、区、层和/或部分，但是这些元件、部件、区、层和/或部分不应当由这些术语限制。这些术语仅用来将一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分相区分。因此，下面讨论的第一元件、部件、区、层或部分可以被称为第二元件、部件、区、层或部分而不偏离本公开的教导。

本文中使用的术语仅出于描述特定实施例的目的并且不意图限制本公开。如本文中使用的，单数形式“一个”、“一”和“该”意图也包括复数形式，除非上下文清楚地另有指示。将进一步理解的是，术语“包括”和/或“包含”当在本说明书中使用时指定所述及特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组的存在或添加一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组。如本文中使用的，术语“和/或”包括相关联的列出项目中的一个或多个的任意和全部组合，并且短语“A和B中的至少一个”包括仅A、仅B、以及A和B两者。

除非另有定义，本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员所通常理解的相同含义。将进一步理解的是，诸如那些在通常使用的字典中定义的之类的术语应当被解释为具有与其在相关领域和/或本说明书上下文中的含义相一致的含义，并且将不在理想化或过于正式的意义上进行解释，除非本文中明确地如此定义。

图1A示出了相关技术中的数控振荡器100的示意性电路图。数控振荡器(Digitalcontrolled oscillator，DCO)也可以称为数字控制振荡器，能够产生可控的振荡波形，例如正弦波或余弦波等。如图1A所示，数控振荡器100可以包括小数分频器101、数字时间转换器102、调制器103和累加器104。数控振荡器可以用于基于输入时钟105生成输出时钟106。调制器103可以是Sigma-Delta调制器。对数控振荡器100的输入可以包括输入时钟(ckin)105和分频系数(Div_ratio)107。在数控振荡器是小数分频器的情况下，分频系数Div_ratio可以是一个整数加上小数，例如1.3、4.4、5.7等，并且本公开不限于此。调制器103可以将分频系数107转换成整数分频系数序列107’，其平均值和与分频系数107相等。例如，在分频系数是4.25的示例中，整数分频系数序列可以是[4,4,4,5,4…]等，使得在预定周期或所需时间期间整数分频系数的序列等于或近似等于4.25。在这样的示例中，小数分频器101的输出或者称为分频时钟(ckdiv)110的平均频率可以是Fckin/Div_ratio，其中Fckin是输入时钟ckin 105的频率，并且Div_ratio是所需的可以包含小数的分频系数。累加器104可以将小数分频器101中的频率错误108累加变成相位错误108’来输入到数字时间转换器102。这样，数字时间转换器102可以基于相位错误108’来校正周期中的相位错误以使得减小最终的输出时钟106的抖动。

图1B至图1D给出了相关技术中的一些数字时间转换器或称为数字时间分频器112、122和132的示例，其中数字时间转换器112、122和132可以用作图1A的数控振荡器100中的数字时间转换器102。

如图1B所示，数字时间转换器112包括电容阵列113和施密特(Schmitt)触发器114以将输入的分频时钟ckdiv转换成输出时钟ckout。可以理解的是，在应用到图1A所示的数控振荡器时，这里的输入的分频时钟ckdiv可以对应于分频时钟110。在其他情况下，输入的时钟可以对应于输入时钟105等。可以通过调节电容阵列113来调整RC常数，进而再通过RC常数调整反相器上升时间，从而调节相位。数字时间转换器112可以包括施密特触发器114以用来可以保证翻转中不会出现亚稳态。施密特触发器可以将输入电压Vs与阈值电压Vt进行比较，并且每当输入电压达到阈值电压时进行翻转。由于相位调节是通过RC常数的延迟产生的，这种结构会自然地带来不期望的积分非线性度((Integral Nonlinear,INL)。

如图1C所示，数字时间转换器122可以包括电容阵列123、数字模拟转换器(DAC)125和施密特触发器124。数字模拟转换器125可以用于通过在数字时间转换器122的输入时钟ckdiv到来之前得到电压V_DAC。之后，通过电流镜对电容充电达到阈值电压，使得施密特触发器124可以翻转。

在这样的情况下，时间延迟td可以表示为如下公式

其中C是电容，I是电流值。由此获得的时间延迟td具有比较好的线性度，但是在这种情况下，数字时间转换器122的分辨率需要由数值模拟转换器(DAC)125来保证，因此对于越大的动态范围越难实现。

参考图1D，其中数字时间转换器132可以包括电容阵列133和施密特触发器134。数字时间转换器132可以具有时钟A(ckdiv_A)和时钟B(ckdiv_B)两个时钟作为输入。时钟A和时钟B的上升沿规定数字时间转换器的满幅度。通常，时钟A和时钟B之间可以相隔一个输入时钟的周期(T_ckin)，即时钟A和时钟B可以间隔1*T_ckin。

返回图1A的数控振荡器100，在相关技术中，数字时间转换器102的满幅度是一个输入时钟的周期1*T_ckin，而数控振荡器100输出时钟的抖动则是由数字时间转换器102的最小分辨率(LSB)决定。即抖动Jitter可以表示为

其中N是数字时间转换器102的位数。因此，想得到更小的抖动，需要更大的位数N。然而，对数字时间转换器102的位数N增加一位往往意味着电容阵列或者电流镜阵列面积增加一倍以及布线复杂度增加一倍，从而大大增加了设计复杂度。此外，如能将1*T_ckin减小为1/2*T_ckin将更为有效的减少抖动。

下面将详细描述本公开的示例性实施例，其可以出于许多原因用来获益，例如，缓解或减轻这些不合期望的副作用。

参照图2A描述根据本公开的实施例的小数分频器201。小数分频器201包括多模分频器211、第一触发器212、第二触发器213、第一多路复用器214以及第二多路复用器215。

多模分频器211用于基于输入时钟ckin和分频系数序列207’生成第一分频时钟ckdiv1。分频系数序列207’可以类似于前面提到的整数分频系数序列107’，例如是用于通过平均值来表征所需的小数分频系数的整数信号序列。多模分频器211可以使用计数器芯片、可编程逻辑器件设计等方式实现，包括但不限于本领域技术人员能够想到的实现方式，并且本公开不限于此。

第一触发器212用于基于第一分频时钟ckdiv1生成第二分频时钟ckdiv2。触发器接收输入信号和时钟脉冲，对脉冲边沿敏感，其状态只在时钟脉冲的上升沿或下降沿的瞬间改变。触发器可以是D触发器，其中时钟有效迟后于数据有效，这意味着数据信号先建立，时钟信号后建立，在CP脉冲的有效沿时刻打入到对应的触发器。

第二触发器213用于基于第一分频时钟ckdiv1生成第三分频时钟ckdiv3。类似地，第二触发器213也可以是D触发器，或者本领域技术人员能够选择的其他类型的触发器，并且本公开不限于此。

第一多路复用器214用于选择第一分频时钟ckdiv1和第二分频时钟ckdiv2中的一个作为第一输出分频时钟ckdiv-A。多路复用器(multiplexer或mux)也可以被称为数据选择器，可以从多个模拟或数字输入信号中选择某个信号并将其转发，从而将不同的被选信号输出到同一个输出线路中。第一多路复用器214可以是双路复用器，也即选择两个时钟信号即第一分频时钟ckdiv1和第二分频时钟ckdiv2中的一个作为输出ckdiv-A。第二多路复用器215用于选择第二分频时钟ckdiv2和第三分频时钟ckdiv3中的一个作为第二输出分频时钟ckdiv-B。类似地，第二多路复用器215可以是双路复用器。例如，通过这三个分频时钟产生1/2*T_ckin，可以有效帮助如图1D中所示的数字时间转换器减小满量程，从而提高精度。

根据一些可选的实施例，第一多路复用器214和第二复用器215可以用于基于相同的时钟选择信号209进行时钟选择。例如，如图2A所示，时钟选择信号可以来自调制器203，例如类似于前文描述的Sigma-Delta调制器103的调制器,或者可以是本领域技术人员能想到的其他类型的调制器。或者，时钟选择信号可以来自另外的用于生成时钟选择信号的单元。

根据一些可选的实施例，可以通过一对相反相位的时钟来触发第一触发器212和第二触发器213。图2B示出了在这样的实施例中的第一分频时钟ckdiv1、第二分频时钟ckdiv2和第三分频时钟ckdiv3的示例时序图。从图2B可以看出，两个时钟对(ckdiv1和ckdiv2，ckdiv2和ckdiv3)的上升沿分别相差0.5T_ckin，其中T_ckin是输入时钟信号ckin的周期。通过控制复用器来分别触发时钟信号ckdiv1和ckdiv2，或者是时钟信号ckdiv2和ckdiv3，能够实现0.5T_ckin的更精细的分辨率。

根据一些可选的实施例，第一触发器212可以用于接收输入时钟ckin的反相信号

作为时钟控制信号，第二触发器213可以用于接收所述输入时钟ckin作为时钟控制信号。

可以理解的是，根据本公开的一个或多个实施例所述的小数分频器201可以与图1D的数字时间转换器132配合使用，并且本公开不限于此。

下面参考图3描述根据本公开的一些实施例的数控振荡器300。如图3所示，数控振荡器300可以包括小数分频器301、数字时间转换器302、调制器303和累加器304。数控振荡器300可以基于输入时钟(ckin)305和分频系数(Div_ratio)307生成输出时钟(ckout)306。分频系数Div_ratio可以是非整数值，例如是整数与小数之和。

小数分频器301可以是参照本公开的实施例描述的小数分频器。例如，小数分频器301可以类似于参照图2B描述的小数分频器201或其变型例。小数分频器301可以包括多模分频器311、第一触发器312、第二触发器313、第一多路复用器314和第二多路复用器315。多模分频器311可以用于基于输入时钟305(ckin)和分频系数序列307’生成第一分频时钟。第一触发器312可以用于基于第一分频时钟ckdiv1生成第二分频时钟ckdiv2。第二触发器313可以用于基于第一分频时钟ckdiv1生成第三分频时钟ckdiv3。第一多路复用器314可以用于选择第一分频时钟ckdiv1和第二分频时钟ckdiv2中的一个作为第一输出分频时钟ckdiv-A。第二多路复用器315可以用于选择第二分频时钟ckdiv2和第三分频时钟ckdiv3中的一个作为第二输出分频时钟ckdiv-B。如图3所示，第一输出分频时钟ckdiv-A和第二输出分频时钟ckdiv-B随后被输出到数字时间转换器302。

数字时间转换器302可以用于基于第一输出分频时钟ckdiv-A和第二输出分频时钟ckdiv-B生成输出时钟306(ckout)。数字时间转换器302还可以用于根据来自累加器304的相位错误信号308’来对输出时钟306进行相位错误校正。

调制器303可以用于生成分频系数序列307’和频率错误信号。具体地，调制器303可以将分频系数307转换成整数分频系数序列307’，该序列中的每个分频值均为整数以用来控制多模分频器的分频操作，并且在一段时间内这些整数的平均值与分频系数307相等。调制器303可以是一阶Sigma Delta调制器，或者可以是或可以包括本领域技术人员所能想到的任何其他调制器或调制电路。

累加器304可以用于对频率错误信号308进行累加以获得相位错误信号308’。累加器304可以采用本领域技术人员能够想到的任何累加器电路，并且本公开不限于此。

根据一些可选的实施例，调制器303还用于生成时钟选择信号309。在这样的实施例中，第一多路复用器314和第二多路复用器315可以被配置成基于时钟选择信号309进行时钟选择。例如，第一多路复用器314和第二多路复用器315可以基于相同的或同一时钟信号进行选择，使得两个复用器的输出是相互配合的，例如在第一多路复用器314选择输出第一分频时钟ckdiv1作为第一输出分频时钟ckdiv-A时，第二多路复用器315选择输出第二分频时钟ckdiv2作为第二输出分频时钟ckdiv-B，并且在第一多路复用器314选择输出第二分频时钟ckdiv2作为第一输出分频时钟ckdiv-A时，第二多路复用器315可以选择输出第三分频时钟ckdiv3作为第二输出分频时钟ckdiv-B。可以理解的是，以上仅为示例，并且本公开不限于此。

根据一些可选的实施例，数字时间转换器302可以是如图1D所示的、基于相位内插器的数字时间转换器。

根据一些实施例，第一触发器312用于接收输入时钟的反相信号作为时钟控制信号，并且第二触发器313用于接收输入时钟作为时钟控制信号。

根据本公开的一个或多个实施例，数控振荡器300能够实现满幅度为0.5*T_ckin，其中T_ckin是输入时钟ckin的周期。换言之，输出时钟可以具有0.5倍输入时钟周期的分辨率。从而，能够在避免增加电路复杂性的情况下得到更小的抖动。

下面参考图4来描述根据本公开的另外方面。

可以采用锁相环电路对小数分频器进行校准。锁相环电路(Phase Locked Loop，PLL)也可以称为锁相回路或锁相环，是一种能够通过利用外部输入的参考信号控制环路内部振荡信号的频率和相位对反馈控制电路。图4示出了一种根据本公开的实施例的锁相环电路400。如图4所示，锁相环电路400可以包括：相位比较器401、环路滤波器402、压控振荡器403和数控振荡器404。

数控振荡器404可以是根据本公开的实施例所述的振荡器，并且具体地可以类似于参考图3所描述的数控振荡器300，其构成在此不再重复描述。数控振荡器404可以包括小数分频器、数字时间转换器、调制器和累加器。

相位比较器401也可以称为鉴相器或相位鉴别器等，可以用于基于参考时钟411和反馈时钟412输出误差信号413。误差信号413可以是电荷、电压、数字信号等形式，本公开不限于此。误差信号413用于指示参考时钟411与反馈时钟412之间的相位差。误差信号413随后可以被输出到环路滤波器402，并且用于由环路滤波器402对误差信号413进行环路滤波，以生成经环路滤波的误差信号414。压控振荡器403可以用于基于经环路滤波的误差信号414生成压控振荡信号415。数控振荡器404可以用于接收压控振荡信号415作为输入时钟，如根据本公开的实施例所述的输入时钟ckin，并且用于生成输出时钟例如参照前文所述的ckout作为反馈时钟412。可以理解的是，根据这样的锁相环电路400，能够数控振荡器404中的小数分频器进行校准，以实现精确的0.5*T_ckin输出。

根据一些可选的实施例，锁相环电路400还可以包括校准电路410。校准电路410可以包括第一误差估计电路405、第一乘法器406、第二误差估计电路407、第一加法器408和第二乘法器409。校准电路410可以用于对由于晶体管的误差和线路不对称等带来的误差进行校准仪获得更精确的电路分辨率(例如，0.5*T_ckin的分辨率)。在这样的实施例中，相位比较器401还可以用于基于参考时钟411和反馈时钟412输出迟到信号416。迟到信号416指示参考时钟411与反馈时钟412相对于彼此的时间顺序。在这样的实施例中，数控振荡器404的调制器还可以用于生成时钟选择信号417，例如可以是如上文已经描述的，用于对数控振荡器中的多路复用器的输出进行选择的时钟选择信号。

第一误差估计电路405可以用于根据迟到信号416和时钟选择信号417确定时钟相位误差418。第一乘法器406可以用于将时钟相位误差418与时钟选择信号417相乘以获得时钟错误信号419。第二误差估计电路407可以用于根据迟到信号416和相位错误信号420确定增益误差421。如前所述，相位错误信号420可以来自于数控振荡器404，例如可以是是数控振荡器404的累加器通过对频率错误信号进行累加等来获得的，并且可以类似于结合图3所述的相位错误信号308’。第一加法器408可以用于将时钟错误信号419与相位错误信号420相加以获得经相加的错误信号422。例如，可以在开环使用时将时钟相位误差加入到相位错误。第二乘法器409可以用于将增益误差421与经相加的错误信号422相乘以获得满幅度误差校正信号423，满幅度误差校正信号423可以被输出到数控振荡器404(具体地，输出到数控振荡器404中的数字时间转换器，未示出)以供数字时间转换器进行满幅度误差校正。

根据这样的可选实施例，还可以通过数字时间转换器进行增益校准和1/2*T_ckin的校准，实现对数控振荡器404的输出时钟ckout的校准，并且还可以减少由于晶体管的误差和线路不对称带来的输出时钟误差。

可以采用本领域技术人员能想到的任何方式来实现根据本公开的实施例的第一乘法器406、第一加法器408和第二乘法器409，包括但不限于常见的加法器与乘法器电路。类似地，可以采用本领域技术人员能想到的任何方式来实现根据本公开的实施例的第一误差估计电路405和第二误差估计电路407，包括但不限于使用能够实现最小均方误差(LMS)估计的电路，或者本领域技术人员能想到的其他电路。

虽然在附图和前面的描述中已经详细地说明和描述了本公开，但是这样的说明和描述应当被认为是说明性的和示意性的，而非限制性的；本公开不限于所公开的实施例。通过研究附图、公开内容和所附的权利要求书，本领域技术人员在实践所要求保护的主题时，能够理解和实现对于所公开的实施例的变型。在权利要求书中，词语“包括”不排除未列出的其他元件或步骤，并且词语“一”或“一个”不排除多个。在相互不同的从属权利要求中记载了某些措施的仅有事实并不表明这些措施的组合不能用来获益。

Claims (10)

1.一种小数分频器，包括：

多模分频器，所述多模分频器用于基于输入时钟和分频系数序列生成第一分频时钟；

第一触发器，所述第一触发器用于基于所述第一分频时钟生成第二分频时钟；

第二触发器，所述第二触发器用于基于所述第一分频时钟生成第三分频时钟；

第一多路复用器，所述第一多路复用器用于选择所述第一分频时钟和所述第二分频时钟中的一个作为第一输出分频时钟；以及

第二多路复用器，所述第二多路复用器用于选择所述第二分频时钟和所述第三分频时钟中的一个作为第二输出分频时钟。

2.根据权利要求1所述的小数分频器，其中，所述第一多路复用器和所述第二复用器用于基于相同的时钟选择信号进行时钟选择。

3.根据权利要求1或2所述的小数分频器，其中，所述第一触发器用于接收所述输入时钟的反相信号作为时钟控制信号，所述第二触发器用于接收所述输入时钟作为时钟控制信号。

4.一种数控振荡器，包括：

小数分频器，所述小数分频器包括：

多模分频器，所述多模分频器用于基于输入时钟和分频系数序列生成第一分频时钟；

第一触发器，所述第一触发器用于基于所述第一分频时钟生成第二分频时钟；

第二触发器，所述第二触发器用于基于所述第一分频时钟生成第三分频时钟；

第一多路复用器，所述第一多路复用器用于选择所述第一分频时钟和所述第二分频时钟中的一个作为第一输出分频时钟；以及

第二多路复用器，所述第二多路复用器用于选择所述第二分频时钟和所述第三分频时钟中的一个作为第二输出分频时钟；

数字时间转换器，所述数字时间转换器用于基于所述第一输出分频时钟和所述第二输出分频时钟生成输出时钟，并且用于根据相位错误信号来对所述输出时钟进行相位错误校正；

调制器，所述调制器用于生成所述分频系数序列和频率错误信号；以及

累加器，所述累加器用于对所述频率错误信号进行累加以获得所述相位错误信号。

5.根据权利要求4所述的数控振荡器，其中，所述调制器还用于生成时钟选择信号，并且所述第一多路复用器和所述第二多路复用器用于基于所述时钟选择信号进行时钟选择。

6.根据权利要求4所述的数控振荡器，其中，所述数字时间转换器是基于相位内插器的数字时间转换器。

7.根据权利要求4-6中任一项所述的数控振荡器，其中，所述第一触发器用于接收所述输入时钟的反相信号作为时钟控制信号，并且其中，所述第二触发器用于接收所述输入时钟作为时钟控制信号。

8.根据权利要求4-6中任一项所述的数控振荡器，其中，所述输出时钟具有所述输入时钟的0.5倍的周期分辨率。

9.一种锁相环电路，包括：

相位比较器，所述相位比较器用于基于参考时钟和反馈时钟输出误差信号，所述误差信号指示所述参考时钟与所述反馈时钟之间的相位差；

环路滤波器，所述环路滤波器用于对所述误差信号进行环路滤波；

压控振荡器，所述压控振荡器用于基于经环路滤波的所述误差信号生成压控振荡信号；以及

根据权利要求5-8中任一项所述的数控振荡器，所述数控振荡器用于接收所述压控振荡信号作为所述输入时钟，并且用于生成所述输出时钟作为所述反馈时钟。

10.根据权利要求9所述的锁相环电路，其中，所述相位比较器还用于基于所述参考时钟和所述反馈时钟输出迟到信号，所述迟到信号指示所述参考时钟与所述反馈时钟相对于彼此的时间顺序，其中,所述调制器还用于生成时钟选择信号，并且其中，所述锁相环电路还包括：

第一误差估计电路，所述第一误差估计电路用于根据所述迟到信号和所述时钟选择信号确定时钟相位误差；

第一乘法器，所述第一乘法器用于将所述时钟相位误差与所述时钟选择信号相乘以获得时钟错误信号；

第二误差估计电路，所述第二误差估计电路用于根据所述迟到信号和所述相位错误信号确定增益误差；

第一加法器，所述第一加法器用于将所述时钟错误信号与所述相位错误信号相加以获得经相加的错误信号；以及

第二乘法器，所述第二乘法器用于将所述增益误差与所述经相加的错误信号相乘以输出到所述数字时间转换器以供所述数字时间转换器进行满幅度误差校正。

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