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CN114203231A - 存储器阵列与存储器结构 - Google Patents

存储器阵列与存储器结构 Download PDF

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CN114203231A
CN114203231A CN202011081201.0A CN202011081201A CN114203231A CN 114203231 A CN114203231 A CN 114203231A CN 202011081201 A CN202011081201 A CN 202011081201A CN 114203231 A CN114203231 A CN 114203231A
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CN
China
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memory
memory cell
driving element
driving
coupled
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Application number
CN202011081201.0A
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何信义
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Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
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Abstract

一种存储器阵列与存储器结构，存储器阵列包括：多个驱动元件，设置成多行与多列的阵列；多个存储单元，设置成多行与多列的阵列，并分别与多个驱动元件相对应，其中各存储单元的一端耦接到相应的驱动元件的第一端；以及多条字线与多条位线，彼此交叉设置，其中多条字线的每一个分别耦接为在同一行的多个驱动元件的控制端，多条位线的每一个分别耦接为在同一列的各存储单元的另一端；其中在同一行中的一个驱动元件的第一端与同一行中其他的至少一个驱动元件的第一端以金属线相连接。

Description

存储器阵列与存储器结构
技术领域
本发明属于存储技术领域，涉及一种存储器阵列与存储器结构，且特别是有关于一种相变存储器阵列与相变存储器结构。
背景技术
相变存储器(phase change memory，PCM)是利用物质相的变化来达成存储器的特性。相变存储器具有尺寸小、保存时间久等特性，其还可以与当前的半导体工艺技术相匹配。
当相变存储器应用在一些特定用途上，例如应用是可以通过车用电子等级的要求，特定的相变存储器材料的复位电流(reset current)是非常高的。一般而言，可以通过将如MOS晶体管的驱动器的通道宽度制作地较宽，便可以满足大电流的需求。然而，在此情况下，存储单元(unit cell)的大小也会随之变大。这与现今技术都朝向小型化发展的趋势是背道而驰的。
因此，在PCM的一些特殊应用中，如何可以维持或缩小存储器尺寸，又可以提供大电流以供存储器单元进行操作，便是此技术领域需要去努力的方向。
发明内容
基于上述，根据本发明的一实施例，提供一种存储器阵列，包括：多个驱动元件，设置成多行与多列的阵列；多个存储单元，设置成多行与多列的阵列，并分别与所述多个驱动元件相对应，其中各所述多个存储单元的一端耦接到相应的所述驱动元件的第一端；以及多条字线与多条位线，彼此交叉设置，其中所述多条字线的每一个分别耦接为在同一行的所述多个驱动元件的控制端，所述多条位线的每一个分别耦接为在同一列的各所述多个存储单元的另一端；其中对于所述多条字线的每一个，其中一个所述驱动元件的所述第一端与同一行中其他的至少一个所述驱动元件的所述第一端以金属线相连接，以形成共享驱动元件。
根据一实施例，在上述存储器阵列中，所述金属线可以是所述存储单元与相对应的所述驱动元件的所述第一端之间的内连线中任一层的金属线。
根据一实施例，在上述存储器阵列中，所述共享驱动元件的驱动元件为相邻。
根据一实施例，在上述存储器阵列中，各所述多个驱动元件的第二端为接地。
根据一实施例，在上述存储器阵列中，各所述多个驱动元件可为金属氧化物半导体晶体管，所述第一端与所述第二端为第一源极-漏极与第二源极-漏极，所述控制端为栅极。
根据一实施例，在上述存储器阵列中，相变存储器阵列，还包括：多个单向元件，与所述多个存储单元相对应，所述多个单向元件的每一个耦接在相对应的所述存储单元的所述另一端以及相对应的所述驱动元件的所述第一端之间。
根据一实施例，在上述存储器阵列中，所述多个单向元件可为二极管，其中所述二极管的正极耦接到相对应的所述存储单元的所述另一端，所述二极管的负极耦接相对应的所述驱动元件的所述第一端。
根据一实施例，在上述存储器阵列中，各所述存储单元可为由相变材料构成的可变电阻元件。
根据一实施例，在上述存储器阵列中，各所述多个存储单元由两相邻所述字线上的同一列的所述驱动元件所驱动。
根据本发明的另一实施例，提供一种相变存储器阵列结构，其包括：第一驱动元件与第二驱动元件，位于基底上；字线，连接所述第一驱动元件的第一控制端与所述第二驱动元件的第二控制端；第一存储单元与第二存储单元，分别位所述第一驱动元件与所述第二驱动元件上方；第一内连线，位于所述基底与所述第一存储单元之间，且连接所述第一驱动元件的第一端以及所述第一存储单元；以及第二内连线，位于所述基底与所述第二存储单元之间，且连接所述第二驱动元件的第一端以及所述第二存储单元。其中，所述第一内连线与所述第二内连线连接，所述第一驱动元件的第二端与所述第二驱动元件的第二端接地。
根据一实施例，在上述存储器结构中，所述第一内连线的任一金属线与所述第二内连线的任一金属线连接。
根据一实施例，在上述存储器结构中，所述第一内连线与所述至少一第二内连线的同一层的金属线连接。
根据一实施例，在上述存储器结构中，所述第一内连线的最接近所述第一存储单元的金属线与所述至少一第二内连线的最接近所述第二存储单元的金属线连接。
根据一实施例，在上述存储器结构中，存储器结构还包括第一位线与第二位线分别位于所述第一存储单元及所述第二存储单元上，且分别与所述第一存储单元及所述第二存储单元连接。
根据一实施例，在上述存储器结构中，存储器结构还包括第一单向元件，耦接于所述第一存储单元以及连接所述第一内连线与所述第二内连线的金属线之间；以及第二单向元件，耦接于所述第二存储单元以及连接所述第一内连线与所述第二内连线的所述金属线之间。根据一实施例，在上述存储器结构中，所述第一单向元件与所述第二单向元件可为二极管。
根据一实施例，在上述存储器结构中，所述第一存储单元与所述第二存储单元可为由相变材料构成的可变电阻元件。
根据一实施例，在上述存储器结构中，所述第一驱动元件与所述第二驱动元件为金属氧化物半导体晶体管，所述第一驱动元件与所述第二驱动元件的所述第一端与所述第二端为源极-漏极区域，所述第一驱动元件与所述第二驱动元件的所述控制端为栅极。
综上所述，通过上述技术手段，本发明利用存储单元的共享驱动元件(如晶体管)的概念，其利用存储单元底下内连线中的任何一层金属线来并联晶体管。通过此方式，不需要增加晶体管的尺寸，也不会增加存储单元的尺寸，更不会增加整体存储器阵列的大小，便可以提供更高的写入电流给存储单元。
附图说明
图1A绘示相变存储器单元的剖面结构示意图。
图1B绘示图1A的相变存储器单元的等效电路图。
图2A绘示相变存储器操作条件的时间-温度示意图。
图2B为说明相变存储器单元的设定与复位状态的说明图。
图3A、3B绘示一般1T1R结构的相变存储器阵列的写入操作示意图。
图4A、4B绘示本实施例的1T1R结构的相变存储器阵列的写入操作示意图。
图4C绘示图4A的包含存储单元C10、C22、晶体管T10、T11等的剖面结构示意图。
图5A、5B绘示漏电流产生的示意图。
图6A、6B绘示可防止漏电流的1T1R结构的相变存储器阵列。
图7绘示2T1R结构的相变存储器阵列的示意图。
【符号说明】
100：相变存储器单元
102：存储单元
102a：下电极
102b：相变材料层
102c：上电极
104：驱动元件
104a、104b：源极-漏极
104c：栅极
110a、110b：接触窗
200：相变存储器阵列
300：相变存储器结构
310：半导体基底
302a、302b、304a、304b：源极-漏极
302c、304c：栅极
WL0、WL1、…、WLn-1：字线
BL0、BL1、…、BLm-1：位线
Cij(i＝0～n-1，j＝0～m-1)：存储单元
Tij(i＝0～n-1，j＝0～m-1)：晶体管
Dij(i＝0～n-1，j＝0～m-1)：二极管
Nij(i＝0～n-1，j＝0～m-1)：节点
M1、M2、M3、M4、M5：内连线的金属线
V1、V2、V3：介层窗
CA：接触窗
I_write：写入电流
I_leak：漏电流
Tcrystal：结晶温度
Tmelt：熔融温度
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
图1A绘示相变存储器单元的剖面结构示意图。如图1A所示，相变存储器单元100包括存储单元(可变电阻构件)102和驱动元件104。存储单元102是由相变材料所构成，驱动元件104可以是开关元件，其如双极性结型晶体管(bipolar junction transistor，BJT)、金属氧化物半导体(Metal Oxide Semiconductor，MOS)晶体管、场效晶体管(Field EffectTransistor，FET)、二极管等。以下实施例将以MOS晶体管作为说明例。
如图1所示的剖面图，相变存储器单元100包括形成在半导体基底106的具有源极-漏极(source-drain)104a、104b与栅极(gate)104c的MOS晶体管104。在一相变存储器阵列中，一行的相变存储器单元100会由字线WL串接起来，此字线WL会连接到各相变存储器单元100的MOS晶体管104的栅极104c。MOS晶体管104的其中一源极-漏极104a经由接触窗110a为接地GND。
存储单元102为由相变材料所构成的可变电阻构件，其可包括下电极102a、相变材料层102b与上电极102c。存储单元102可经由下电极102a、接触窗110b连接到MOS晶体管104的另一源极-漏极104b。存储单元102还可经由上电极102c连接到位线BL。因此，位于相变存储器阵列的同一列的相变存储器单元100的MOS晶体管的源极-漏极104b可以连接到同一位线BL。
图1B绘示图1A的相变存储器单元的等效电路图。如图1B所示，相变存储器单元100为1晶体管与1电阻(1TLR)架构，其包括MOS晶体管104与存储单元(VR)102，存储单元(VR)102可基于在上电极102c与下电极102a之间施加电压而改变电阻值，进而达到储存不同数值(0或1)的功能。存储单元(VR)102一端连接到位线BL，MOS晶体管104的栅极104c连接到字线WL。MOS晶体管104的源极-漏极104a耦接到接地，而另一源极-漏极耦接到存储单元(VR)102的另一端。通过对字线WL施加适当的电压，可以控制MOS晶体管104的开关，进而对存储单元102进行编程(写入)、擦除和读取等操作。一般而言，多个相变存储器单元100会排列成多行与多列构成的阵列型态，同一行的相变存储器单元100的MOS晶体管的栅极连接到同一字线WL，同一列的相变存储器单元100的MOS晶体管的其中一源极-漏极均经由存储单元102连接到同一位线BL。
图2A绘示相变存储器操作条件的时间-温度示意图，图2B为说明存储器单元的设定与复位状态的说明图。如图2A与图2B左半部所示，一般而言，随着施加在存储单元102的电压上升，相变材料层102b的温度也随之上升。当温度T随着时间增加上升，并超过结晶温度Tcrystal且低于熔融温度Tmelt时，相变材料层102b会成为结晶状态。此时相变材料层102b为低阻值状态，亦即设定(SET)状态。当对存储单元102施加的电压超过熔融温度Tmelt时，如图2A与图2B右半部所示，相变材料层102b内开始从结晶状态转变成非结晶状态，而产生非晶区块102d。此时相变材料层102b为高阻值状态，亦即复位(RESET)状态。通过控制相变材料层102b成为设定状态或复位状态，即可使存储单元102储存了“0”或“1”的值。此外，如图2A所示，当要读取存储单元102所储存的数值时，可以施加读取电压，使相变材料层102b的温度T在结晶温度Tcrystal以下，即可对存储单元102进行读取。
图3A、3B绘示一般1T1R结构的相变存储器阵列的写入操作示意图，其中图3B为取图3A中虚线部分来说明写入操作。如图3A、3B所示，PCM存储器阵列200包括排列成行列状的多个存储单元(memory cell)Cij，其中i为0～n-1的整数，j为0～m-1的整数。在图3A中仅示例出存储单元C00、C01、C10、C11、C20、C21、C30、C31。以存储单元C10为例，其一端耦接至位线BL0，另一端耦接到晶体管T10的源极-漏极之一，晶体管T10的栅极耦接到字线WL1，晶体管T10的另一源极-漏极则耦接到接地GND。PCM存储器阵列200的每一个相变存储器单元100构成为1T1R的架构，亦即由一晶体管(驱动元件)和一可变电阻(相变材料层所构成)构成。
如图3A所示，PCM存储器阵列200可以包括在行方向的多条字线WL0～WLn-1以及在列方向的多条位线BL0～BLm-1。相变存储器单元100则配置在该些字线WL0～WLn-1与位线BL0～BLm-1的交叉位置。在同一列中的晶体管Tij的一源极-漏极是经由存储单元Cij耦接到位线BLj(j＝0～m-1)。在同一行中的晶体管Tij的栅极则耦接到字线WLi(i＝0～n-1)。
如图3B所示，其示例在对图3A的虚线框所标示的存储单元C10进行写入操作时的示意图。当对存储单元C10进行写入操作时，字线WL1施加例如3V的写入电压，其余字线WL0、WL2、WL3、…WLn-1则施加电压0V，此外位线BL0施加例如电压3V而其余的位线BL1、BL2、…、BLm-1则施加电压V。因此，可以选择存储单元C10作为写入对象。在此情况下，晶体管T10便导通，以对存储单元C10进行写入操作，而且晶体管T10也会在其通道产生相应的写入电流I_write，其由存储单元C10经晶体管T10的通道，流向接地GND。
图4A、4B绘示本实施例的1T1R结构的相变存储器阵列的写入操作示意图。如图4A所示，本实施例的1T1R结构的相变存储器阵列与图3A的差异在于晶体管T10和T11的一源极-漏极(非接地那端)彼此连接。
如图4A所示，耦接在同一条字线WL1的晶体管T10的与存储单元C10耦接的源极-漏极以及晶体管T11的与存储单元C11耦接的源极-漏极是彼此连接。此处，本实施例是利用存储器阵列的存储单元C10、C11等以下的金属线(内连线)来进行连接。在本实施例中，例如是以内连线的第4层(M4)的金属线来进行连接。同理，耦接在同一条字线WL0的晶体管T00的与存储单元C00耦接的源极-漏极以及晶体管T01的与存储单元C01耦接的源极-漏极也是彼此以金属线M4连接，耦接在同一条字线WL2的晶体管T20的与存储单元C20耦接的源极-漏极以及晶体管T21的与存储单元C21耦接的源极-漏极也是彼此以金属线M4连接，其余与此类推。
如图4A所示，当对存储单元C10进行写入操作时，字线WL1施加例如3V的写入电压，其余字线WL0、WL2、WL3、…WLn-1则施加电压0V，此外位线BL0施加例如电压3V而其余的位线BL1、BL2、…BLm-1则施加电压V。因此，可以选择存储单元C10作为写入对象。在此情况下，晶体管T10便导通，以对存储单元C10进行写入操作，而且晶体管T10也会在其通道产生相应的写入电流I_write。另外，因为节点N10、N11可以通过金属线(M4)彼此相连接，故晶体管T11的通道也会有相等的写入电流1_write流过。因此，在本实施例的架构下，当以存储单元C10作为写入对象时，利用在同一字线WL1上的未被选择的晶体管T11作为共享晶体管，可以产生2倍的写入电流2I_write。也就是说，两个晶体管T10、T11共同使用作为存储单元C10的驱动元件。
本实施例利用将同一字线WL1的相邻晶体管T10、T11以金属线M4加以短路或连接，并且在晶体管T11耦接的位线BL1是施加0V电压的情况下，并不会驱动存储单元C11，因此相当于存储单元C10同时耦接到晶体管T10、T11。因此，存储单元C10被两个晶体管T10、T11驱动，故可以提供2倍的写入电流。
如上所述，根据本实施例的相变存储阵列的架构下，没有增加驱动晶体管(驱动元件)的尺寸来提高存储单元C10的写入电流，而是利用同一字线上相邻未被选择的晶体管来作为另外的驱动元件。因此，在不增加晶体管尺寸且没有增加整体阵列面积的情况下，还能提高存储单元的写入电流(本实施例为2倍)。
此外，在上述的例子中，是以同一字线上的相邻的晶体管来作为共享晶体管。但是，本实施例并不局限于此架构。例如在字线WL1上耦接有晶体管T1j(j＝0～m-1)，设计时可以依据所需，选择合适的晶体管作为共享晶体管，即晶体管T1j(j＝0～m-1)中的任一个。根据上述的说明，例如以晶体管T13与晶体管T10作为共享晶体管，则当对存储单元C10进行写入操作时，除了晶体管T10会驱动存储单元C10外，晶体管T13也会一起驱动存储单元C10，以提高写入电流。同理，当对存储单元C13进行写入操作时，除了晶体管T10会驱动存储单元C13外，晶体管T13也会一起驱动存储单元C13。
此外，上述说明例中，虽然都以两个晶体管(如晶体管T10、T11)作为共享晶体管，但是实际上共享晶体管的数量并未加以限制，亦即根据一实施例，可以采用一个(如T11)或一个以上(如T11、T12等)来作为共享晶体管。简言之，只要是位于同一字线上的晶体管，不管数量与位置，都可以适当地选择作为共享晶体管。如此，更可以提高写入电流。
此外，字线WL0、WL2、WL3、…WLn-1等上的共享晶体管的架构与上述字线WL1上的相同，本领域技术人员可以从上述说明了解其他部分的架构方式，在此便不重复说明。
图4C绘示图4A的包含存储单元C10、C22、晶体管T10、T11等的剖面结构示意图。在此，图4C只是一个示例性的结构图，只要可以达成图4A所描述的动作，其细节的结构可以任意变化。如图4C所示的相变存储器结构300，在一半导体基底310上形成有如图4A所示的晶体管(第一驱动元件)T10和晶体管(第二驱动元件)T11，此半导体基底310例如是P型基底。晶体管T10与T11例如是MOS晶体管，当然也可以是具有相同或类似功能的其他元件。在此例中，晶体管T10包括源极-漏极(第二端与第一端)302a、302b以及栅极(控制端)302c，而晶体管T11包括源极-漏极(第二端与第一端)304a、304b以及栅极304c。在本例中，晶体管T10的栅极302c与T11的栅极(控制端)304c则都耦接到相同的字线WL1，而其他字线WL0、WL2、WL3、…等也是有相同的结构。
此外，如图4C所示，存储单元(第一存储单元)C10与存储单元(第二存储单元)C11分别位于晶体管T10与晶体管T11上方。第一内连线(例如由金属线M1、M2、M3、M4所构成)位于所基底310与存储单元C10之间，且连接晶体管T10的源极-漏极区302b以及存储单元C10。第二内连线(例如由金属线M1、M2、M3、M4所构成)位于基底310与存储单元C11之间，且连接晶体管T11的源极-漏极区304b以及存储单元C11。晶体管T10的另一源极-漏极区302a与晶体管T11的另一源极-漏极区304a则分别经由接触窗CA耦接到接地GND。另外，根据本实施例，其还将存储单元C10底下的第一内连线与存储单元C11底下的第二内连线彼此连接。
在上述结构中，第一内连线与第二内连线的连接可以通过第一内连线的任一金属线(M1～M4)与第二内连线的任一金属线(M1～M4)连接。在本例中以第四层金属线M4来连接，亦即使用第一内连线与第二内连线的同一层金属线来进行连接，并且第一内连线的最接近存储单元C10的金属线M4(第四层)与第二内连线的最接近存储单元C11的金属线M4连接。
换句话说，只要是位于存储单元C10、C11以下的金属线M1、M2、M3、M4都可以用来连接第一内连线与第二内连线。各层金属线M1～M4之间可以使用介层窗V1～V3来连接。第一内连线的金属线M1则可以经由接触窗CA连接到晶体管T10的源极-漏极302b，第二内连线的金属线M1则可以经由接触窗CA连接到晶体管T11的源极-漏极304b。
此外，存储单元C10可通过其上层的金属线M5连接到位线BL0，而存储单元C11可通过其上层的金属线M5连接到位线BL1。因此，通过上述的结构，例如在进行存储单元C10的写入时，除了使用晶体管T10来驱动存储单元C10外，还可以额外使用晶体管T11来驱动存储单元C10。因此，在不增加晶体管尺寸与整体阵列的大小的前提下，进行存储单元C10的写入时的写入电流便可以加大。
在上述说明的例子中，是将同一字线WL1上相邻的晶体管T10、T11(各自的源极-漏极区分别再连接到位线BL0、BL1)连接在一起。但是，本实施例并不限于此架构，不相邻的其他同一字线上的晶体管，例如T12、T13、T14、…等，也可以作为共享晶体管使用，亦即与晶体管T10并联的晶体管。此外，与晶体管T10并联的晶体管数目也不局限于1个，其可以依据需求来设定需要共享晶体管的数量，以达到所需的写入电流。
综上所述，本实施例可提供一种相变存储器阵列，其包括：多个驱动元件(如上述晶体管T10、T11等)，设置成多行与多列的阵列；多个存储单元(如上述存储单元C10、C11等)，设置成多行与多列的阵列，并分别与所述多个驱动元件相对应，其中各所述多个存储单元的一端耦接到相应的所述驱动元件的第一端(如源极-漏极)；以及多条字线WL0～WLn-1与多条位线BL0～BLm-1，彼此交叉设置，其中所述多条字线的每一个(如WL1)分别耦接为在同一行的所述多个驱动元件的控制端(如晶体管T10、T11的栅极)，所述多条位线的每一个(如BL0、BL1)分别耦接为在同一列的各所述多个存储单元(如存储单元C10、C11)的另一端；其中在同一行中的一个所述驱动元件(如晶体管T10)的第一端与同一行中其他的至少一个所述驱动元件(如晶体管T11)的第一端以金属线(如金属线M4)相连接。
图5A、5B绘示漏电流产生示意图。如图5A所示，对于没有被选到的存储单元，如C20等，会有产生漏电流的可能性。例如，虽然存储单元C20没有被选择，但是存储单元C20的一端仍耦接至施加3V电压的位线BL0。由于金属线M4从存储单元C20的一端连接到存储单元C21的一端且存储单元C21的另一端是连接到为施加电压(0V)的位线BL1，故在金属线M4的两端会产生电压差，而造成电流的泄漏，亦即产生漏电流I_leak。图5B以字线WL2上的存储单元C20、C21和晶体管T20、T21为例来说明漏电流I_leak。如图5B所示，存储单元C20的一端耦接到位线BL0，而另一端连接到晶体管T20的一源极-漏极，存储单元C21的一端耦接到位线BL1，而另一端耦接到晶体管T21的一源极-漏极。存储单元C20与晶体管T20的源极-漏极之间的节点N20也是经由金属线M4耦接到存储单元C21与晶体管T21的源极-漏极之间的节点N21。
此时，因为字线WL2被施加0V电压，亦即字线WL2上的存储单元C20～C2m-1没有被选择，故晶体管T20、T21等是处于关闭状态(off state)。但是，因为存储单元C20一端是耦接在施加3V的位线BL0且存储单元C21一端是耦接在施加0V的位线BL1，因此连接存储单元C20与存储单元C21的金属线M4的两端便会产生压差，造成一漏电流路径，使漏电流I_leak从节点N20经金属线M4流向存储单元C21。
图6A、6B绘示可防止漏电流的1T1R结构的相变存储器阵列。针对漏电流问题，在图4A的架构的基础上，本实施例还可以设置阻挡漏电流的机制。如图6A所示，相变存储器阵列200还包括多个单向元件Dij，i＝0～n-1，j＝0～m-1(n×m个)。单向元件Dij的数量基本上与存储单元Cij的数量是相同的。单向元件Dij可以例如是二极管、或者是将任何晶体管架构成二极管组态的元件。
如图6A所示，每一个二极管Dij是耦接在存储单元Dij与晶体管Tij的一源极-漏极之间。特别是，二极管Dij的正极耦接到存储单元Cij的一端，负极耦接到晶体管Tij的一源极-漏极，亦即对应的金属线M4的一端。此处仍以第四层金属线M4作为说明例。在此以相邻晶体管Tij和Tij+1作为共享晶体管的范例架构下，例如每一连接存储单元Cij和Cij+1的金属线M4的两端分别耦接到两个二极管Dij和Dij+1的负极。
接着说明二极管Dij的动作。以图6B所示的字线WL2为例，二极管D20耦接在存储单元C20与晶体管T20之间，二极管D21耦接在存储单元C21与晶体管T21之间，且金属线M4的两端分别耦接二极管D20、D21的负极。当要对存储单元C10进行写入操作时，在字线WL1施加3V的电压，而其他字线WL0、WL2、…、WLn-1则施加0V电压，并且在位线BL0施加3V的电压，而其他位线BL1、BL2、…、BLm-1则施加0V电压。因此，选择存储单元C10进行写入。
另外，以字线WL2为例，因为字线WL2被施加0V电压，故存储单元C20～C2m-1没有被选择，故晶体管T20、T21等是处于关闭状态(off state)。但是，因为存储单元C20一端是耦接在施加3V的位线BL0且存储单元C21一端是耦接在施加0V的位线BL1，因此连接存储单元C20与存储单元C21的金属线M4的两端便会产生压差。但是，因为有呈逆向偏压的二极管D21存在，故从节点N20经金属线M4与节点N21而到达存储单元C21的电流路径便会被截断，故在这电流路径上虽然有3V的电压差，但是二极管D21可以阻断漏电流I_leak流到存储单元C21。因此，通过设置单向元件Dij，可以有效地防止漏电流。
图7绘示2T1R结构的相变存储器阵列的写入操作示意图。在上述说明中，是以1T1R的结构来说明本发明的实施例，但是本发明实施例的技术概念与手段也可以应用到2T1R的结构。如图7所示，例如存储单元C10的晶体管(驱动元件)是使用T10与T20，其对应的共享晶体管为T11与T21。金属线M4一样是耦接在存储单元与晶体管之间的节点至另一存储单元与其对应的晶体管之间的节点，因此达到共享晶体管的效果。
以存储单元C10为例，当要对存储单元进行写入操作时，字线WL1、WL2施加3V的电压，位线BL0施加3V而位线BL1施加0V的电压，或者0.5V来抑制位线，或者将位线BL1浮置，因此对存储单元C10进行写入操作。此时，通过连接晶体管T10、T11的源极-漏极的金属线M4以及连接晶体管T20、T21的源极-漏极的金属线M4，晶体管T10、T11、T20、T21变成为共享晶体管，可以使存储单元C10的写入电流更为增加。
此外，同上图6A、6B所说明一般，在存储单元Cij与金属线M4之间还可以设置如二极管等的单向元件Dij，故一样可以达到防止漏电流的效果。
综上所述，本发明利用存储单元的共享驱动元件(如晶体管)的概念，其利用存储单元底下内连线中的任何一层金属线来并联晶体管。通过此方式，不需要增加晶体管的尺寸，也不会增加存储单元的尺寸，更不会增加整体存储器阵列的大小，便可以提供更高的写入电流给存储单元。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (18)

1.一种存储器阵列，其特征在于，包括：
多个驱动元件，设置成多行与多列的阵列；
多个存储单元，设置成多行与多列的阵列，并分别与所述多个驱动元件相对应，其中各所述多个存储单元的一端耦接到相应的所述驱动元件的第一端；以及
多条字线与多条位线，彼此交叉设置，其中所述多条字线的每一个分别耦接为在同一行的所述多个驱动元件的控制端，所述多条位线的每一个分别耦接为在同一列的各所述多个存储单元的另一端；
其中对于所述多条字线的每一个，其中一个所述驱动元件的第一端与同一行中其他的至少一个所述驱动元件的所述第一端以金属线相连接，以形成共享驱动元件。
2.根据权利要求1所述的存储器阵列，其中所述金属线为所述存储单元与相对应的所述驱动元件的所述第一端之间的内连线中任一层的金属线。
3.根据权利要求1所述的存储器阵列，其中所述共享驱动元件的驱动元件为相邻。
4.根据权利要求1所述的存储器阵列，其中各所述多个驱动元件的第二端为接地。
5.根据权利要求1所述的存储器阵列，其中各所述多个驱动元件为金属氧化物半导体晶体管，所述第一端与所述第二端为第一源极-漏极与第二源极-漏极，所述控制端为栅极。
6.根据权利要求1所述的存储器阵列，还包括：
多个单向元件，与所述多个存储单元相对应，所述多个单向元件的每一个耦接在相对应的所述存储单元的所述另一端以及相对应的所述驱动元件的所述第一端之间。
7.根据权利要求6所述的存储器阵列，其中所述多个单向元件为二极管，其中所述二极管的正极耦接到相对应的所述存储单元的所述另一端，所述二极管的负极耦接相对应的所述驱动元件的所述第一端。
8.根据权利要求1所述的存储器阵列，其中各所述存储单元为由相变材料构成的可变电阻元件。
9.根据权利要求1所述的存储器阵列，其中各所述多个存储单元由两相邻所述字线上的同一列的所述驱动元件所驱动。
10.一种存储器结构，其特征在于，包括：
第一驱动元件与第二驱动元件，位于基底上；
字线，连接所述第一驱动元件的第一控制端与所述至少一第二驱动元件的第二控制端；
第一存储单元与第二存储单元，分别位于所述第一驱动元件与所述第二驱动元件上方；
第一内连线，位于所述基底与所述第一存储单元之间，且连接所述第一驱动元件的第一端以及所述第一存储单元；以及
第二内连线，位于所述基底与所述第二存储单元之间，且连接所述第二驱动元件的第一端以及所述第二存储单元；
其中所述第一内连线与所述第二内连线连接，
所述第一驱动元件的第二端与所述第二驱动元件的第二端接地。
11.根据权利要求10所述的存储器结构，其中所述第一内连线的任一金属线与所述第二内连线的任一金属线连接。
12.根据权利要求11所述的存储器结构，其中所述第一内连线与所述第二内连线的同一层的金属线连接。
13.根据权利要求10所述的存储器结构，其中所述第一内连线的最接近所述第一存储单元的金属线与所述至少一第二内连线的最接近所述第二存储单元的金属线连接。
14.根据权利要求10所述的存储器结构，还包括第一位线与第二位线，分别位于所述第一存储单元及所述第二存储单元上，且分别与所述第一存储单元及所述第二存储单元连接。
15.根据权利要求10所述的存储器结构，还包括：
第一单向元件，耦接于所述第一存储单元以及连接所述第一内连线与所述第二内连线的金属线之间；以及
第二单向元件，耦接于所述第二存储单元以及连接所述第一内连线与所述第二内连线的所述金属线之间。
16.根据权利要求15所述的存储器结构，其中所述第一单向元件与所述第二单向元件为二极管。
17.根据权利要求10所述的存储器结构，其中所述第一存储单元与所述第二存储单元为由相变材料构成的可变电阻元件。
18.根据权利要求10所述的存储器结构，其中所述第一驱动元件与所述第二驱动元件为金属氧化物半导体晶体管，所述第一驱动元件与所述第二驱动元件的所述第一端与所述第二端为源极-漏极区域，所述第一驱动元件与所述第二驱动元件的所述控制端为栅极。
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