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CN114188472A - 具有大电感层的超导电路及其制备方法 - Google Patents

具有大电感层的超导电路及其制备方法 Download PDF

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CN114188472A CN202111492420.2A CN202111492420A CN114188472A CN 114188472 A CN114188472 A CN 114188472A CN 202111492420 A CN202111492420 A CN 202111492420A CN 114188472 A CN114188472 A CN 114188472A
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Abstract

本发明提供一种具有大电感层的超导电路及其制备方法，该超导电路包括：衬底；形成于衬底上的旁路电阻；形成于旁路电阻上的约瑟夫森结；形成于约瑟夫森结上的大电感层；形成于大电感层上的配线层；绝缘材料层，分别将旁路电阻、约瑟夫森结、大电感层及配线层电学隔离。该超导电路利用原配线层的中小电感设计中，再设计加入一层专门的大电感层应用于需要大电感的超导电路中，有效扩大了超导电路中的电感大小范围，拓宽了超导电路的应用场景，提高超导电路的集成度；另外，特定材料的大电感层同时还可以用作大电阻层，从而可进一步提升超导电路的集成度。

Description

具有大电感层的超导电路及其制备方法
技术领域
本发明涉及超导电路设计技术领域，特别是涉及一种具有大电感层的超导电路及其制备方法。
背景技术
超导电路包括超导量子干涉器(SQUID)，单磁通量子器件(SFQ)等应用超导约瑟夫森结的电路。
超导量子干涉器件(superconducting quantum interference device，SQUID)是基于约瑟夫森效应和磁通量子化原理的超导量子器件，它的基本结构是在超导环中插入两个约瑟夫森结，SQUID是目前已知的最灵敏的磁通探测传感器，典型的SQUID器件的磁通噪声在μΦ0/Hz1/2量级(1Φ0＝2.07×10-15Wb)，其磁场噪声在fT/Hz1/2量级(1fT＝1×10-15T)，由于其具有极高的灵敏度，可广泛应用于医学心磁脑磁、材料探测、地球磁场、军事、地震和考古等各方面，用其制备的磁通显微镜可从事基础研究。
单磁通量子器件(Single Flux Quantum，SFQ)是利用约瑟夫森结内的单个磁通量子来表示逻辑“1”和“0”的超导电路技术。以此为基础的超导数字电路时钟频率可达770GHz，可用于雷达和通信系统的超宽带模数/数模转换器、宽带网络交换器、射电天文的数字式自相关器以及超导计算机等。因其具有速度快、功耗低等优点，目前美国和日本均投入巨资进行战略研究。
超导电路一般由约瑟夫森结和一些电阻、电感等相互搭配组成。目前，超导电路集成度提升的方法有很多种，通常各国研究者主要聚焦于降低约瑟夫森结尺寸和提升其临界电流密度。但实际上超导集成电路里最大限制集成度不是约瑟夫森结，而是并联电阻和电感。现在已经有一些单位在研究自并联的约瑟夫森结，其可去除并联电阻，但是对电感方面的需求不太好实现，因为电感本身是超导集成电路必不可少的一块，并不能去除，同时，电路中需要用到不同大小的电感，如果我们单纯提升单位电感的话将对小电感的电路设计造成困扰。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有大电感层的超导电路及其制备方法，用于解决现有技术的超导电路中电感大小范围较窄，限制超导电路的应用场景及超导电路的集成度等的问题。
为实现上述目的及其他相关目的，本发明提供一种具有大电感层的超导电路的制备方法，所述制备方法包括：
1)提供衬底，并于所述衬底上形成旁路电阻；
2)于上述得到的结构表面形成具有第一开孔的图形化的第一绝缘材料层，所述第一开孔显露所述旁路电阻；
3)于上述得到的结构表面依次形成第一超导材料层、势垒材料层、第二超导材料层的三层薄膜结构；
4)从上而下分别用不同的图案刻蚀所述三层薄膜结构以形成约瑟夫森结；
5)于上述得到的结构表面形成图形化的第二绝缘材料层，并于所述第二绝缘材料层上形成大电感层；
6)于上述得到的结构表面形成具有多个第二开孔的图形化的第三绝缘材料层，多个所述第二开孔分别显露所述大电感层及所述约瑟夫森结的上表面；
7)于上述得到的结构表面形成第三超导材料层，并刻蚀所述第三超导材料层形成配线层。
可选地，步骤7)之后还包括：
8)于步骤7)得到的结构表面形成第四绝缘材料层，并对所述第四绝缘材料层进行图形化；
9)于上述得到的结构表面形成第四超导材料层，并刻蚀所述第四超导材料层形成接地层。
可选地，步骤5)还包括：刻蚀所述第二绝缘材料层形成第三开孔，所述第三开孔显露所述约瑟夫森结的上表面。
可选地，所述旁路电阻为Mo层，或Pd层与Ti层的叠层；所述大电感层的材料为NbN或MoN。
基于上述制备方法，本发明还提供一种具有大电感层的超导电路，所述超导电路包括：
衬底；
形成于所述衬底上的旁路电阻；
形成于所述旁路电阻上的约瑟夫森结；
形成于所述约瑟夫森结上的大电感层；
形成于所述大电感层上的配线层；
绝缘材料层，分别将所述旁路电阻、所述约瑟夫森结、所述大电感层及所述配线层电学隔离。
可选地，还包括：形成于所述配线层上的接地层，所述绝缘层还将所述接地层电学隔离。
可选地，所述旁路电阻为Mo层，或Pd层与Ti层的叠层；所述大电感层的材料为NbN或MoN。
本发明还提供另一种具有大电感层的超导电路的制备方法，所述制备方法包括：
1)提供衬底，并于所述衬底上分别形成旁路电阻及大电感层；
2)于上述得到的结构表面形成具有多个第一开孔的第一绝缘材料层，多个所述第一开孔分别显露所述旁路电阻及所述大电感层；
3)于上述得到的结构表面依次形成第一超导材料层、势垒材料层、第二超导材料层的三层薄膜结构；
4)从上而下分别用不同的图案刻蚀所述三层薄膜结构以形成约瑟夫森结；
5)于上述得到的结构表面形成具有第二开孔的第二绝缘材料层，所述第二开孔显露所述约瑟夫森结的上表面；
6)于上述得到的结构表面形成第三超导材料层，并刻蚀所述第三超导材料层形成配线层。
可选地，步骤6)之后还包括：
7)于步骤6)得到的结构表面形成第三绝缘材料层，并对所述第三绝缘材料进行图形化；
8)于上述得到的结构表面形成第四超导材料层，并刻蚀所述第四超导材料层形成接地层。
可选地，所述旁路电阻为Mo层，或Pd层与Ti层的叠层；所述大电感层的材料为NbN或MoN。
基于上述制备方法，本发明还提供一种具有大电感层的超导电路，所述超导电路包括：
衬底；
形成于所述衬底上的旁路电阻及大电感层；
形成于所述旁路电阻及所述大电感层上的约瑟夫森结；
形成于所述约瑟夫森结上的配线层；
绝缘材料层，分别将所述旁路电阻、所述约瑟夫森结、所述大电感层及所述配线层电学隔离。
可选地，还包括：形成于所述配线层上的接地层，所述绝缘层还将所述接地层电学隔离。
可选地，所述旁路电阻为Mo层，或Pd层与Ti层的叠层；所述大电感层的材料为NbN或MoN。
如上所述，本发明的具有大电感层的超导电路及其制备方法，利用原配线层的中小电感设计中，再设计加入一层专门的大电感层应用于需要大电感的超导电路中，有效扩大了超导电路中的电感大小范围，拓宽了超导电路的应用场景，提高超导电路的集成度；另外，特定材料的大电感层同时还可以用作大电阻层，从而可进一步提升超导电路的集成度。
附图说明
图1显示为本发明实施例一的具有大电感层的超导电路的制备方法流程示意图。
图2至图15显示为本发明实施例一的具有大电感层的超导电路的制备方法中各步骤所呈现的截面结构示意图。
图16显示为本发明实施例二的具有大电感层的超导电路的制备方法中步骤S1的截面结构示意图。
元件标号说明
100 衬底
101 旁路电阻
102 第一绝缘材料层
103 第一开孔
104 第一超导材料层
105 势垒材料层
106 第二超导材料层
107 上电极
108 势垒层
109 下电极
110 第二绝缘材料层
111 大电感层
112 第二开孔
113 第三绝缘材料层
114 第三超导材料层
115 配线层
116 第四绝缘材料层
117 第四超导材料层
118 接地层
119 第三开孔
S1～S7 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图16。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可根据实际需要进行改变，且其组件布局型态也可能更为复杂。
实施例一
如图1所示，本实施例提供一种具有大电感层的超导电路的制备方法，所述制备方法包括如下步骤：
S1，提供衬底，并于所述衬底上形成旁路电阻；
S2，于上述得到的结构表面形成具有第一开孔的图形化的第一绝缘材料层，所述第一开孔显露所述旁路电阻；
S3，于上述得到的结构表面依次形成第一超导材料层、势垒材料层、第二超导材料层的三层薄膜结构；
S4，从上而下分别用不同的图案刻蚀所述三层薄膜结构以形成约瑟夫森结；
S5，于上述得到的结构表面形成图像化的第二绝缘材料层，并于所述第二绝缘材料层上形成大电感层；
S6，于上述得到的结构表面形成具有多个第二开孔的图形化的第三绝缘材料层，多个所述第二开孔分别显露所述大电感层及所述约瑟夫森结的上表面；
S7，于上述得到的结构表面形成第三超导材料层，并刻蚀所述第三超导材料层形成配线层。
下面结合附图详细说明本实施例的具有大电感层的超导电路的制备方法。
如图1中的S1及图2所示，首先进行步骤S1，提供衬底100，并于所述衬底100上形成旁路电阻101。
所述衬底100可以包括硅衬底、氧化硅衬底、氧化镁衬底、蓝宝石衬底及碳化硅衬底中的至少一种，但也不限于此，任何适于制备超导电路的衬底均可使用。
作为示例，形成所述旁路电阻101的具体方法包括：先于所述衬底100上形成一层旁路电阻材料层；然后对该旁路电阻材料层进行光刻-刻蚀以实现对该旁路电阻材料层图形化，得到所述旁路电阻101。所述旁路电阻101可以选择为单一的Mo层；也可以为Pd层与Ti层的叠层结构，其中Ti层作为粘附层，Pd层作为主要的电阻材料层，Ti层可实现衬底与Pd层的良好粘附，一般Ti层的厚度较薄约6nm～20nm之间，Pd层的厚度根据具体电阻大小的需要进行设置，一般在20nm～100nm之间。
如图1中的S2及图3所示，然后进行步骤S2，于上述得到的结构表面形成具有第一开孔103的图形化的第一绝缘材料层102，所述第一开孔103显露所述旁路电阻101。所述旁路电阻101的形状及布局可以依据实际需求设计
作为一具体示例方法：先于上述得到的结构表面PECVD工艺形成所述第一绝缘材料层102；然后对该第一绝缘材料层102进行光刻-刻蚀实现图形化，并形成所述第一开孔103。
所述第一绝缘材料层102的材料包括SiO2或SiNx，但也不限于此，其他绝缘性能较佳的材料也可。
如图1中的S3及图4所示，接着进行步骤S3，于上述得到的结构表面依次形成第一超导材料层104、势垒材料层105、第二超导材料层106的三层薄膜结构。
具体的，所述第一超导材料层104包括氮化铌层及铌层中的至少一种，即，可以是其中的一种，也可以是两种构成的叠层结构；所述第二超导材料层106包括氮化铌层及铌层中的至少一种，即，可以是其中的一种，也可以是两种构成的叠层结构；另外，所述势垒材料层105为含铝材料层，所述含铝材料层包括铝层、氧化铝层及氮化铝层中的至少一种，即，可以是其中的一种，也可以是两种或者以上构成的叠层结构。本实施例中，所述第一超导材料层104为Nb层；所述第二超导材料层106为Nb层；所述势垒材料层105为Al-AlOx层。
如图1中的S4及图5所示，接着进行步骤S4，从上而下分别用不同的图案刻蚀所述三层薄膜结构以形成约瑟夫森结。具体为：先对所述第二超导材料层106进行光刻-刻蚀，得到上电极层107；然后对所述势垒材料层105进行光刻-刻蚀，得到势垒层108；最后对所述第一超导材料层104进行光刻-刻蚀，得到下电极层109，同时所述下电极层109与所述旁路电阻101电连接。由所述上电极层107、所述势垒层108及所述下电极层109形成所述约瑟夫森结。所述上电极层107、所述势垒层108及所述下电极层109的形状及布局依据实际需要进行设计。
如图1中的S5及图6至图9所示，接着进行步骤S5，于上述得到的结构表面形成图形化的第二绝缘材料层110，并于所述第二绝缘材料层110上形成大电感层111。所述大电感层的形状及布局依据实际需要进行设计。
如图6所示，形成所述第二绝缘材料层110后，可以先不对所述第二绝缘材料层110进行刻蚀形成裸露所述约瑟夫结上表面的开孔；如图9所示，然后于所述第二绝缘材料层110上形成大电感层111。该方式可以在后续形成第三绝缘材料层113后，对所述第二绝缘材料层110及所述第三绝缘材料层113一起进行刻蚀形成裸露所述约瑟夫森结上表面的开孔，如图10所示。
如图7所示，形成所述第二绝缘材料层110后，也可以先对所述第二绝缘材料层110进行刻蚀形成裸露所述约瑟夫结上表面的第三开孔119；如图8所示，然后于所述第二绝缘材料层110上形成大电感层111。该方式可以在后续形成第三绝缘材料层113后，仅对所述第三绝缘材料层113进行刻蚀形成裸露所述约瑟夫森结上表面的开孔，如图10所示。
作为示例，第二绝缘材料层110的材料包括SiO2或SiNx，但也不限于此，其他绝缘性能较佳的材料也可。
作为示例，所述大电感层111的材料为NbN或MoN。如果所述大电感层111的材料选择为MoN时，该大电感层111同时还可用作大电阻层，从而可以进一步提高超导电路的集成度。
如图1中的S6及图10所示，接着进行步骤S6，于上述得到的结构表面形成具有多个第二开孔112的图形化的第三绝缘材料层113，多个所述第二开孔112分别显露所述大电感层111及所述约瑟夫森结的上表面。
作为示例，第三绝缘材料层113的材料包括SiO2或SiNx，但也不限于此，其他绝缘性能较佳的材料也可。
如图1中的S7及图11及图12所示，最后进行步骤S7，于上述得到的结构表面形成第三超导材料层114，并刻蚀所述第三超导材料层114形成配线层115，从而将相应电信号引出。所述配线层115的材料可以为氮化铌或铌中的至少一种，本实施例中，所述配线层115的材料选择为铌。
另外，在某些场景下，需要对超导电路进行接地，以屏蔽外界噪声，此时需要在超导电路中再形成接地层，具体制备方法为：如图13所示，先于上述得到的结构表面形成第四绝缘材料层116，并对所述第四绝缘材料层116进行图形化，第四绝缘材料层116的材料包括SiO2或SiNx，但也不限于此，其他绝缘性能较佳的材料也可；如图14所示，然后再于上述得到的结构表面形成第四超导材料层117，如图15所示，并对所述第四超导材料层117进行刻蚀形成接地层118，从而将相应电信号引出。
需要说明的是，本实施例的超导电路的制备方法中使用的绝缘材料层，例如第一绝缘材料层102、第二绝缘材料层110、第三绝缘材料层113及第四绝缘材料层116的材料可保持一致，从而实现同质生长的绝缘材料层，同质生长时不存在明显界面，对后续工艺无影响。
基于以上超导电路的制备方法，如图12所示，并参阅图1至图11，本实施例还提供一种具有大电感层的超导电路，所述超导电路包括：
衬底100；形成于所述衬底100上的旁路电阻101；形成于所述旁路电阻101上的约瑟夫森结，所述约瑟夫森结由所述上电极层107、所述势垒层108及所述下电极层109组成；形成于所述约瑟夫森结上的大电感层111；形成于所述大电感层111上的配线层115；绝缘材料层，分别将所述旁路电阻101、所述约瑟夫森结、所述大电感层111及所述配线层115电学隔离，所述绝缘材料层包括所述第一绝缘材料层102、第二绝缘材料层110及第三绝缘材料层113。
如图15所示，并参阅图13至图14，作为示例，所述超导电路还包括形成于所述配线层115上的接地层118，所述绝缘层还将所述接地层118电学隔离，即所述绝缘材料层还包括所述第四绝缘材料层116。
作为示例，所述旁路电阻101为Mo层或Pd层与Ti层的叠层；所述大电感层111的材料为NbN或MoN，如果所述大电感层111的材料选择为MoN时，该大电感层111同时还可用作大电阻层，从而可以进一步提高超导电路的集成度。
基于上述超导电路的制备方法及超导电路，利用原配线层的中小电感设计中，再设计加入一层专门的大电感层应用于需要大电感的超导电路中，有效扩大了超导电路中的电感大小范围，拓宽了超导电路的应用场景，提高超导电路的集成度；另外，特定材料的大电感层同时还可以用作大电阻层，从而可进一步提升超导电路的集成度。
实施例二
本实施例提供另一种具有大电感层的超导电路的制备方法，该制备方法与实施例一的超导电路的制备方法基本相同，不同在于：如图16所示，提供衬底100后，在所述衬底100上制备所述旁路电阻101的同时制备所述大电感层111，即本实施例的制备方法形成的大电感层111形成于衬底上。该制备方法具体为：
S1，提供衬底，并于所述衬底上分别形成旁路电阻及大电感层；
S2，于上述得到的结构表面形成具有多个第一开孔的第一绝缘材料层，多个所述第一开孔分别显露所述旁路电阻及所述大电感层；
S3，于上述得到的结构表面依次形成第一超导材料层、势垒材料层、第二超导材料层的三层薄膜结构；
S4，从上而下分别用不同的图案刻蚀所述三层薄膜结构以形成约瑟夫森结；
S5，于上述得到的结构表面形成具有第二开孔的第二绝缘材料层，所述第二开孔显露所述约瑟夫森结的上表面；
S6，于上述得到的结构表面形成第三超导材料层，并刻蚀所述第三超导材料层形成配线层。
作为示例，在某些场景下，需要对超导电路进行接地，以屏蔽外界噪声，此时需要在超导电路中再形成接地层，具体制备方法为：首先于上述得到的结构表面形成第三绝缘材料层，并对所述第三绝缘材料进行图形化；然后于上述得到的结构表面形成第四超导材料层，并刻蚀所述第四超导材料层形成接地层。
作为示例，所述旁路电阻为Mo层或Pd层与Ti层的叠层；所述大电感层的材料为NbN或MoN，如果所述大电感层的材料选择为MoN时，该大电感层同时还可用作大电阻层，从而可以进一步提高超导电路的集成度。
基于该制备方法，本实施例还提供一种具有大电感层的超导电路，所述超导电路包括：
衬底；形成于所述衬底上的旁路电阻及大电感层；形成于所述旁路电阻及所述大电感层上的约瑟夫森结；形成于所述约瑟夫森结上的配线层；绝缘材料层，分别将所述旁路电阻、所述约瑟夫森结、所述大电感层及所述配线层电学隔离。
作为示例，所述超导电路还包括形成于所述配线层上的接地层，所述绝缘材料层还将所述接地层电学隔离，即所述绝缘材料层还包括所述第三绝缘材料层。
作为示例，所述旁路电阻为Mo层或Pd层与Ti层的叠层；所述大电感层的材料为NbN或MoN，如果所述大电感层的材料选择为MoN时，该大电感层同时还可用作大电阻层，从而可以进一步提高超导电路的集成度。
基于上述超导电路的制备方法及超导电路，利用原配线层的中小电感设计中，再设计加入一层专门的大电感层应用于需要大电感的超导电路中，有效扩大了超导电路中的电感大小范围，拓宽了超导电路的应用场景，提高超导电路的集成度；另外，特定材料的大电感层同时还可以用作大电阻层，从而可进一步提升超导电路的集成度。
综上所述，本发明提供一种具有大电感层的超导电路及其制备方法，利用原配线层的中小电感设计中，再设计加入一层专门的大电感层应用于需要大电感的超导电路中，有效扩大了超导电路中的电感大小范围，拓宽了超导电路的应用场景，提高超导电路的集成度；另外，特定材料的大电感层同时还可以用作大电阻层，从而可进一步提升超导电路的集成度。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种具有大电感层的超导电路的制备方法，其特征在于，所述制备方法包括：
1)提供衬底，并于所述衬底上形成旁路电阻；
2)于上述得到的结构表面形成具有第一开孔的图形化的第一绝缘材料层，所述第一开孔显露所述旁路电阻；
3)于上述得到的结构表面依次形成第一超导材料层、势垒材料层、第二超导材料层的三层薄膜结构；
4)从上而下分别用不同的图案刻蚀所述三层薄膜结构以形成约瑟夫森结；
5)于上述得到的结构表面形成图形化的第二绝缘材料层，并于所述第二绝缘材料层上形成大电感层；
6)于上述得到的结构表面形成具有多个第二开孔的图形化的第三绝缘材料层，多个所述第二开孔分别显露所述大电感层及所述约瑟夫森结的上表面；
7)于上述得到的结构表面形成第三超导材料层，并刻蚀所述第三超导材料层形成配线层。
2.根据权利要求1所述的具有大电感层的超导电路的制备方法，其特征在于，步骤7)之后还包括：
8)于步骤7)得到的结构表面形成第四绝缘材料层，并对所述第四绝缘材料层进行图形化；
9)于上述得到的结构表面形成第四超导材料层，并刻蚀所述第四超导材料层形成接地层。
3.根据权利要求1所述的具有大电感层的超导电路的制备方法，其特征在于，步骤5)还包括：刻蚀所述第二绝缘材料层形成第三开孔，所述第三开孔显露所述约瑟夫森结的上表面。
4.根据权利要求1所述的具有大电感层的超导电路的制备方法，其特征在于：所述旁路电阻为Mo层，或Pd层与Ti层的叠层；所述大电感层的材料为NbN或MoN。
5.一种具有大电感层的超导电路的制备方法，其特征在于，所述制备方法包括：
1)提供衬底，并于所述衬底上分别形成旁路电阻及大电感层；
2)于上述得到的结构表面形成具有多个第一开孔的第一绝缘材料层，多个所述第一开孔分别显露所述旁路电阻及所述大电感层；
3)于上述得到的结构表面依次形成第一超导材料层、势垒材料层、第二超导材料层的三层薄膜结构；
4)从上而下分别用不同的图案刻蚀所述三层薄膜结构以形成约瑟夫森结；
5)于上述得到的结构表面形成具有第二开孔的第二绝缘材料层，所述第二开孔显露所述约瑟夫森结的上表面；
6)于上述得到的结构表面形成第三超导材料层，并刻蚀所述第三超导材料层形成配线层。
6.根据权利要求5所述的具有大电感层的超导电路的制备方法，其特征在于，步骤6)之后还包括：
7)于步骤6)得到的结构表面形成第三绝缘材料层，并对所述第三绝缘材料进行图形化；
8)于上述得到的结构表面形成第四超导材料层，并刻蚀所述第四超导材料层形成接地层。
7.根据权利要求5所述的具有大电感层的超导电路的制备方法，其特征在于：所述旁路电阻为Mo层，或Pd层与Ti层的叠层；所述大电感层的材料为NbN或MoN。
8.一种具有大电感层的超导电路，其特征在于，所述超导电路包括：
衬底；
形成于所述衬底上的旁路电阻；
形成于所述旁路电阻上的约瑟夫森结；
形成于所述约瑟夫森结上的大电感层；
形成于所述大电感层上的配线层；
绝缘材料层，分别将所述旁路电阻、所述约瑟夫森结、所述大电感层及所述配线层电学隔离。
9.根据权利要求8所述的具有大电感层的超导电路，其特征在于，还包括：形成于所述配线层上的接地层，所述绝缘层还将所述接地层电学隔离。
10.根据权利要求8所述的具有大电感层的超导电路，其特征在于：所述旁路电阻为Mo层，或Pd层与Ti层的叠层；所述大电感层的材料为NbN或MoN。
11.一种具有大电感层的超导电路，其特征在于，所述超导电路包括：
衬底；
形成于所述衬底上的旁路电阻及大电感层；
形成于所述旁路电阻及所述大电感层上的约瑟夫森结；
形成于所述约瑟夫森结上的配线层；
绝缘材料层，分别将所述旁路电阻、所述约瑟夫森结、所述大电感层及所述配线层电学隔离。
12.根据权利要求11所述的具有大电感层的超导电路，其特征在于，还包括：形成于所述配线层上的接地层，所述绝缘层还将所述接地层电学隔离。
13.根据权利要求11所述的具有大电感层的超导电路，其特征在于：所述旁路电阻为Mo层，或Pd层与Ti层的叠层；所述大电感层的材料为NbN或MoN。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115568276A (zh) * 2022-09-30 2023-01-03 阿里巴巴达摩院(杭州)科技有限公司 量子器件的制备方法、超导电路及量子芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5646579A (en) * 1979-09-22 1981-04-27 Nippon Telegr & Teleph Corp <Ntt> Josephson interference meter circuit
JPS5889876A (ja) * 1981-11-24 1983-05-28 Hitachi Ltd 磁気結合形ジヨセフソン量子干渉計
JPS6032377A (ja) * 1983-08-01 1985-02-19 Agency Of Ind Science & Technol ジョゼフソン回路におけるインダクタ形成方法
CN113257987A (zh) * 2021-05-08 2021-08-13 中国科学院上海微系统与信息技术研究所 一种集成超导器件及其制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5646579A (en) * 1979-09-22 1981-04-27 Nippon Telegr & Teleph Corp <Ntt> Josephson interference meter circuit
JPS5889876A (ja) * 1981-11-24 1983-05-28 Hitachi Ltd 磁気結合形ジヨセフソン量子干渉計
JPS6032377A (ja) * 1983-08-01 1985-02-19 Agency Of Ind Science & Technol ジョゼフソン回路におけるインダクタ形成方法
CN113257987A (zh) * 2021-05-08 2021-08-13 中国科学院上海微系统与信息技术研究所 一种集成超导器件及其制备方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
XIAOPING GAO; QI QIAO; MINGLIANG WANG; MINGHUI NIU; HUANLI LIU; MAEZAWA, M.; JIE REN; ZHEN WANG: "《Design and Verification of SFQ Cell Library for Superconducting LSI Digital Circuits》", 《 IEEE TRANSACTIONS ON APPLIED SUPERCONDUCTIVITY》, vol. 31, no. 5, 31 March 2021 (2021-03-31), pages 1 - 5 *
韩昊轩；张国峰；张雪；梁恬恬；应利良；王永良；彭炜；王镇: "《低噪声超导量子干涉器件磁强计设计与制备》", 《物理学报》, vol. 68, no. 13, 15 July 2019 (2019-07-15), pages 1 - 6 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115568276A (zh) * 2022-09-30 2023-01-03 阿里巴巴达摩院(杭州)科技有限公司 量子器件的制备方法、超导电路及量子芯片

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