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CN114171529A - 二维材料异质结浮栅存储器及其制备方法 - Google Patents

二维材料异质结浮栅存储器及其制备方法 Download PDF

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CN114171529A
CN114171529A CN202111327080.8A CN202111327080A CN114171529A CN 114171529 A CN114171529 A CN 114171529A CN 202111327080 A CN202111327080 A CN 202111327080A CN 114171529 A CN114171529 A CN 114171529A
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CN202111327080.8A
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左成杰
苏子佳
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Abstract

本发明提供一种二维材料异质结浮栅存储器，包括：栅层；绝缘层，覆盖在栅层上；多个浮栅层，形成在绝缘层上，多个浮栅层中的相邻两个之间有间隔；阻挡层，形成在多个浮栅层上；沟道层，形成在阻挡层上；电极层，包括多个源极和多个漏极，与每个间隔对应的沟道层上设置有源极或漏极，相邻两个漏极之间设置有一个源极；每个浮栅层包括允许存储电子和释放电子的允许状态，及禁止存储电子和释放电子的禁止状态；向栅层施加储存偏压，沟道层的电子隧穿进入处于允许状态的浮栅层，处于允许状态的浮栅层存储电子，处于禁止状态的浮栅层不存储电子；向栅层施加释放偏压，处于允许状态的浮栅层存储的电子隧穿回到沟道层，处于允许状态的浮栅层释放电子。

Description

二维材料异质结浮栅存储器及其制备方法
技术领域
本发明的实施例涉及一种浮栅存储器，特别是涉及一种二维材料异质结浮栅存储器及其制备方法。
背景技术
集成电路产业在现代信息社会的发展中起着重要的作用。存储技术作为该领域的核心必备技术之一，在大数据时代面临着前所未有的挑战。闪存(NAND)作为存储技术的代表，正在接近其物理极限。传统的闪存存储器面临着擦写速度慢和功耗高等问题。
发明内容
有鉴于此，为了解决现有技术中的上述或者其他方面的至少一种技术问题，本发明提出了一种新型结构的浮栅存储器及其制备方法，以实现浮栅存储器的快速及低功耗擦写，以及浮栅存储器的多级存储。
为解决上述技术问题，本发明提供如下技术方案：一方面，本发明提供了一种二维材料异质结浮栅存储器，包括：衬底，衬底为栅层；绝缘层，覆盖在栅层上；多个浮栅层，形成在绝缘层上，多个浮栅层中相邻两个浮栅层之间有间隔区域；阻挡层，形成在多个浮栅层上；沟道层，形成在阻挡层上，沟道层为二维半导体材料；电极层，包括多个源极和多个漏极，与每个间隔区域对应的沟道层上设置有源极或漏极，相邻两个漏极之间设置有一个源极；
其中，每个浮栅层包括允许存储电子和释放电子的允许状态，以及禁止存储电子和释放电子的禁止状态；在向栅层施加储存偏压的情况下，沟道层的电子隧穿进入处于允许状态的浮栅层，实现处于允许状态的浮栅层存储电子；在向栅层施加释放偏压的情况下，处于允许状态的浮栅层存储的电子隧穿回到沟道层，实现处于允许状态的浮栅层释放电子。
在一些实施例中，在多个浮栅层中的一个浮栅层接地的情况下，所述一个浮栅层处于禁止状态。
在一些实施例中，多个浮栅层中的各个浮栅层的宽度不相等。
在一些实施例中，多个浮栅层中的各个浮栅层在预设方向的宽度依次减小。
在一些实施例中，浮栅层为二维材料；阻挡层为二维材料。
在一些实施例中，浮栅层包括以下之一：MoS2、多层石墨烯(MLG)、MoTe2；浮栅层(102)的厚度为1～10nm。
在一些实施例中，绝缘层包括以下之一：SiO2、SiNx、Al2O3、HfO2、AlN；绝缘层的厚度为300nm～1μm。
在一些实施例中，阻挡层包括以下之一：六方晶格氮化硼(h-BN)、HfO2、Al2O3；阻挡层的厚度为5～20nm。
在一些实施例中，沟道层为开关比大于103的二维半导体材料；沟道层包括以下之一：WSe2、MoS2、MoTe2、WS2、黑磷(BP)；沟道层的厚度为1～20nm。
在一些实施例中，栅层的开启电压与阻挡层的厚度正相关，其中，开启电压为沟道层的开关比大于103时对栅层施加的最小电压。
本发明还提供一种上述的浮栅存储器的制备方法，包括：提供一栅层；在栅层上覆盖绝缘层；采用CVD生长或机械解离的方法在绝缘层上形成整块浮栅层，采用电子束曝光及反应离子刻蚀将整块浮栅层分解为多个浮栅层；采用机械剥离的方法将阻挡层覆盖在多个浮栅层上；采用机械剥离的方法将沟道层覆盖在阻挡层上；采用电子束曝光及电子束蒸发镀膜的方法在沟道层上形成电极层得到浮栅存储器。
根据本发明的上述实施例提供的二维材料异质结浮栅存储器，沟道层所用材料为二维半导体材料，对电子敏感，具有较大开关比，能够形成多个可区分的电导态，满足多级存储的特性。通过设置宽度不相等的多个浮栅层，能够选择性地对沟道层总电阻进行改写，使浮栅存储器可以实现多级存储。
附图说明
图1为根据本发明的实施例的二维材料异质结浮栅存储器的截面示意图；
图2为根据本发明的实施例在制作图1所示的二维材料异质结浮栅存储器的工艺中在栅层上形成有绝缘层的示意图；
图3为根据本发明的实施例在图2所示的绝缘层上形成有多个浮栅层的示意图；
图4为根据本发明的实施例在图3所示的多个浮栅层上形成有阻挡层的示意图；
图5为根据本发明的实施例在图4所示阻挡层上形成有沟道层的示意图；
图6为根据本发明的实施例在图5所示的沟道层上形成有电极层的示意图；以及
图7为本发明实施例提供的二维材料异质结浮栅存储器制备方法的流程图。
【附图标记说明】
100-栅层；101-绝缘层；102-浮栅层；103-阻挡层；104-沟道层；105-电极层
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。
新型的二维材料，如石墨烯、过渡金属硫化物和黑磷等，有着优良的电学和光学性能，既可以改善现有的存储技术，也可以使下一代低成本、灵活和可穿戴存储设备成为可能。
基于上述发明构思，本发明提供了一种二维材料异质结浮栅存储器及其制备方法。
一方面，本发明提供了一种二维材料异质结浮栅存储器。
图1为根据本发明的实施例的二维材料异质结浮栅存储器的截面示意图。
如图1所示，根据本发明的示例性实施例的二维材料异质结浮栅存储器，包括：衬底，衬底为栅层100；绝缘层101，覆盖在栅层100上；多个浮栅层102，形成在绝缘层101上，多个浮栅层102中相邻两个浮栅层102之间有间隔区域；阻挡层103，形成在多个浮栅层102上；沟道层104，为二维半导体材料，形成在阻挡层103上；电极层105，包括多个源极和多个漏极，与每个间隔区域对应的沟道层104上设置有源极或漏极，相邻两个漏极之间设置有一个源极。
进一步地，每个浮栅层102包括允许存储电子和释放电子的允许状态，以及禁止存储电子和释放电子的禁止状态；在向栅层100施加储存偏压的情况下，沟道层104的电子隧穿进入处于允许状态的浮栅层103，实现处于允许状态的浮栅层102存储电子，处于禁止状态的浮栅层102不存储电子；在向栅层100施加释放偏压的情况下，处于允许状态的浮栅层102存储的电子隧穿回到沟道层104，实现处于允许状态的浮栅层102释放电子，处于禁止状态的浮栅层102不存储电子；其中，释放偏压与储存偏压的极性相反。
根据本发明的实施例的二维材料异质结浮栅存储器，浮栅存储器的多个浮栅层102中的每个浮栅层102可以为允许状态或禁止状态，允许状态代表该浮栅层102允许存储和释放电子，禁止状态代表该浮栅层102禁止存储和释放电子。在多个浮栅层102中的一个浮栅层102接地的情况下，所述一个浮栅层102处于禁止状态。
需要说明的是，在控制禁止状态的浮栅层102接地的情况下，向栅层100施加正偏压，沟道层104的电子隧穿进入允许状态的浮栅层102，实现该允许状态的浮栅层102存储电子；在控制禁止状态的浮栅层102接地的情况下，向栅层100施加负偏压，允许状态的浮栅层102存储的电子隧穿回到沟道层104，实现允许状态的浮栅层102释放电子。
根据本发明的实施例，采用开关比大于103的二维半导体材料形成沟道层104。由于二维半导体材料具有较大开关比，可以得到分立的比特态。具体地，二维半导体材料对垂直穿过其平面方向的电场敏感，二维半导体材料具有较大开关比，能够形成多个可区分的电导态，满足多级存储的特性。
根据本发明的实施例，多个浮栅层102中的各个浮栅层102的宽度不相等。
根据本发明的实施例，多个浮栅层102中的各个浮栅层102在预设方向的宽度依次减小。
需要说明的是，二维材料异质结浮栅存储器的操作方法包括写入操作和擦除操作。参见图1，写入操作为通过在栅层100上施加正偏压，沟道层104的大量电子隧穿阻挡层103注入到浮栅层102中，实现状态“1”的微秒级的高速写入，撤去偏压后，浮栅层102中存储的电子导致浮栅存储器器件的阈值漂移，输出高电流，实现状态“1”的存储；擦除操作为通过在栅层100上施加负偏压，大量电子隧穿阻挡层103回到沟道层104，实现状态“1”的擦除。通过选择特定的浮栅层102并保持选定的浮栅层102接地，使选定的浮栅层102处于禁止状态，再在栅极100上施加正/负偏压，选定的浮栅层102由于接地，从而一直保持着“0”的状态；而未被选定的浮栅层102处于允许状态，处于允许状态的浮栅层102的电子存储状态则会发生改变。由于浮栅层102的宽度各不相同，导致各浮栅层102上对应的沟道层104的电阻各不相同，串联形成的沟道层104总电阻受浮栅层102调控。每个浮栅层102对沟道层104总电阻调控的权值不同，实现对浮栅存储器的多比特调控。
根据本发明的实施例，如图1所示，多个浮栅层102中的每个浮栅层102的宽度不相等，每个浮栅层102对电子的储存能力不同。浮栅存储器中包括多个浮栅层102，例如，可以为N个，每个浮栅层102可以为允许状态或禁止状态，即可以实现2N个存储状态。由于沟道层104对浮栅层102存储的电子量比较敏感，浮栅层102存储电子的数量可以通过沟道层104的电导变化来反应，通过设置宽度不相等的多个浮栅层102，能够选择性对沟道层104的总电阻进行改写，实现了浮栅存储器的多级存储。
如图1所示，在本发明的一个实施例中，浮栅存储器包括3个浮栅层，3个浮栅层的宽度在预设方向上依次减小，该浮栅存储器可以实现23个存储状态，即实现8级存储。
根据本发明的实施例，浮栅层102为二维材料；阻挡层103为二维材料；沟道层104为二维半导体材料。
根据本发明的实施例，浮栅存储器中浮栅层、阻挡层、沟道层均为二维材料，这样设计可以形成异质结，异质结的界面平整，缺陷少，减少缺陷处电子的聚集，可减少电子的泄露，易于浮栅存储器电子的快速写入和擦除。
根据本发明的实施例，浮栅层102用于存储电子，浮栅层102包括以下之一：MoS2、多层石墨烯(MLG)、MoTe2，例如，浮栅层102可以为多层石墨烯(MLG)，但不限于此。
根据本发明的实施例，浮栅层102的厚度为1～10nm，例如，浮栅层102的厚度可以为1nm、2nm、5nm、8nm、10nm，但不限于此。
根据本发明的实施例，浮栅层102可以为单层二维材料，也可以由多层二维材料形成。
根据本发明的实施例，浮栅层102的形成方式包括CVD生长或者机械解离，但不限于此。
根据本发明的实施例，栅层100的材料包括导电材料；栅层100包括以下之一：金属电极、重掺杂的硅、砷化镓、氮化镓、碳化硅、氧化镓，例如栅层100为p型掺杂的硅或n型掺杂的硅，但不限于此。
根据本发明的实施例，绝缘层101包括以下之一：SiO2、SiNx、Al2O3、HfO2、AlN，例如绝缘层101为SiO2，但不限于此。
根据本发明的实施例，绝缘层101的厚度为300nm～1μm，例如，绝缘层101的厚度可以为300nm、400nm、600nm、800nm、1μm，但不限于此。
根据本发明的实施例，绝缘层101为绝缘介质，用于防止栅层100与浮栅层102接触，设置绝缘层101可以防止栅层100的电子隧穿进入浮栅层102，对浮栅存储器造成破坏。
根据本发明的实施例，阻挡层103为纳米级的二维材料，阻挡层103包括以下之一：六方晶格氮化硼(h-BN)、HfO2、Al2O3，例如阻挡层103可以为六方晶格氮化硼(h-BN)，但不限于此。
根据本发明的实施例，阻挡层103的厚度为5～20nm，例如阻挡层103的厚度可以为5nm、7nm、10nm、15nm、20nm，但不限于此。
根据本发明的实施例，栅层100的开启电压与阻挡层103的厚度正相关。其中，开启电压定义为沟道层104的开关比大于103时栅极100施加的最小电压。阻挡层103的厚度越薄，栅级100开启电压越小，本发明实施例提供的异质结浮栅存储器的阻挡层所用材料可为纳米级的二维材料，栅层开启电压低，施加很小的电压，就可以实现隧穿，降低了功耗。
根据本发明的实施例，沟道层104包括以下之一：WSe2、MoS2、MoTe2、WS2、黑磷(BP)，例如沟道层104为WSe2，但不限于此。
根据本发明的实施例，沟道层104的厚度为1～20nm，例如，沟道层104厚度可以为1nm、4nm、8nm、12nm、15nm、20nm，但不限于此。
根据本发明的实施例，电极层105包括多个源极和多个漏极，源极和漏极为导电的二维材料或金属。
根据本发明的实施例，电极层105的材料包括以下之一：Ti/Au，Cr/Au，Pt，Al，石墨。
图2为根据本发明的实施例在制作图1所示的二维材料异质结浮栅存储器的工艺中在栅层上形成有绝缘层的示意图；图3为根据本发明的实施例在图2所示的绝缘层上形成有多个浮栅层的示意图；图4为根据本发明的实施例在图3所示的多个浮栅层上形成有阻挡层的示意图；图5为根据本发明的实施例在图4所示阻挡层上形成有沟道层的示意图；图6为根据本发明的实施例在图5所示的沟道层上形成有电极层的示意图；图7为本发明实施例提供的二维材料异质结浮栅存储器制备方法的流程图。
另一方面，本发明还提供了一种上述的二维材料异质结浮栅存储器的制备方法，如图2-6所示，该制备方法包括步骤S101～S106。
在步骤S101，提供一栅层100。
在步骤S102，如图2所示，在栅层100上覆盖绝缘层101。
根据本发明的实施例，采用热氧化法在栅层100上形成绝缘层101。
在步骤S103，如图3所示，在绝缘层101上形成多个浮栅层102。
根据本发明的实施例，采用CVD生长或者机械解离的方法把浮栅层覆盖到绝缘层101表面，得到整块的浮栅层，再通过电子束曝光(EBL)及反应离子刻蚀(RIE)将整块的浮栅层刻蚀，得到多个浮栅层102。
在步骤S104，如图4所示，在多个浮栅层102上形成阻挡层103。
根据本发明的实施例，采用机械剥离的方法将阻挡层103覆盖到多个浮栅层102上。
在步骤S105，如图5所示，在阻挡层103上形成沟道层104。
根据本发明的实施例，采用机械剥离的方法将沟道层104覆盖到阻挡层103上。
在步骤S106，如图6所示，在沟道层104上形成电极层105得到浮栅存储器。
根据本发明的实施例，采用电子束曝光(EBL)及电子束蒸发镀膜(EBE)使电极层105形成在沟道层104表面，由此获得图1或图6所示的二维材料异质结浮栅存储器结构。
根据本发明的实施例，如图1所示，采用n型掺杂的硅作为栅层100；在n型掺杂的硅上利用热氧化法形成300nm的SiO2作为绝缘层101；采用CVD生长在SiO2上形成厚度为7.6nm的多层石墨烯(MLG)作为浮栅层，采用电子束曝光及反应离子刻蚀将多层石墨烯(MLG)分解为多个，形成多个浮栅层102；在多个浮栅层102上形成厚度为10nm的Al2O3作为阻挡层103；在Al2O3上形成厚度为15nm的黑磷(BP)作为沟道层104，在黑磷(BP)上形成石墨作为电极层105，得到BP/Al2O3/Graphene异质结浮栅存储器。
根据本发明的另一实施例，二维材料异质结浮栅存储器的结构与上述实施例具有相同的技术特征，不同之处在于：沟道层104的材料为MoTe2，阻挡层103的材料为h-BN，得到MoTe2/h-BN/Graphene异质结浮栅存储器。
根据本发明的另一实施例，二维材料异质结浮栅存储器的结构与上述实施例具有相同的技术特征，不同之处在于：浮栅层102的材料为MoTe2，阻挡层103的材料为h-BN，沟道层104的材料为WSe2，得到WSe2/h-BN/MoTe2异质结浮栅存储器。
根据本发明的另一实施例，二维材料异质结浮栅存储器的结构与上述实施例具有相同的技术特征，不同之处在于：浮栅层102的材料为MoS2，阻挡层103的材料为h-BN，沟道层104的材料为WSe2，得到WSe2/h-BN/MoS2异质结浮栅存储器。
根据本发明实施例提供的二维材料异质结浮栅存储器，沟道层所用材料为二维半导体材料，对电子敏感，具有较大开关比，能够形成多个可区分的电导态，满足多级存储的特性。通过设置宽度不相等的多个浮栅层，能够选择性地对沟道层总电阻进行改写，使浮栅存储器可以实现多级存储。
根据本发明实施例提供的二维材料异质结浮栅存储器，浮栅层、阻挡层、沟道层均为二维材料，形成异质结，异质结的界面平整，缺陷少，减少缺陷处电子的聚集，可减少电子的泄露，易于电子的快速写入和擦除。
根据本发明实施例提供的二维材料异质结浮栅存储器，阻挡层所用材料为纳米级的二维材料，栅层的开启电压低，施加很小的电压，电子就可以实现隧穿，降低了浮栅存储器的功耗。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种二维材料异质结浮栅存储器，其特征在于，包括：
衬底，所述衬底为栅层；
绝缘层，覆盖在所述栅层上；
多个浮栅层，形成在所述绝缘层上，多个所述浮栅层中相邻两个所述浮栅层之间有间隔区域；
阻挡层，形成在所述多个浮栅层上；
沟道层，形成在所述阻挡层上，所述沟道层为二维半导体材料；
电极层，包括多个源极和多个漏极，与每个所述间隔区域对应的沟道层上设置有所述源极或所述漏极，相邻两个所述漏极之间设置有一个所述源极；
其中，每个所述浮栅层包括允许存储电子和释放电子的允许状态，以及禁止存储电子和释放电子的禁止状态；
在向栅层施加储存偏压的情况下，所述沟道层的电子隧穿进入所述处于允许状态的浮栅层，实现所述处于允许状态的浮栅层存储电子；
在向栅层施加释放偏压的情况下，所述处于允许状态的浮栅层存储的电子隧穿回到所述沟道层，实现所述处于允许状态的浮栅层释放电子。
2.根据权利要求1所述的浮栅存储器，其特征在于，在多个所述浮栅层中的一个浮栅层接地的情况下，所述一个浮栅层处于禁止状态。
3.根据权利要求1所述的浮栅存储器，其特征在于，所述多个浮栅层中的各个浮栅层的宽度不相等。
4.根据权利要求3所述的浮栅存储器，其特征在于，所述多个浮栅层中的各个浮栅层在预设方向的宽度依次减小。
5.根据权利要求1所述的浮栅存储器，其特征在于，所述浮栅层为二维材料；
所述阻挡层为二维材料。
6.根据权利要求1所述的浮栅存储器，其特征在于，所述浮栅层包括以下之一：MoS2、多层石墨烯(MLG)、MoTe2；
所述浮栅层的厚度为1～10nm；
优选地，所述绝缘层包括以下之一：SiO2、SiNx、Al2O3、HfO2、AlN；
所述绝缘层的厚度为300nm～1μm。
7.根据权利要求1所述的浮栅存储器，其特征在于，所述阻挡层包括以下之一：六方晶格氮化硼(h-BN)、HfO2、Al2O3；
所述阻挡层的厚度为5～20nm。
8.根据权利要求1所述的浮栅存储器，其特征在于，所述沟道层为开关比大于103的二维半导体材料；
所述沟道层包括以下之一：WSe2、MoS2、MoTe2、WS2、黑磷(BP)；
所述沟道层的厚度为1～20nm。
9.根据权利要求1所述的浮栅存储器，其特征在于，所述栅层的开启电压与所述阻挡层的厚度正相关，其中，所述开启电压为所述沟道层的开关比大于103时对所述栅层施加的最小电压。
10.一种如权利要求1～9中任一项所述的浮栅存储器的制备方法，其特征在于，包括：
提供一栅层；
在所述栅层上覆盖绝缘层；
采用CVD生长或机械解离的方法在所述绝缘层上形成整块浮栅层，采用电子束曝光及反应离子刻蚀将所述整块浮栅层分解为多个浮栅层；
采用机械剥离的方法将阻挡层覆盖在所述多个浮栅层上；
采用机械剥离的方法将沟道层覆盖在所述阻挡层上；
采用电子束曝光及电子束蒸发镀膜的方法在所述沟道层上形成电极层得到浮栅存储器。
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